JP2014219516A - 画素回路及びその駆動方法 - Google Patents

Abstract

【課題】クロストーク等の問題を抑制することで画像品質の向上を目的とする。【解決手段】発光素子と、第１トランジスタと、第１トランジスタのゲート電極と第１端子との間に接続された第２トランジスタと、第１トランジスタの第２端子とデータ線との間に接続された第３トランジスタと、第１トランジスタの第１端子と発光素子との間に接続された第４トランジスタと、第１トランジスタのゲート電極と初期化電源との間に接続された第５トランジスタと、を有する画素回路の駆動方法であって、データ線に階調データ電圧が供給される第１フィールドと、データ線に電源電圧が供給される第２フィールドと、が交互に繰り返され、第１フィールドではＶｔｈ補償動作が行われ、第２フィールドでは発光動作が行われ、第１フィールドと第２フィールドのいずれかにおいて初期化が行われることを特徴とする画素回路の駆動方法。【選択図】図３

Description

本発明は電気光学装置における画素回路及びその駆動方法に関する発明である。

近年、ＣＲＴディスプレイ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ ｄｉｓｐｌａｙ）に替わる表示装置として、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）や有機ＥＬディスプレイ等の自発光素子を利用した有機ＥＬ表示装置が多く採用されている。特に有機ＥＬディスプレイは低消費電力、薄型ディスプレイとして非常に注目を集めている。

有機ＥＬディスプレイでは、各画素回路における駆動トランジスタを制御して、発光ダイオードに供給される電流量を制御することで、表示の階調が決定される。そのため、この駆動トランジスタに特性ばらつきがあると、その特性ばらつきが表示に現れ、表示品質の低下を引き起こしてしまう。

そこで、駆動トランジスタ特性ばらつきの表示への影響を抑制するため、有機ＥＬに流す電流を一定とする定電流回路を設けてトランジスタのＶｔｈ（閾値）ばらつきを抑えるための技術、いわゆるＶｔｈ補償技術が開発されている。

Ｖｔｈ補償回路は、駆動トランジスタのＶｔｈばらつきに依存せず、入力された画像データのみで発光素子に供給される電流量を制御することができる。従って、駆動トランジスタのＶｔｈばらつきを効果的に補償でき、有機ＥＬディスプレイの表示均一性を大幅に向上させることが可能である。しかし、Ｖｔｈ補償回路は６個のトランジスタと１個の容量素子で構成される回路構成が一般的に知られており、１画素あたりの素子数が多くなることから、高精細化の障害となり、また、歩留まり低減の原因にもなり得る。

特許文献１では、従来よりも少ない４個のトランジスタと１個の容量素子によりＶｔｈ補償回路を構成する技術が開示されている。この技術では、従来のＶｔｈ補償回路に比べて１画素あたりの素子数を少なくでき、高精細化や歩留まり向上が可能となる。

特開２０１３−６１４５２号公報

特許文献１におけるＶｔｈ補償回路は１画素あたりの素子数が少なくできるが、発光素子へ供給する電流量を制御する駆動トランジスタにデータ線が直接接続されているため、データ線を介して伝達されるデータ信号の電圧変動によって駆動トランジスタのゲート電位が変動してしまう。その結果、クロストーク等による画像品質の低下を引き起こしてしまう問題があった。

本発明は、クロストーク等の問題を抑制することで画像品質の向上を目的とする。

本発明の一実施形態に係る画素回路の駆動方法は、供給された電流によって階調が決まる発光素子と、ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御する第１トランジスタと、前記第１トランジスタのゲート電極と前記第１トランジスタの第１端子との間に接続された第２トランジスタと、前記第１トランジスタの第２端子とデータ線との間に接続された第３トランジスタと、前記第１トランジスタの第１端子と前記発光素子との間に接続された第４トランジスタと、前記第１トランジスタのゲート電極と初期化電源との間に接続された第５トランジスタと、を有する画素回路の駆動方法であって、前記データ線に前記階調データ電圧が供給される第１フィールドと、前記データ線に前記発光素子を発光させる電源電圧が供給される第２フィールドと、が交互に繰り返され、前記第１フィールドは、前記第２トランジスタと前記第３トランジスタとをオンすることで前記第１トランジスタのゲート電極に前記階調データ電圧を供給し、その後、前記第３トランジスタをオフすることを含み、前記第２フィールドでは、前記第３トランジスタと前記第４トランジスタとをオンすることで前記発光素子に電源電圧を供給することを含み、前記第１トランジスタのゲート電極に前記階調データ電圧を供給する前において前記第５トランジスタをオンすることで前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給する動作を行う。

この表示装置及びその駆動方法によれば、クロストーク等の問題が改善され、画像品質を改善することができる。

また、別の好ましい態様において、前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、前記第１画素回路に階調データ電圧が供給される期間と前記第２画素回路に階調データ電圧が供給される期間とは、１水平走査期間の少なくとも一部において重複する期間を有してもよい。

この表示装置及びその駆動方法によれば、更にＶｔｈ補償期間を長く取ることができるので、より確実なＶｔｈ補償動作が期待される。

また、別の好ましい態様において、前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、前記第１画素回路に接続されたデータ線と前記第２画素回路に接続されたデータ線とは、一方に前記第１フィールドの電圧が供給され、他方に前記第２フィールドの電圧が供給する期間を有してもよい。

この表示装置及びその駆動方法によれば、更に１水平走査期間毎に発光・非発光動作を繰り返すので、画面フリッカが生じにくく高品位の画像が得られる。

また、別の好ましい態様において、前記第１フィールドにおいて、前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給する期間を有してもよい。

この表示装置及びその駆動方法によれば、クロストーク等の問題が改善され、画像品質を改善することができる。

また、別の好ましい態様において、前記第１トランジスタのゲート電極に前記階調データ電圧を供給する前記第１フィールドの直前の前記第２フィールドにおいて、前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給する期間を有してもよい。

この表示装置及びその駆動方法によれば、更に１水平走査期間毎に発光・非発光動作を繰り返すので、低周波でも画面フリッカが生じにくく高品位の画像が得られる。

本発明の一実施形態に係る画素回路は、供給された電流によって階調が決まる発光素子と、ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御する第１トランジスタと、前記第１トランジスタのゲート電極と前記第１トランジスタの第１端子との間に接続された第２トランジスタと、前記階調データ電圧と前記発光素子を発光させる電源電圧とが切り替えられて供給されるデータ線と前記第１トランジスタの第２端子との間に接続された第３トランジスタと、前記第１トランジスタの第１端子と前記発光素子との間に接続された第４トランジスタと、前記第１トランジスタのゲート電極と初期化電源との間に接続された第５トランジスタと、を有する。

この表示装置及びその駆動方法によれば、クロストーク等の問題が改善され、画像品質を改善することができる。

この表示装置及びその駆動方法によれば、１画素あたりの素子数を低減しつつ従来のＶｔｈ補償能力を有する画素回路を得ることができる。その結果、パネルの高精細化と歩留まり向上が達成され、更にクロストーク等の問題が改善され、画像品質を改善することができる。

本発明の実施形態１における発光表示装置の構成。 本発明の実施形態１における詳細な回路構成を示す回路図。 本発明の実施形態１における単位画素の回路構成。 本発明の実施形態１における回路のタイミングチャート。 本発明の実施形態１における単位画素の動作を示す図。 本発明の実施形態１における単位画素のタイミングチャート。 従来例における回路構成 従来例における回路のタイミングチャート。 本発明の実施形態２における詳細な回路構成を示す回路図。 本発明の実施形態２における回路のタイミングチャート。 本発明の実施形態３における詳細な回路構成を示す回路図。 本発明の実施形態３における回路のタイミングチャート。 本発明の実施形態４における詳細な回路構成を示す回路図。 本発明の実施形態４における回路のタイミングチャート。

以下、図面を参照して本発明に係る発光素子を駆動する画素回路及びそれを用いた表示装置について説明する。但し、本発明の発光素子を駆動する画素回路及びそれを用いた表示装置は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施形態１）
図１〜図５を用いて、実施形態１に係る発光表示装置の構成および動作方法を説明する。図１は、実施形態１に係る発光表示装置の構成の一例を示す概略図である。発光表示装置は画素回路１００がｎ行ｍ列のマトリクス状に配置されており、各画素回路はエミッションドライバ１０、スキャンドライバ２０、データドライバ３０によって制御される。ここで、ｎ＝１，２，３，・・・、ｍ＝１，２，３，・・・であり、例えばｎ＝３であれば３行目に配置された画素回路群を指し、ｍ＝３であれば３列目に配置された画素回路群を指す。

エミッションドライバ１０は、発光素子への電源電圧を供給するタイミングを制御する駆動回路であり、各行の画素回路１００に対応して設けられたエミッション制御線１１，１２にエミッション制御信号ＥＭａ（ｎ）、ＥＭｂ（ｎ）を供給する。

スキャンドライバ２０は、データの書き込みを実行する行を選択する駆動回路であり、各行の画素回路１００に対応して設けられたゲート制御線２１，２２にゲート制御信号ＳＣＡＮ（ｎ）を供給する。この例では、各行毎に所定の順番で順次排他的に選択される。

データドライバ３０は、入力された画像データに基づいて階調を決定し、決定した階調に応じたデータ電圧を画素回路１００に供給する駆動回路であり、各列の画素回路１００に対応して設けられたデータ信号線３１にデータ信号ＤＴａ（ｍ）を供給する。ＤＴａ（ｍ）として画素の階調データ電圧Ｖｄａｔａ（ｍ）と発光素子に電流を供給するアノード電源ＥＬＶＤＤが含まれ、これらの信号はデータドライバ３０に具備された切り替え回路で切り替えられる。

図２は、画素回路１００およびデータドライバ３０に具備された切り替え回路４０のより詳細な回路構成の一例を示す回路図である。図２は、画素回路を構成するトランジスタが全てｐチャネル型である場合を示している。

図２を用いてゲート制御信号と各画素回路の接続関係を説明する。１列目（ｍ＝１）、１行目（ｎ＝１）の画素回路１００Ａおよび、１列目（ｍ＝１）、２行目（ｎ＝１）の画素回路１００Ｂに注目すると、画素回路１００ＡのスイッチトランジスタＭ３と２行目のスイッチトランジスタＭ２とは同時に制御される。回路動作の詳細は後述するが、このような回路構成にすることで、画素回路１００ＡのＶｔｈ補償動作と画素回路１００Ｂの初期化動作とを同時に実行することができ、発光素子の非発光期間に効率よく階調データの書き込みをすることができる。

図２を用いて切り替え回路４０について説明する。切り替え回路４０は階調データ電圧Ｖｄａｔａ（ｍ）とアノード電源ＥＬＶＤＤとが入力されており、二つのゲート制御信号ＤＣＴＬ１，ＤＣＴＬ２によって制御される。例えば、ゲート制御信号ＤＣＴＬ１によってトランジスタＭ６（１），Ｍ６（２）がオンすると、画素回路には階調データ電圧Ｖｄａｔａ（ｍ）が供給される。一方、ゲート制御信号ＤＣＴＬ２によってトランジスタＭ７（１），Ｍ７（２）がオンすると、画素回路にはアノード電源ＥＬＶＤＤが供給される。

図３は、単位画素１００の回路構成の一例を示す回路図である。図３は、画素回路を構成するトランジスタが全てｐチャネル型である場合を示している。一つの画素回路は、駆動トランジスタＭ１、スイッチトランジスタＭ２，Ｍ３、エミッショントランジスタＭ４，Ｍ５、容量素子Ｃｓｔ、発光素子Ｄ１で構成され、発光素子Ｄ１はダイオードと寄生容量を含む。このように、一つの画素回路が５個のトランジスタと１個の容量素子から構成されている。

図３を用いて単位画素１００の各々の素子の接続関係を説明する。発光素子Ｄ１のカソード側の電極はカソード電源ＥＬＶＳＳに接続されている。ゲート電極に供給される電圧に応じて発光素子Ｄ１への供給電流の大きさを制御する駆動トランジスタＭ１のゲート電極はスイッチトランジスタＭ２を介して初期化電源Ｖｉｎｉｔに接続されている。また、駆動トランジスタＭ１のゲート電極とソース電極又はドレイン電極の一方との間にはスイッチトランジスタＭ３が接続されている。また、駆動トランジスタＭ１のゲート電極は階調データを保存する容量素子Ｃｓｔの一方の電極に接続されており、容量素子Ｃｓｔの他方の電極は初期化電源Ｖｉｎｉｔに接続されている。駆動トランジスタＭ１のソース電極またはドレイン電極の一方と発光素子Ｄ１のアノード側の電極との間にはエミッショントランジスタＭ４が接続されている。駆動トランジスタＭ１のソース電極またはドレイン電極の他方はエミッショントランジスタＭ５を介してデータ線３１に接続されている。

図５，６に単位画素の詳細な駆動方法とそのタイミングチャートを示す。図５，６では（Ａ）初期化期間、（Ｂ）データ線充電期間、（Ｃ）Ｖｔｈ補償期間、（Ｄ）発光期間にそれぞれ分かれており、図５と図６における上記の期間は同じものを指す。図６に示すタイミングチャートは各ノードの電位を示しており、Ｍ１ソース波形は図５のＭ１トランジスタのＳｏｕｒｃｅ部の電位に相当し、Ｍ１ゲート波形は図５のＭ１トランジスタのＧａｔｅ部の電位に相当する。

（Ａ）初期化期間
ゲート制御信号Ｓｃａｎ（ｎ−１）がローレベルになり、スイッチトランジスタＭ２がオンし、駆動トランジスタＭ１のゲート電極と初期化電源Ｖｉｎｉｔとが接続されることで画素回路１００が初期化される。このとき、切り替え回路４０のゲート制御信号ＤＣＴＬ１はローレベル、ＤＣＴＬ２がハイレベルとなっておりデータ線には階調データ電圧Ｖｄａｔａ（ｎ−１）が供給されている。次に、ゲート制御信号Ｓｃａｎ（ｎ−１）がハイレベルになり、スイッチトランジスタＭ２がオフすることで、画素回路１００の初期化が終了する。

（Ｂ）データ線充電期間
切り替え回路４０のゲート制御信号ＤＣＴＬ１がローレベル、ＤＣＴＬ２がハイレベルの状態で、対象の画素回路の階調データ電圧Ｖｄａｔａ（ｎ）がデータ線に供給され、駆動トランジスタＭ１のソース電位を供給された階調データ電圧Ｖｄａｔａ（ｎ）に安定させる。

（Ｃ）Ｖｔｈ補償期間
ゲート制御信号Ｓｃａｎ（ｎ）およびエミッション制御信号Ｅｍａ（ｎ）が共にローレベルになり、画素回路１００のスイッチトランジスタＭ３とエミッショントランジスタＭ５が共にオンする。データ線に供給されたＶｄａｔａはＭ５→Ｍ１→Ｍ３を介してＭ１のゲート電極に供給される。このとき、Ｍ３はＭ１のゲート電極とソース電極またはドレイン電極の一方とが接続された、所謂ダイオード接続となっており、Ｍ１のゲート電極にはＶｄａｔａからＭ１のトランジスタの閾値（Ｖｔｈ）分だけ低い電圧が供給される。この動作はＶｔｈ補償動作と呼ばれるもので、駆動トランジスタＭ１の閾値ばらつきの影響を抑制することができ、データ信号で発光素子Ｄ１に流れる電流を正確に制御することができる。続いて、ゲート制御信号Ｓｃａｎ（ｎ）がハイレベルになり、画素回路１００のＭ３がオフしてＶｔｈ補償動作が終了する。

（Ｄ）発光期間
切り替え回路４０のゲート制御信号ＤＣＴＬ１がハイレベル、ＤＣＴＬ２がローレベルとなることで、アノード電源ＥＬＶＤＤがＭ５→Ｍ１→Ｍ４を介して発光素子に供給されて、発光素子が発光する。

図４には図２に示した回路動作のタイミングチャートを示す。図２および図４を用いて、複数の画素回路の動作について説明する。

以下では、画素回路を動作させる各種信号が、「ローレベル」と「ハイレベル」の論理レベルを示す電圧信号であるものとして説明する。また、以下では、トランジスタが導通することを“トランジスタがオンする”または“トランジスタがオンとなる”と示し、トランジスタが導通しないことを“トランジスタがオフする”または“トランジスタがオフとなる”と示す場合がある。

図４に示すように、パネル内の全ての画素回路にデータの書き込みと発光とを行う１フレーム期間は第１フィールドと第２フィールドに分けられる。ここで、第１フィールドを階調データ書き込み期間（非発光期間）、第２フィールドを発光期間と定義する。第１フィールドでは切り替え回路のＤＣＴＬ１がローレベル、ＤＣＴＬ２がハイレベルとなりＭ６（１），Ｍ６（２）がオンし、Ｍ７（１），Ｍ７（２）がオフしてＶｄａｔａがＤＴａに供給される。一方、第２フィールドでは切り替え回路のＤＣＴＬ１がハイレベル、ＤＣＴＬ２がローレベルとなりＭ６（１），Ｍ６（２）がオフし、Ｍ７（１），Ｍ７（２）がオンしてＥＬＶＤＤがＤＴａに供給される。

図４のタイミングチャートを用いて１列目、１行目の画素回路１００Ａおよび１列目２行目の画素回路１００Ｂの動作について説明する。まず、第１フィールドにおいて、ゲート制御信号Ｓｃａｎ（１）がローレベルになり、画素回路１００ＡのＭ２がオンして初期化される。このとき、画素回路１００Ａは（Ａ）初期化期間に相当する。次に、Ｓｃａｎ（１）がハイレベルになり、画素回路１００Ａがオフして初期化が終了する。

続いて、データ信号ＤＴａ（１）としてＶｄａｔａ（１）が供給されて、データ線３１が充電される。このとき、画素回路１００Ａは（Ｂ）データ線充電期間に相当する。

続いて、ゲート制御信号Ｓｃａｎ（２）およびエミッション制御信号Ｅｍａ（１）が共にローレベルになり、画素回路１００ＡのＭ３がオンしてＶｔｈ補償動作が行われる。また、同じ期間に１列目２行目の画素回路１００ＢではスイッチトランジスタＭ２がオンし、画素回路１００Ｂが初期化される。このとき、画素回路１００Ａは（Ｃ）Ｖｔｈ補償期間に相当し、画素回路１００Ｂは（Ａ）初期化期間に相当する。

続いて、ゲート制御信号Ｓｃａｎ（２）およびエミッション制御信号Ｅｍａ（１）がハイレベルになり、画素回路１００ＡのＭ３がオフしてＶｔｈ補償動作が終了する。また、同じ期間に画素回路１００ＢではＭ２がオフして初期化が終了する。画素回路１００Ｂの初期化終了以降の動作は上記の画素回路１００Ａの動作と同様なので、ここでは説明を省略する。

以上のように、パネル内の画素回路は線順次的に初期化動作、データ線の充電、Ｖｔｈ補償動作が実施される。パネル内の画素回路全てに階調データが書き込まれると、第１フィールドから第２フィールドに切り替わり、アノード電源ＥＬＶＤＤがデータ線３１、３２を介して各画素に供給されて、発光素子が発光する。このとき、画素回路１００Ａ及び画素回路１００Ｂは（Ｄ）発光期間に相当する。本実施形態では、第１フィールドで各画素回路に階調データを書き込み第２フィールドで一括発光させるＳｉｍｕｌｔａｎｅｏｕｓ駆動となっている。

次に、本発明の効果について、従来例と比較して詳細に説明する。図７に駆動トランジスタがデータ線に直接接続された従来例における回路構成を示す。図７に示す画素回路は特許文献２に示す、１画素が４個のトランジスタと１個の容量素子で構成されている。この画素回路では、各画素の駆動トランジスタがデータ線に直接接続された回路構成になっている。

図７のように駆動トランジスタがデータ線に直接接続されていると、駆動トランジスタのソース・ドレイン電極とゲート電極との間に形成される寄生容量Ｃｐ（ｎ）に起因するクロストークが発生し、表示品質を低下させる。

クロストークの具体的な現象を図８に示す。図８はデータ線ＤＴａ（１）とＤＴａ（２）と同じライン上に接続されている別の画素回路へのデータ書き込みと発光を交互に行った場合の例である。そのため、１水平走査期間毎に、階調データ電圧ＶｄａｔａＡ、ＶｄａｔａＢとＥＬＶＤＤとの間を交互にスイッチングしている。この例では、ＶｄａｔａＡに比べてＶｄａｔａＢの方が振幅が大きい場合における、ＰＩＸＥＬａ（１）の駆動トランジスタＭ１ａ（ｎ）のゲート電位ＧＡ（ｎ）と、ＰＩＸＥＬｂ（１）の駆動トランジスタＭ１ｂ（ｎ）のゲート電位ＧＢ（ｎ）とを示している。ゲート電位ＧＡ（ｎ）、ＧＢ（ｎ）は寄生容量ＣＰ（ｎ）の影響を受けて変動してしまい、データ線の振幅が大きいほど、接続されているＭ１のゲート電極への影響が大きくなる。このＭ１のゲート電極の電位変動が輝度変化として現れ、クロストークが発生する。

一方、本発明の実施形態１によると、駆動トランジスタとデータ線との間にエミッショントランジスタが接続されているため、駆動トランジスタはデータ線に供給されたデータ信号の電圧変動の影響を受けにくく、クロストークの発生が抑制され、画像品質を改善することができる。

（実施形態２）
図９、図１０に実施形態２に係る発光表示装置の構成および動作方法を説明する。図９は、実施形態２に係る発光表示装置の構成の一例を示す概略図である。実施形態１と異なる点としては、データ線ＤＴａ（ｍ）、ＤＴｂ（ｍ）が２本存在し、奇数行の画素回路がデータ線ＤＴａ（ｍ）に接続され、偶数行の画素回路がデータ線ＤＴｂ（ｍ）に接続されている点である。また、それに伴って、切り替え回路４０も奇数行の画素回路に供給するデータ信号と偶数行の画素回路に供給するデータ信号とに独立した信号が供給できる回路構成となっている。

図１０に図９に示した回路動作のタイミングチャートを示す。実施形態１と同様に、１フレーム期間は第１フィールドと第２フィールドに分けられ、第１フィールドでは切り替え回路のＤＣＴＬ１がローレベル、ＤＣＴＬ２がハイレベルとなりＶｄａｔａがＤＴａ、ＤＴｂに供給される。一方、第２フィールドでは切り替え回路のＤＣＴＬ１がハイレベル、ＤＣＴＬ２がローレベルとなりＥＬＶＤＤがＤＴａ、ＤＴｂに供給される。

図１０のタイミングチャートを用いて１列目、２行目の画素回路１００Ｃおよび１列目３行目の画素回路１００Ｄの動作について説明する。まず、第１フィールドにおいて、ゲート制御信号Ｓｃａｎ（１）がローレベルになり、画素回路１００Ｃが初期化される。このとき、画素回路１００Ｃは（Ａ）初期化期間に相当する。

続いて、ゲート制御信号Ｓｃａｎ（２）がローレベルになり、画素回路１００Ｄが初期化される。また、同じ期間にデータ信号ＤＴｂには階調データ電圧Ｖｄａｔａ（２）が供給されて、データ線３４が充電される。このとき、画素回路１００Ｃは（Ｂ）データ線充電期間に相当し、画素回路１００Ｄは（Ａ）初期化期間に相当する。

続いて、ゲート制御信号Ｓｃａｎ（３）とエミッション制御信号Ｅｍａ（２）がローレベルになり、画素回路１００ＣのＶｔｈ補償動作が行われる。また、同じ期間にデータ信号ＤＴａには階調データ電圧Ｖｄａｔａ（３）が供給され、データ線３３が充電される。このとき、画素回路１００Ｃは（Ｃ）Ｖｔｈ補償期間に相当し、画素回路１００Ｄは（Ｂ）データ線充電期間に相当する。その後、ゲート制御信号Ｓｃａｎ（３）とエミッション制御信号Ｅｍａ（２）がハイレベルになり、画素回路１００ＣのＶｔｈ補償動作が終了する。

続いて、ゲート制御信号Ｓｃａｎ（４）とエミッション制御信号Ｅｍａ（３）がローレベルになり、画素回路１００ＤのＶｔｈ補償動作が行われる。このとき、画素回路１００Ｄは（Ｃ）Ｖｔｈ補償期間に相当する。その後、ゲート制御信号Ｓｃａｎ（４）とエミッション制御信号Ｅｍａ（３）がハイレベルになり、画素回路１００ＤのＶｔｈ補償動作が終了する。

以上のように、パネル内の画素回路は線順次的に初期化動作、データ線の充電、Ｖｔｈ補償動作が実施される。パネル内の画素回路全てに階調データが書き込まれると、第１フィールドから第２フィールドに切り替わり、アノード電源ＥＬＶＤＤがデータ線３３、３４を介して各画素に供給されて、発光素子が発光する。このとき、画素回路１００Ｃ及び画素回路１００Ｄは（Ｄ）発光期間に相当する。本実施形態では、第１フィールドで各画素回路に階調データを書き込み第２フィールドで一括発光させるＳｉｍｕｌｔａｎｅｏｕｓ駆動となっている。

実施形態２によると、偶数行と奇数行の階調データを期間が重なるように供給することで、例えば偶数行のデータ線への充電中に奇数行の画素回路のＶｔｈ補償動作を行うことができる。実施形態１の充電期間をＶｔｈ補償動作に当てることができるため、同じデューティー比でＶｔｈ補償期間を２倍に長くすることができる。実施形態２では二つのデータ信号が出力される期間が常時重なっているが、一部の期間が重なっていればよく、この実施形態の駆動方法に制限されない。

（実施形態３）
図１１、図１２に実施形態３に係る発光表示装置の構成および動作方法を説明する。図１１は、実施形態３に係る発光表示装置の構成の一例を示す概略図である。実施形態２と比較すると、スイッチトランジスタＭ２およびエミッショントランジスタＭ４の接続関係が異なっている。

図１２に図１１に示した回路動作のタイミングチャートを示す。実施形態１や実施形態２とは異なり、１水平走査期間毎に第１フィールドと第２フィールドに分けられる。図１２の最初のフィールドでは、切り替え回路のＤＣＴＬ１がローレベル、ＤＣＴＬ２がハイレベルとなりＶｄａｔａがＤＴａに供給され、ＥＬＶＤＤがＤＴｂに供給される。このとき、１行目の画素回路には階調データが書き込まれ、その他の奇数行の画素回路は非発光期間となり、奇数行は第１フィールドに該当する。また、偶数行の画素回路は全て発光期間となっており、第２フィールドに該当する。続いて、図１２の二番目のフィールドでは、切り替え回路のＤＣＴＬ１がハイレベル、ＤＣＴＬ２がローレベルとなりＥＬＶＤＤがＤＴａに供給され、ＶｄａｔａがＤＴｂに供給される。このとき、上記とは逆に奇数行は第２フィールドに該当し、偶数行は第１フィールドに該当する。

図１２のタイミングチャートを用いて１列目、１行目の画素回路１００Ｅおよび１列目２行目の画素回路１００Ｆの動作について説明する。この回路では、まず奇数行の画素回路に階調データの書き込みを行い（第１フィールド）、偶数行の画素回路を発光させる（第２フィールド）。次に、偶数行の画素回路に階調データの書き込みを行い（第１フィールド）、奇数行の画素回路を発光させている（第２フィールド）。ただし、階調データの書き込みを行う直前の１水平走査期間においては、画素回路の初期化を行うため、発光させない。

まず、画素回路１００Ｅにおいて、階調データの書き込みを行う直前の第２フィールド中にゲート制御信号Ｓｃａｎ（１）がローレベルになり、画素回路１００Ｅが初期化される。このとき、画素回路１００Ｅは（Ａ）初期化期間に相当する。エミッション制御信号Ｅｍａ（１）およびＥｍｂ（１）はハイレベルになっており、画素回路１００Ｅは発光していないが、その他の奇数行の画素回路は発光している。

続いて、画素回路１００Ｅは第１フィールドとなり、データ信号ＤＴａには階調データ電圧Ｖｄａｔａ（１）が供給され、データ線３５を充電する。このとき、画素回路１００Ｅは（Ｂ）データ線充電期間に相当する。

続いて、ゲート制御信号Ｓｃａｎ（２）とエミッション制御信号Ｅｍａ（１）がローレベルになり、画素回路１００ＥのＶｔｈ補償動作が行われる（画素回路１００Ｅは第１フィールド）。また、同じ期間に、画素回路１００Ｆが初期化される（画素回路１００Ｆは第２フィールド）。このとき、画素回路１００Ｅは（Ｃ）Ｖｔｈ補償期間に相当し、画素回路１００Ｆは（Ａ）初期化期間に相当する。その後、ゲート制御信号Ｓｃａｎ（２）がハイレベルになり画素回路１００ＥのＶｔｈ補償動作が終了する。

続いて、画素回路１００Ｅは第２フィールドとなり、エミッション制御信号Ｅｍａ（１）をローレベルに維持したまま、エミッション制御信号Ｅｍｂ（１）をローレベルにすることで、アノード電源ＥＬＶＤＤがデータ線３５を介して画素回路１００Ｅに供給されて、発光素子が発光する。この期間に画素回路１００Ｆではデータ線３６の充電、Ｖｔｈ補償動作が行われる（画素回路１００Ｆは第１フィールド）。このとき、画素回路１００Ｅは（Ｄ）発光期間に相当し、画素回路１００Ｆは（Ｂ）データ線充電期間と（Ｃ）Ｖｔｈ補償期間に相当する。これらの動作は画素回路１００Ｅと同等なので、詳細な説明は省略する。続くフィールドでは画素回路１００Ｅの発光素子は非発光（第１フィールド）となり、画素回路１００Ｆの発光素子が発光する（第２フィールド）。このとき、画素回路１００Ｆは（Ｄ）発光期間に相当する。

以上のように、第１フィールドと第２フィールドを繰り返し、１フレーム内で発光・非発光が切り替えられる。本実施形態では、１つのフィールドで奇数行の画素回路に階調データを書き込み、偶数行の画素回路を発光させ、次のフィールドで偶数行の画素回路に階調データを書き込み、奇数行の画素回路を発光させる。奇数行、偶数行のいずれかの画素回路が発光するＰｒｏｇｒｅｓｓｉｖｅ駆動となっている。

実施形態３によると、他の実施形態に比べて１水平走査期間毎に発光・非発光動作を繰り返すので、画面フリッカが生じにくく高品位の画像が得られる。

（実施形態４）
図１３、図１４に実施形態４に係る発光表示装置の構成および動作方法を説明する。図１３は、実施形態４に係る発光表示装置の構成の一例を示す概略図である。実施形態３と異なる点は、エミッショントランジスタＭ４が奇数行、偶数行毎に接続されている点である。

図１４に図１３に示した回路動作のタイミングチャートを示す。実施形態１や実施形態２と同様に、１フレーム期間は第１フィールドと第２フィールドに分けられる。図１４の最初のフィールドでは、切り替え回路のＤＣＴＬ１がローレベル、ＤＣＴＬ２がハイレベルとなりＶｄａｔａがＤＴａに供給され、ＥＬＶＤＤがＤＴｂに供給される。このとき、奇数行の画素回路は第１フィールドに該当し、偶数行の画素回路は第２フィールドに該当する。続いて、図１４の二番目のフィールドでは、切り替え回路のＤＣＴＬ１がハイレベル、ＤＣＴＬ２がローレベルとなりＥＬＶＤＤがＤＴａに供給され、ＶｄａｔａがＤＴｂに供給される。このとき、上記とは逆に奇数行の画素回路は第２フィールドに該当し、偶数行の画素回路は第１フィールドに該当する。

図１４のタイミングチャートを用いて１列目、１行目の画素回路１００Ｇおよび１列目３行目の画素回路１００Ｈの動作について説明する。ここでは、各画素とフィールドに関する説明は省略する。まず、ゲート制御信号Ｓｃａｎ（１）がローレベルになり、画素回路１００Ｇが初期化される。このとき、画素回路１００Ｇは（Ａ）初期化期間に相当する。

続いて、データ信号ＤＴａには階調データ電圧Ｖｄａｔａ（１）が供給され、データ線３０１を充電する。このとき、画素回路１００Ｇは（Ｂ）データ線充電期間に相当する。

続いて、ゲート制御信号Ｓｃａｎ（３）とエミッション制御信号Ｅｍａ（１）がローレベルになり、画素回路１００ＧのＶｔｈ補償動作が行われる。また、同じ期間に画素回路１００Ｈが初期化される。このとき、画素回路１００Ｇは（Ｃ）Ｖｔｈ補償期間に相当し、画素回路１００Ｈは（Ａ）初期化期間に相当する。その後、ゲート制御信号Ｓｃａｎ（３）とエミッション制御信号Ｅｍａ（１）がハイレベルになり、画素回路１００ＧのＶｔｈ補償動作と画素回路１００Ｈの初期化が終了する。

続いて、データ信号ＤＴａには階調データ電圧Ｖｄａｔａ（３）が供給され、データ線３０１を充電する。このとき、画素回路１００Ｈは（Ｂ）データ線充電期間に相当する。

続いて、ゲート制御信号Ｓｃａｎ（５）とエミッション制御信号Ｅｍａ（３）がローレベルになり、画素回路１００ＨのＶｔｈ補償動作が行われる。このとき、画素回路１００Ｈは（Ｃ）Ｖｔｈ補償期間に相当する。

以上のように、パネル内の奇数行の画素回路は線順次的に初期化動作、データ線の充電、Ｖｔｈ補償動作が実施される。パネル内の奇数行の画素回路全てに階調データが書き込まれると、フィールドが切り替わり、アノード電源ＥＬＶＤＤがデータ線３０１を介して奇数行の各画素回路に供給されて、発光素子が発光する（画素回路１００Ｇ及び画素回路１００Ｈは（Ｄ）発光期間）。本実施形態では、１つのフィールドで奇数行の画素回路に階調データを書き込み、偶数行の画素回路を発光させ、次のフィールドで偶数行の画素回路に階調データを書き込み、奇数行の画素回路を発光させる。奇数行、偶数行のいずれかの画素回路が発光する駆動となっている。

実施形態４によると、第１フィールド、第２フィールドでそれぞれ奇数行、偶数行に相当する画素回路のみ階調データを更新すればよく、データを更新するためのライン数を実質半分にすることができる。

また、本発明の実施形態１〜実施形態４に記載の回路構成では、画素回路がＰチャネル型トランジスタで構成されているが、Ｎチャネル型トランジスタ、もしくはＮチャネル型とＰチャネル型の両方（ＣＭＯＳ型）で構成されていてもよい。

また、本発明の実施形態１〜実施形態４に記載の回路構成では、第１フィールド、第２フィールドを奇数行、偶数行毎に制御しているが、この実施形態に制限されず、第１フィールド、第２フィールドで制御する行の組み合わせは任意で選択することが可能である。

また、本発明の実施形態４に記載の回路構成では、奇数行に右目用の表示画像を出力し、偶数行に左目用の表示画像を出力することで、アクティブシャッター方式の３Ｄ画像を提供することも可能である。

以上のように、実施形態１〜実施形態４に記載の発明によって、１画素あたりの素子数を低減しつつ従来のＶｔｈ補償能力を有する画素回路を得ることができる。その結果、パネルの高精細化と歩留まり向上が達成され、更にクロストーク等の問題が改善され、画像品質を改善することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１：パネル、 １０：エミッションドライバ、 ２０：スキャンドライバ、 ３０：データドライバ、 １００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ：画素回路、 １１，１２：エミッション制御線、 ２１，２２：ゲート制御線、 ３１，３２，３３，３４，３５，３６，３０１，３０２：データ線、 ４０：切り替え回路

Claims (6)

1. 供給された電流によって階調が決まる発光素子と、
   ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御する第１トランジスタと、
   前記第１トランジスタのゲート電極と前記第１トランジスタの第１端子との間に接続された第２トランジスタと、
   前記第１トランジスタの第２端子とデータ線との間に接続された第３トランジスタと、
   前記第１トランジスタの第１端子と前記発光素子との間に接続された第４トランジスタと、
   前記第１トランジスタのゲート電極と初期化電源との間に接続された第５トランジスタと、
   を有する画素回路の駆動方法であって、
   前記データ線に前記階調データ電圧が供給される第１フィールドと、前記データ線に前記発光素子を発光させる電源電圧が供給される第２フィールドと、が交互に繰り返され、
   前記第１フィールドは、
   前記第２トランジスタと前記第３トランジスタとをオンすることで前記第１トランジスタのゲート電極に前記階調データ電圧を供給し、その後、前記第３トランジスタをオフすることを含み、
   前記第２フィールドでは、
   前記第３トランジスタと前記第４トランジスタとをオンすることで前記発光素子に電源電圧を供給することを含み、
   前記第１トランジスタのゲート電極に前記階調データ電圧を供給する前において前記第５トランジスタをオンすることで前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給することを特徴とする画素回路の駆動方法。
2. 前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、
   前記第１画素回路に階調データ電圧が供給される期間と前記第２画素回路に階調データ電圧が供給される期間とは、１水平走査期間の少なくとも一部において重複することを特徴とする請求項１に記載の画素回路の駆動方法。
3. 前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、
   前記第１画素回路に接続されたデータ線と前記第２画素回路に接続されたデータ線とは、一方に前記第１フィールドの電圧が供給され、他方に前記第２フィールドの電圧が供給されることを特徴とする請求項１に記載の画素回路の駆動方法。
4. 前記第１フィールドにおいて、前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給することを特徴とする請求項１乃至３のいずれかに記載の画素回路の駆動方法。
5. 前記第１トランジスタのゲート電極に前記階調データ電圧を供給する前記第１フィールドの直前の前記第２フィールドにおいて、前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給することを特徴とする請求項３に記載の画素回路の駆動方法。
6. 供給された電流によって階調が決まる発光素子と、
   ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御する第１トランジスタと、
   前記第１トランジスタのゲート電極と前記第１トランジスタの第１端子との間に接続された第２トランジスタと、
   前記階調データ電圧と前記発光素子を発光させる電源電圧とが切り替えられて供給されるデータ線と前記第１トランジスタの第２端子との間に接続された第３トランジスタと、
   前記第１トランジスタの第１端子と前記発光素子との間に接続された第４トランジスタと、
   前記第１トランジスタのゲート電極と初期化電源との間に接続された第５トランジスタと、
   を有する画素回路。

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