KR20230020163A - 화소 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 명세서의 다양한 예에 따른 화소는, 발광 소자 및 제1 내지 제3 게이트 제어 라인과 상기 발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 회로를 포함하며, 상기 화소 회로는, 상기 제1 내지 제3 노드에 연결된 구동 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제1 및 제2 노드에 연결된 제1 트랜지스터, 상기 제2 게이트 제어 라인과 상기 제2 노드에 연결되고 제1 구동 전압 라인에 연결된 제2 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제3 노드 및 상기 제4 노드에 연결된 제3 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제4 노드에 연결되고 초기화 전압 라인에 연결된 제4 트랜지스터, 상기 제3 게이트 제어 라인과 상기 제3 노드에 연결되고 데이터 라인에 연결된 제5 트랜지스터, 및 상기 제1 노드와 상기 제4 노드 사이에 형성된 스토리지 커패시터를 포함할 수 있다.

Description

화소 및 이를 포함하는 표시장치{PIXEL AND DISPLAY DEVICE COMPRISING THE SAME}
본 명세서는 화소 및 이를 포함하는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결매체인 표시장치의 시장이 커지고 있다. 사용자 간에 문자 중심의 정보 전달을 넘어 다양한 형태의 커뮤니케이션이 활발하다. 정보의 유형이 변함에 따라 정보를 표시해주는 표시장치의 성능도 발전하고 있다. 이에 따라, 유기발광 표시장치(Organic Light Emitting Display; OLED), 액정 표시장치(Liquid Crystal Display; LCD), 마이크로 엘이디 표시장치(Micro Light Emitting Diode; Micro LED Display), 및 양자점 표시장치(Quantum Dot Display; QD) 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다.
발광 표시장치는 발광소자와 구동 트랜지스터를 포함하는 화소들을 매트릭스 형태로 배열하고, 영상 데이터의 계조에 따라 화소에서 구현되는 영상의 휘도를 조절한다. 구동 트랜지스터는 자신의 게이트 전극과 소스 전극 사이에 걸리는 전압에 따라 발광소자에 흐르는 구동 전류를 제어한다. 구동 전류에 따라 발광소자의 발광량이 결정되고, 발광소자의 발광량에 따라 영상의 휘도가 결정된다.
예를 들어, 발광 표시장치는 서브화소에 게이트 신호 및 데이터 신호 등이 공급되면, 선택된 서브화소의 발광소자가 빛을 발광하게 됨으로써 영상을 표시할 수 있다. 발광소자는 유기물 또는 무기물을 기반으로 구현될 수 있다.
발광 표시장치는 서브화소 내의 발광소자로부터 생성된 빛을 기반으로 영상을 표시하므로 다양한 장점을 지니고 있으나, 영상의 질을 향상시키기 위해서는 서브화소의 발광을 제어하는 화소 구동 회로의 정확도 향상이 필요하다. 예를 들어, 화소 구동 회로에 포함된 구동 트랜지스터의 문턱전압을 보상함으로써 화소 구동 회로의 정확도를 향상시킬 수 있다.
화소 구동 회로는 구동 트랜지스터와 데이터 전압의 공급을 위한 스위칭 트랜지스터에 더하여 복수 개의 스위칭 트랜지스터와 커패시터로 구성되는 보상 회로를 더 포함하고, 보상 회로를 구동하기 위해 복수 개의 스캔 신호가 공급될 수 있다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
발광 표시장치의 해상도가 증가하고 소비전력이 증가함에 따라 발광 표시장치의 소비전력을 감소시키기 위한 구동 기술이 개발되고 있다. 소비전력을 감소시키기 위해서 특정기간 동안에는 프레임 레이트(frame rate)를 낮추어 화소들을 저주파로 구동할 수 있다.
그런데, 저주파 구동의 화질 특성을 향상하기 위해서는, 화소 보상 회로의 구동을 위한 게이트 제어 신호의 개수가 증가되는 것이 필요하였고, 이로 인해 게이트 제어 신호를 생성하여 공급하는 게이트 구동 회로의 설계 영역이 증가되어 네로우 베젤(Narrow Bezel)을 구현하는데 어려움이 있었다.
또한, 저주파 구동시에도 게이트 구동 회로에서 다수의 게이트 제어 신호의 생성을 위한 클럭 등의 토글로 인해, 소비전력을 감소시키는 효과가 반감되는 문제가 있었다.
본 명세서는 인접한 수평 라인에서 게이트 제어 신호의 공유를 통해 화소 구동 회로에 필요한 게이트 제어 신호의 개수를 저감시킴으로써, 네로우 베젤의 구현 및 소비전력을 개선할 수 있는 화소 및 이를 포함하는 표시장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 다양한 예에 따른 화소는, 발광 소자 및 제1 내지 제3 게이트 제어 라인과 상기 발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 회로를 포함하며, 상기 화소 회로는, 상기 제1 내지 제3 노드에 연결된 구동 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제1 및 제2 노드에 연결된 제1 트랜지스터, 상기 제2 게이트 제어 라인과 상기 제2 노드에 연결되고 제1 구동 전압 라인에 연결된 제2 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제3 노드 및 상기 제4 노드에 연결된 제3 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제4 노드에 연결되고 초기화 전압 라인에 연결된 제4 트랜지스터, 상기 제3 게이트 제어 라인과 상기 제3 노드에 연결되고 데이터 라인에 연결된 제5 트랜지스터, 및 상기 제1 노드와 상기 제4 노드 사이에 형성된 스토리지 커패시터를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시장치는, 제1 방향과 상기 제1 방향을 가로지르는 제2 방향을 따라 배치된 복수의 화소들을 갖는 표시 영역 및 상기 표시 영역 주변에 배치된 비표시 영역을 포함하는 기판, 및 상기 비표시 영역에 배치되고 상기 복수의 화소 각각에 스캔 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 공급하는 게이트 구동부를 포함하고, 상기 복수의 화소들 중 상기 제2 방향을 따라 인접한 2개의 화소들은 상기 제1 및 제2 발광 제어 신호들 중 하나 이상을 공유할 수 있다.
본 명세서의 다양한 예에 따른 표시장치는, 상하로 인접한 제n 화소(n은 1 이상의 홀수) 및 제n+1 화소들을 포함하는 표시 영역 및 상기 표시 영역을 사이에 두고 나란한 제1 및 제2 비표시 영역을 포함하는 기판, 상기 제1 비표시 영역에서 상기 제n 화소와 상기 제n+1 화소에 제1 발광 제어 신호를 공급하는 제1 게이트 구동부, 및 상기 제2 비표시 영역에서 상기 제n 화소와 상기 제n+1 화소에 제2 발광 제어 신호를 공급하는 제2 게이트 구동부를 포함하고, 상기 제n 화소와 상기 제n+1 화소 각각은 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호에 기초하여 발광할 수 있다.
본 명세서에 따른 화소 및 이를 포함하는 표시장치는 인접한 수평 라인에서 게이트 제어 신호의 공유를 통해 화소 구동 회로에 필요한 게이트 제어 신호의 개수를 저감시킴으로써, 네로우 베젤의 구현 및 소비전력을 개선할 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 일 실시예에 따른 표시장치의 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 화소 회로 및 발광 소자의 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 화소 회로에 입력되는 게이트 신호들 및 특정 노드들의 전압에 대한 파형도이다.
도 4 내지 도 8은 본 명세서의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 도면이다.
도 9는 본 명세서의 일 실시예에 따른 게이트 구동 회로의 일부를 나타낸 블록도이다.
도 10은 본 명세서의 일 실시예에 따른 상하로 인접한 화소들 각각의 화소 회로에 입력되는 게이트 신호들 및 특정 노드들의 전압에 대한 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 화소 회로와 게이트 구동 회로는 N타입 또는 P타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 N타입 또는 P타입의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한 3전극 소자이다. 트랜지스터의 소스 전극과 드레인 전극은 고정된 것이 아니고, 트랜지스터의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다.
스위칭 소자들로 이용되는 트랜지스터의 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 트랜지스터가 턴온(turn on)되는 전압으로 설정되며, 게이트 오프 전압은 트랜지스터가 턴오프(turn off)되는 전압으로 설정된다. N타입 트랜지스터의 경우에, 게이트 온 전압은 제1 전압 레벨을 가지는 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)보다 낮은 제2 전압 레벨을 가지는 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. P타입 트랜지스터의 경우에, 게이트 온 전압은 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 제1 전압 레벨을 가지는 게이트 하이 전압(VGH)일 수 있다.
게이트 구동 회로와 화소 회로 사이에는 적어도 제1 게이트 제어 라인, 제2 게이트 제어 라인 및 제3 게이트 제어 라인을 포함할 수 있다. 제1 게이트 제어 라인에 공급되는 신호는 제1 신호, 제1 게이트 신호, 제1 게이트 제어 신호 또는 제1 발광 제어 신호 등으로 표현될 수 있다. 또한, 제2 게이트 제어 라인에 공급되는 신호는 제2 신호, 제2 게이트 신호, 제2 게이트 제어 신호 또는 제2 발광 제어 신호 등으로 표현될 수 있다. 또한, 제3 게이트 제어 라인에 공급되는 신호는 제3 신호, 제3 게이트 신호, 제3 게이트 제어 신호 또는 스캔 신호 등으로 표현될 수 있다. 이하의 설명에서는, 제1 게이트 제어 라인에 공급되는 신호를 "제1 발광 제어 신호"로 통칭하고, 제2 게이트 제어 라인에 공급되는 신호를 "제2 발광 제어 신호"로 통칭하고, 제3 게이트 제어 라인에 공급되는 신호를 "스캔 신호"로 통칭하기로 한다.
이하에서는 본 명세서의 다양한 예에 따른 화소 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시장치의 블록도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시장치(100)는, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치되고 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)과 연결된 복수의 화소(PX)가 배열된 표시패널(110)과, 표시패널(110)에 구동 신호를 제공하는 구동 회로들을 포함할 수 있다.
복수의 화소(PX)는 매트릭스 형태로 배치되어 화소 어레이를 구성하는 것으로 도시하였지만, 이에 한정되지 않고 다양한 형태로 배치될 수 있다.
구동 회로는 복수의 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동 회로(120), 복수의 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동 회로(GD), 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하는 컨트롤러(130) 등을 포함할 수 있다.
표시패널(110)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA) 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 복수의 화소(PX) 및 복수의 화소(PX)에 데이터 신호를 제공하는 데이터 라인(DL) 및 게이트 신호를 제공하는 게이트 라인(GL)이 배치될 수 있다.
표시 영역(DA)에 배치된 복수의 게이트 라인(GL)은 비표시 영역(NDA)까지 연장되어, 게이트 구동 회로(GD)와 전기적으로 연결될 수 있다. 게이트 라인(GL)은 제1 방향(또는 행방향)으로 배치된 복수의 화소(PX)와 게이트 구동 회로(GD)를 전기적으로 연결시킨다. 추가적으로, 비표시 영역(NDA)에는 게이트 구동 회로(GD)가 다양한 게이트 신호들을 생성하거나 복수의 화소(PX)를 구동시키는데 필요한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은 하이 레벨 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 하이 레벨 게이트 전압 배선과, 로우 레벨 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 로우 레벨 게이트 전압 배선과, 복수의 클럭 신호를 게이트 구동 회로(GD)에 공급하는 복수의 클럭 배선과, 하나 이상의 스타트 신호를 게이트 구동 회로(GD)에 공급하는 하나 이상의 스타트 배선 등을 포함할 수 있다.
표시 영역(DA)에 배치된 복수의 데이터 라인(DL)은 비표시 영역(NDA)까지 연장되어, 데이터 구동 회로(120)와 전기적으로 연결될 수 있다. 데이터 라인(DL)은 제1 방향을 가로지르는 제2 방향(또는 열방향)으로 배치된 복수의 화소(PX)와 데이터 구동 회로(120)를 전기적으로 연결시키며, 단일 배선으로 구현될 수도 있고, 또는 링크 배선을 이용하여 복수의 배선들을 컨택홀을 통해 연결시킴으로써 구현될 수도 있다.
표시패널(110)에서 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 화소 어레이와 함께 배치된다. 앞서 설명한 바와 같이, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 각각 행 또는 열로 배치될 수 있는데, 설명의 편의를 위해 복수의 데이터 라인(DL)은 열로 배치되고, 복수의 게이트 라인(GL)은 행으로 배치되는 것으로 가정하지만, 이에 한정되는 것은 아니다.
컨트롤러(130)는 각 프레임에서 구현하는 타이밍에 따라 데이터 신호 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동 회로(120)를 제어한다.
컨트롤러(130)는 입력 영상 데이터와 함께 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 클럭 신호 등을 포함하는 타이밍 신호들을 외부로부터 수신한다. 타이밍 신호들을 수신한 컨트롤러(130)는 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하기 위한 제어 신호들을 생성하고 출력한다.
예를 들어, 컨트롤러(130)는 데이터 구동 회로(120)를 제어하기 위하여 소스 스타트 펄스, 소스 샘플링 클럭, 소스 출력 인에이블 신호 등을 포함하는 각종 데이터 제어 신호를 출력한다. 소스 스타트 펄스는 데이터 구동 회로(120)를 구성하는 하나 이상의 데이터 신호 생성 회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 데이터 신호 생성 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.
또한, 컨트롤러(130)는 게이트 구동 회로(GD)를 제어하기 위하여, 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호 등을 포함하는 게이트 제어 신호를 출력한다. 게이트 스타트 펄스는 게이트 구동 회로(GD)를 구성하는 하나 이상의 게이트 신호 생성 회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 하나 이상의 게이트 신호 생성 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 신호 생성 회로의 타이밍 정보를 지정하고 있다.
컨트롤러(130)는 통상의 표시장치 기술에서 이용되는 타이밍 컨트롤러이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(130)는 데이터 구동 회로(120)와 별도의 부품으로 구현될 수 있고, 데이터 구동 회로(120)와 함께 통합되어 하나의 집적회로로 구현될 수도 있다.
데이터 구동 회로(120)는 하나 이상의 데이터 신호 생성 회로를 포함하여 구현될 수 있다. 데이터 신호 생성 회로는 쉬프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다. 데이터 신호 생성 회로는 경우에 따라 아날로그 디지털 컨버터를 더 포함할 수 있다.
데이터 신호 생성 회로는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 복수의 데이터 신호 생성 회로는 표시패널(110)에 연결된 소스-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다.
게이트 구동 회로(GD)는 복수의 게이트 라인(GL)으로 게이트 신호를 순차적으로 공급함으로써, 복수의 게이트 라인(GL)에 연결된 복수의 화소(PX)를 구동시킨다. 게이트 구동 회로(GD)는 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.
게이트 구동 회로(GD)는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP(Gate in Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수 있다. 또한, 복수의 게이트 신호 생성 회로는 표시패널(110)에 연결된 게이트-회로 필름 상에 실장되어 칩 온 필름(COF, Chip on Film) 방식으로 구현될 수도 있다. 게이트 구동 회로(GD)는 복수의 게이트 신호 생성 회로를 포함하고, 복수의 게이트 신호 생성 회로는 GIP 타입으로 구현되어 표시패널(110)의 비표시 영역(NDA)에 배치될 수 있다.
게이트 구동 회로(GD)는 컨트롤러(130)의 제어에 따라, 트랜지스터를 턴온 또는 턴오프시키는 제1 전압 레벨을 가지는 게이트 하이 전압(VGH) 또는 트랜지스터를 턴온 또는 턴오프시키는 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)의 게이트 신호를 복수의 게이트 라인(GL)에 순차적으로 공급한다. 데이터 구동 회로(120)는 게이트 구동 회로(GD)에 의해 특정 게이트 라인에 신호가 제공되면, 컨트롤러(130)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 신호로 변환하여 복수의 데이터 라인(DL)으로 공급한다.
데이터 구동 회로(120)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측 또는 좌측과 우측일 수 있다.
게이트 구동 회로(GD)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측 또는 우측일 수 있다. 또한, 게이트 구동 회로(GD)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측 또는 좌측과 우측일 수 있다. 게이트 구동 회로(GD)는 화소(PX)의 박막 트랜지스의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시 영역(NDA)에 형성되고, 싱글 피딩(single feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 게이트 신호를 공급할 수 있다. 또는, 게이트 구동 회로(GD)는 기판의 좌측 및 우측 비표시 영역(NDA)에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 게이트 신호를 공급할 수 있다. 또는, 게이트 구동 회로(GD)는 기판의 좌측 및 우측 비표시 영역(NDA)에 각각 형성되고, 더블 피딩 방식의 인터레이싱(interlacing) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 게이트 신호를 공급할 수 있다.
표시패널(110)에 배치된 복수의 게이트 라인(GL)이 제1 방향(또는 행방향)으로 배치되고, 복수의 데이터 라인(DL)이 제1 방향을 가로지르는 제2 방향(또는 열방향)으로 배치되는 것을 예로 들어 설명하고 있으므로, 데이터 구동 회로(120)는 표시패널(110)의 상측에 위치하고, 게이트 구동 회로(GD)는 표시패널(110)의 좌측과 우측에 모두 위치하는 것으로 가정하여 설명한다.
표시패널(110)에 배치된 복수의 게이트 라인(GL)은 복수의 제1 게이트 제어 라인, 복수의 제2 게이트 제어 라인 및 복수의 제3 게이트 제어 라인 등을 포함할 수 있다. 제1 게이트 제어 라인, 제2 게이트 제어 라인 및 제3 게이트 제어 라인은 서로 다른 트랜지스터들의 게이트 전극으로 서로 다른 종류의 게이트 신호를 전달하는 배선들이다. 예를 들어, 제1 게이트 제어 라인은 제1 발광 제어 신호를 전달하는 배선이고, 제2 게이트 제어 라인은 제2 발광 제어 신호를 전달하는 배선이고, 제3 게이트 제어 라인은 스캔 신호를 전달하는 배선일 수 있다.
따라서, 게이트 구동 회로(GD)는 게이트 라인(GL)의 제1 게이트 제어 라인으로 제1 발광 제어 신호들을 출력하는 복수의 제1 발광 제어 구동 회로와, 제2 게이트 제어 라인으로 제2 발광 제어 신호들을 출력하는 복수의 제2 발광 제어 구동 회로와, 제3 게이트 제어 라인으로 스캔 신호들을 출력하는 복수의 스캔 구동 회로를 포함할 수 있다.
표시 영역(DA)에 제2 방향(또는 열방향)으로 나열된 모든 화소(PX)들에 제1 및 제2 발광 제어 신호와 스캔 신호를 포함하는 게이트 신호와 데이터 신호가 한번씩 인가되는 기간을 1 프레임 기간이라고 할 수 있다. 1 프레임 기간은 화소(PX)들에 연결된 게이트 라인들(GL) 각각에서 화소(PX)들에 데이터가 주사되어 화소(PX)들 각각에 입력 영상의 데이터가 기입되는 스캔 기간과, 스캔 기간 이후 제1 및 제2 발광 제어 신호에 따라 화소(PX)들이 점등하는 발광 기간으로 나누어질 수 있다. 발광 기간에서 화소(PX)들은 점등 및 소등을 반복할 수도 있다. 스캔 기간은 초기화 기간, 샘플링 기간 등을 포함할 수 있다. 그리고 샘플링 기간은 프로그래밍 기간을 포함할 수 있다. 스캔 기간 동안 화소 회로에 포함된 노드들의 초기화, 구동 트랜지스터의 문턱전압 보상 및 데이터 전압 충전이 행해지고, 발광 기간 동안 발광 동작이 행해진다. 스캔 기간은 대략 수 수평 주사 기간에 불과하고, 1 프레임 기간의 대부분은 발광 기간이 차지한다.
도 2는 본 명세서의 일 실시예에 따른 화소 회로 및 발광 소자의 회로도이다. 도 2에 도시된 화소 회로 및 발광 소자는 도 1에 도시된 하나의 화소를 나타내는 것으로, n번째 수평 라인에 배치된 화소에 대한 설명이다.
도 2를 참조하면, 발광 소자(ED)에 구동 전류를 공급하기 위한 화소 회로는 복수의 트랜지스터들 및 커패시터를 포함하고, 제1 구동 전압(VDD) 라인, 제2 구동 전압(VSS) 라인, 초기화 전압(VINI) 라인, 제1 게이트 제어 라인(GL1), 제2 게이트 제어 라인(GL2), 제3 게이트 제어 라인(GL3), 및 데이터 라인(DL)에 전기적으로 연결된다. 본 명세서의 일 실시예에 따른 화소 회로는 구동 트랜지스터(DT)의 문턱전압을 화소 회로를 통해 보상할 수 있는 내부 보상 회로일 수 있다.
발광 소자(ED)는 화소 회로에 연결된 제1 전극(또는 애노드 전극)과 제2 구동 전압(VSS) 라인에 연결된 제2 전극(또는 캐소드 전극) 사이에 개재될 수 있다. 일 실시예에 따른 발광 소자(ED)는 유기 발광부, 양자점 발광부, 또는 무기 발광부를 포함하거나, 마이크로 발광 다이오드 소자를 포함할 수 있다. 이러한 발광 소자(ED)는 화소 회로로부터 공급되는 데이터 전압에 의해 발광한다.
화소 회로는 구동 트랜지스터(DT), 5개의 스위칭 트랜지스터(T1, T2, T3, T4, T5) 및 1개의 스토리지 커패시터(C)를 포함한다. 화소 회로는 고전위 전압인 제1 구동 전압(VDD), 저전위 전압인 제2 구동 전압(VSS), 및 초기화 전압(VINI)의 전원 전압이 인가되고, 제1 발광 제어 신호(EM1(n)), 제2 발광 제어 신호(EM2(n)) 및 스캔 신호(Scan(n))의 게이트 신호들이 게이트 구동 회로(GD)를 통해 제공되고, 데이터 전압(Vdata)이 데이터 구동 회로(120)를 통해 제공된다. 제1 발광 제어 신호(EM1(n)), 제2 발광 제어 신호(EM2(n)) 및 스캔 신호(Scan(n))는 n번째 수평 라인에 배치된 화소들에 인가되는 게이트 신호이다.
구동 트랜지스터(DT)는 게이트-소스 전압(Vgs)에 따라 발광 소자(ED)에 흐르는 전류를 조절하는 구동 소자이고, 커패시터(C)의 일 측에 연결된 제1 노드(N1)와, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)에 연결된 제2 노드(N2)와, 제3 트랜지스터(T3)와 제5 트랜지스터(T5)에 연결된 제3 노드(N3)에 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)에 연결된 게이트 전극, 제2 노드(N2)에 연결된 드레인 전극, 및 제3 노드(N3)에 연결된 소스 전극을 포함한다.
구동 트랜지스터(DT)는 게이트 전극인 제1 노드(N1)에 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴온되는 경우 제1 구동 전압(VDD)을 저장한다. 또한, 제1 트랜지스터(T1)가 턴온된 상태에서 데이터 전압(Vdata)이 공급되면 다이오드 커넥션(diode-connection) 방식에 의해 데이터 전압(Vdata)이 제1 노드(N1)에 기입된다. 또한, 구동 트랜지스터(DT)는 제1 발광 제어 신호(EM1(n))와 제2 발광 제어 신호(EM2(n))에 의해 발광 소자(ED)로 구동 전류를 공급하여 전류량에 따라 발광 소자(ED)의 휘도를 제어한다.
제1 트랜지스터(T1)는 제1 게이트 제어 라인(GL1)과 제1 노드(N1) 및 제2 노드(N2)에 연결되고, 제1 게이트 제어 라인(GL1)을 통한 제1 발광 제어 신호(EM1(n))에 의해 턴온되거나 턴오프된다. 예를 들어, 제1 트랜지스터(T1)는 제1 전도 타입(또는 N타입)의 박막 트랜지스터일 수 있고, 제1 발광 제어 신호(EM1(n))가 제1 전압 레벨을 가지는 게이트 하이 전압(Gate High Voltage, VGH)일 때 턴온되고, 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 게이트 로우 전압(Gate Low Voltage, VGL)일 때 턴오프된다.
이에 따라, 제1 발광 제어 신호(EM1(n))가 게이트 하이 전압(VGH)인 경우, 제1 트랜지스터(T1)는 턴온되어 제2 노드(N2)의 고전위 전압인 제1 구동 전압(VDD) 또는 구동 트랜지스터(DT)의 샘플링된 전압을 제1 노드(N1)에 공급하여, 발광 소자(ED)에 기입된 데이터 전압(Vdata)을 초기화시키거나, 데이터 전압(Vdata)을 기입하고 구동 트랜지스터(DT)의 문턱전압(Vth)을 샘플링한다.
제2 트랜지스터(T2)는 제2 게이트 제어 라인(GL2)과 제2 노드(N2) 및 제1 구동 전압(VDD) 라인에 연결되고, 제2 게이트 제어 라인(GL2)을 통한 제2 발광 제어 신호(EM2(n))에 의해 턴온되거나 턴오프된다. 예를 들어, 제2 트랜지스터(T2)는 제2 전도 타입(또는 P타입)의 박막 트랜지스터일 수 있고, 제2 발광 제어 신호(EM2(n))가 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)일 때 턴온되고, 제1 전압 레벨을 가지는 게이트 하이 전압(VGH)일 때 턴오프된다.
이에 따라, 제2 발광 제어 신호(EM2(n))가 게이트 로우 전압(VGL)인 경우, 제2 트랜지스터(T2)는 턴온되어 제1 구동 전압(VDD) 라인과 제2 노드(N2) 사이를 전기적으로 연결하여, 제1 구동 전압(VDD)을 제2 노드(N2)에 공급한다. 이에 제2 트랜지스터(T2)는 구동 트랜지스터(DT)가 데이터 전압(Vdata)에 의해 발광 소자(ED)의 전류량 조절할 수 있게 한다.
제3 트랜지스터(T3)는 제1 게이트 제어 라인(GL1)과 제3 노드(N3) 및 발광 소자(ED)의 애노드 전극에 연결된 제4 노드(N4)에 연결되고, 제1 게이트 제어 라인(GL1)을 통한 제1 발광 제어 신호(EM1(n))에 의해 턴온되거나 턴오프된다. 예를 들어, 제3 트랜지스터(T3)는 제2 전도 타입(또는 P타입)의 박막 트랜지스터일 수 있고, 제1 발광 제어 신호(EM1(n))가 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)일 때 턴온되고, 제1 전압 레벨을 가지는 게이트 하이 전압(VGH)일 때 턴오프된다.
이에 따라, 제1 발광 제어 신호(EM1(n))가 게이트 로우 전압(VGL)인 경우, 제3 트랜지스터(T3)는 턴온되어 제3 노드(N3)와 제4 노드(N4) 사이를 전기적으로 연결하여, 제3 노드(N3)의 전압을 제4 노드(N4)에 공급한다. 이에 제3 트랜지스터(T3), 구동 트랜지스터(DT) 및 제2 트랜지스터(T2)가 턴온된 경우에는 제1 구동 전압(VDD)이 구동 트랜지스터(DT)에 공급되고, 발광 소자(ED)에 구동 전류가 공급되어 발광 소자(ED)가 발광한다.
제4 트랜지스터(T4)는 제1 게이트 제어 라인(GL1)과 제4 노드(N4) 및 초기화 전압(VINI) 라인에 연결되고, 제1 게이트 제어 라인(GL1)을 통한 제1 발광 제어 신호(EM1(n))에 의해 턴온되거나 턴오프된다. 예를 들어, 제4 트랜지스터(T4)는 제1 전도 타입(또는 N타입)의 박막 트랜지스터일 수 있고, 제1 발광 제어 신호(EM1(n))가 제1 전압 레벨을 가지는 게이트 하이 전압(VGH)일 때 턴온되고, 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)일 때 턴오프된다.
이에 따라, 제1 발광 제어 신호(EM1(n))가 게이트 하이 전압(VGH)인 경우, 제4 트랜지스터(T4)는 턴온되어 초기화 전압(VINI) 라인과 제4 노드(N4) 사이를 전기적으로 연결하여, 초기화 전압(VINI)을 제4 노드(N4)에 공급하고, 발광 소자(ED)에 기입되었던 데이터 전압(Vdata)을 초기화한다.
제5 트랜지스터(T5)는 제3 게이트 제어 라인(GL3)과 제3 노드(N3) 및 데이터 라인(DL)에 연결되고, 제3 게이트 제어 라인(GL3)을 통한 스캔 신호(Scan(n))에 의해 턴온되거나 턴오프된다. 예를 들어, 제5 트랜지스터는 제2 전도 타입(또는 P타입)의 박막 트랜지스터일 수 있고, 스캔 신호(Scan(n))가 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)일 때 턴온되고, 제1 전압 레벨을 가지는 게이트 하이 전압(VGH)일 때 턴오프된다.
이에 따라, 스캔 신호(Scan(n))가 게이트 로우 전압(VGL)인 경우, 제5 트랜지스터(T5)는 턴온되어 데이터 라인(DL)과 제3 노드(N3) 사이를 전기적으로 연결하여, 데이터 전압(Vdata)을 제3 노드(N3)에 공급한다.
커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극에 연결된 제1 노드(N1)에 인가되는 전압을 저장하는 스토리지 커패시터(C)이고, 제2 노드(N1)와 발광 소자(ED)의 애노드 전극에 연결된 제4 노드(N4) 사이에 배치된다. 커패시터(C)는 제1 노드(N1)과 제4 노드(N4)에 연결되어 구동 트랜지스터(DT)의 게이트 전극의 전압과 발광 소자(ED)의 애노드 전극에 공급되는 전압의 차이를 저장한다.
본 명세서의 일 실시예에 따른 화소 회로는 구동 트랜지스터(DT) 및 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각을 구성하는 반도체층이 서로 다른 물질로 이루어진 멀티 타입의 트랜지스터로 구성될 수 있다.
예를 들어, 멀티 타입 트랜지스터를 포함하는 화소 회로에서는 결정질 실리콘 물질을 반도체층으로 하는 박막 트랜지스터로서 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)을 이용한 LTPS 박막 트랜지스터와, 산화물 물질을 반도체층으로 하는 박막 트랜지스터로서 저온 다결정 산화물(Low Temperature Polycrystalline Oxide, LTPO)을 이용한 산화물 반도체 박막 트랜지스터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 화소 회로는 구동 트랜지스터(DT) 및 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 중 구동 트랜지스터(DT)와 제1 및 제4 트랜지스터(T1, T4)가 제1 전도 타입(또는 N타입)의 박막 트랜지스터로 구성되고, 제2, 제3 및 제5 트랜지스터(T2, T3, T5)가 제2 전도 타입(또는 P타입)의 박막 트랜지스터로 구성될 수 있다. 예를 들어, 구동 트랜지스터(DT)는 제1 전도 타입(또는 N타입)의 산화물 반도체 박막 트랜지스터로 구성되고, 제1 및 제4 트랜지스터(T1, T4)는 제1 전도 타입(또는 N타입)의 산화물 반도체 또는 LTPS 박막 트랜지스터로 구성되고, 제2, 제3 및 제5 트랜지스터(T2, T3, T5)는 제2 전도 타입(또는 P타입)의 LTPS 박막 트랜지스터로 구성될 수 있다.
폴리 실리콘 반도체 물질은 전자 이동도가 높아(100㎠/Vs 이상) 에너지 소비전력이 낮고 신뢰성이 우수한 장점을 가지며, 산화물 반도체 물질은 오프-전류(Off-Current)가 낮아 턴온(turn on) 시간이 짧고 턴오프(turn off) 시간을 길게 유지할 수 있는 장점을 갖는다. 이에 따라, 본 명세서의 일 실시예에 따른 화소 회로는 정밀한 전류의 제어가 요구되고, 저소비전력 구동을 위해 저주파 구동시 낮은 누설전류가 요구되는 구동 트랜지스터(DT), 제1 및 제4 트랜지스터(T1, T4)를 낮은 오프-전류 특성을 갖는 제1 전도 타입(또는 N타입)의 산화물 반도체 박막 트랜지스터로 구현하고, 전류의 공급 경로에 위치하여 빠르고 안정적인 구동 특성이 요구되는 제2, 제3 및 제5 트랜지스터(T2, T3, T5)를 우수한 응답속도 특성을 갖는 제2 전도 타입(또는 P타입)의 LTPS 박막 트랜지스터로 구현한다. 그리고, 동일한 제1 게이트 제어 라인(GL1)에 연결된 제1 및 제4 트랜지스터(T1, T4)가 제1 전도 타입(또는 N타입)의 박막 트랜지스터로 구현하고, 제3 트랜지스터(T3)가 제2 전도 타입(또는 P타입)의 박막 트랜지스터로 구현됨으로써, 게이트 배선 및 게이트 구동 회로의 구성을 최소화할 수 있다.
따라서, 본 명세서의 일 실시예에 따른 표시장치는 화소 회로를 구성하는 트랜지스터가 요구하는 성능에 적합한 특성을 갖는 박막 트랜지스터들을 게이트 제어 신호의 공유가 가능할 수 있도록 배치하여, 저소비전력 구동을 위한 저주파 구동이 가능하면서도 게이트 배선 및 게이트 구동 회로의 구성을 최소화할 수 있게 함으로써, 네로우 베젤의 구현 및 소비전력을 개선할 수 있다.
도 3은 본 명세서의 일 실시예에 따른 화소 회로에 입력되는 게이트 신호들 및 특정 노드들의 전압에 대한 파형도이고, 도 4 내지 도 8은 본 명세서의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 도면이다. 도 3에 도시된 파형도는 도 2에 도시된 화소에 대한 것으로, n번째 수평 라인에 배치된 화소에 대한 설명이다.
도 3을 도 4 내지 도 8에 결부하여 참조하면, 본 명세서의 일 실시예에 따른 화소 회로는 제1 구간(①), 제2 구간(②), 제3 구간(③), 제4 구간(④) 및 제5 구간(⑤)으로 구분되어 구동된다. 예를 들어, n번째 수평 라인에 배치된 화소들 각각은 제1 내지 제5 구간(①, ②, ③, ④, ⑤)을 거쳐 데이터 전압(Vdata)이 기입되고, 화소 각각이 발광한다. 제1 내지 제5 구간(①, ②, ③, ④, ⑤) 각각의 시간은 실시예에 따라 다양하게 변화할 수 있다.
화소 회로에 입력되는 게이트 신호들은 제1 게이트 제어 라인(GL1)을 통해 인가되는 제1 발광 제어 신호(EM1(n))과, 제2 게이트 제어 라인(GL2)을 통해 인가되는 제2 발광 제어 신호(EM2(n))과, 제3 게이트 제어 라인(GL3)을 통해 인가되는 스캔 신호(Scan(n))를 포함한다.
제1 발광 제어 신호(EM1(n))는 제1 내지 제3 구간(①, ②, ③)에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제4 및 제5 구간(④, ⑤)에서 제1 전압과 다른 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다.
제2 발광 제어 신호(EM2(n))는 제1 발광 제어 신호(EM1(n))과 동일한 주기를 가지고, 위상이 일부 중첩될 수 있으며, 제2 내지 제4 구간(②, ③, ④)에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제1 및 제5 구간(①, ⑤)에서 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다.
스캔 신호(Scan(n))는 제1, 제3 내지 제5 구간(①, ③, ④, ⑤)에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제2 구간(②)에서 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다. 게이트 로우 전압(VGL)을 가지는 스캔 신호(Scan(n))의 펄스는 제1 발광 제어 신호(EM1(n))와 제2 발광 제어 신호(EM2(n))의 위상이 중첩되는 구간 내에서 1 프레임 중 1 수평 기간(1H)의 주기를 가질 수 있다. 스캔 신호(Scan(n))의 펄스 주기는 실시예에 따라 다양하게 변화할 수 있다.
이하에서는 도 4 내지 도 8에 결부하여, 각각의 구동 기간에서 화소 회로의 동작에 대해 설명한다.
먼저, 제1 구간(①)이 시작되는 순간 제1 발광 제어 신호(EM1(n))가 라이징되어 게이트 하이 전압(VGH)을 갖게 되고, 제2 발광 제어 신호(EM2(n))는 게이트 로우 전압(VGL)의 상태로 유지되고, 스캔 신호(Scan(n))는 게이트 하이 전압(VGH)의 상태로 유지된다. 도 4에 도시된 바와 같이, 제1 구간(①) 동안, 제1 발광 제어 신호(EM1(n))의 게이트 하이 전압(VGH)에 따라 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴온되는 반면 제3 트랜지스터(T3)가 턴오프되고, 제2 발광 제어 신호(EM2(n))의 게이트 로우 전압(VGL)에 따라 제2 트랜지스터(T2)가 턴온되며, 스캔 신호(Scan(n))의 게이트 하이 전압(VGH)에 따라 제5 트랜지스터(T5)가 턴오프된다.
이에 따라, 제4 트랜지스터(T4)를 통해 초기화 전압(VINI)이 제4 노드(N4)에 공급되고, 제2 트랜지스터(T2)를 통해 제2 노드(N2)에 인가된 제1 구동 전압(VDD)이 제1 트랜지스터(T1)를 통해 제1 노드(N1)로 공급된다. 즉, 발광 소자(ED)의 애노드 전극에 연결된 제4 노드(N4)에 초기화 전압(VINI)이 공급됨에 따라, 발광 소자(ED)에 기입된 데이터 전압(Vdata)이 초기화되고, 구동 트랜지스터(DT)의 게이트 전극에 연결된 제1 노드(N1)에는 제1 구동 전압(VDD)이 공급된다.
제2 구간(②)이 시작되는 순간 스캔 신호(Scan(n))가 폴링되어 게이트 로우 전압(VGL)을 갖게 되고, 제1 발광 제어 신호(EM1(n))는 게이트 하이 전압(VGH)의 상태로 유지되고, 제2 발광 제어 신호(EM2(n))는 게이트 하이 전압(VGH)으로 라이징되어 게이트 하이 전압(VGH)의 상태로 유지된다. 이때, 제2 발광 제어 신호(EM2(n))는 제2 구간(②)이 시작되기 이전에 게이트 하이 전압(VGH)의 상태로 먼저 라이징되어, 제2 발광 제어 신호(EM2(n))와 스캔 신호(Scan(n))가 혼입되지 않도록 한다. 제2 발광 제어 신호(EM2(n))가 먼저 라이징되는 기간은 대략 1 수평 기간(1H) 정도일 수 있으나, 이에 한정되지는 않는다. 도 5에 도시된 바와 같이, 제2 구간(②) 동안, 제1 발광 제어 신호(EM1(n))의 게이트 하이 전압(VGH)에 따라 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴온되는 반면 제3 트랜지스터(T3)가 턴오프되고, 제2 발광 제어 신호(EM2(n)의 게이트 하이 전압(VGH)에 따라 제2 트랜지스터(T2)가 턴오프되며, 스캔 신호(Scan(n))의 게이트 로우 전압(VGL)에 따라 제5 트랜지스터(T5)가 턴온된다.
이에 따라, 제5 트랜지스터(T5)를 통해 데이터 전압(Vdata)이 제3 노드(N3)로 공급된다. 또한, 제2 트랜지스터(T2)가 턴오프되고, 제1 트랜지스터(T1)가 턴온됨에 따라, 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2)가 연결됨으로써, 다이오드 커넥션(diode-connection) 방식에 의해 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)이 구동 트랜지스터(DT)의 문턱전압(Vth)으로 샘플링된다. 그리고, 제4 트랜지스터(T4)가 턴온됨에 따라, 제4 노드(N4)에 초기화 전압(VINI)이 공급되고, 커패시터(C)에는 데이터 전압(Vdata)과 문턱전압(Vth)의 합과 초기화 전압(VINI)의 차전압(Vdata+Vth-VINI)이 저장된다. 이에, 제2 구간(②) 동안 제1 노드(N1)와 제2 노드(N2)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합 전압의 상태로 수렴하고, 제3 노드(N3)의 전압은 데이터 전압(Vdata)이며, 제4 노드(N4)의 전압은 초기화 전압(VINI)이다.
제3 구간(③)이 시작되는 순간 스캔 신호(Scan(n))가 라이징되어 게이트 하이 전압(VGH)을 갖게 되고, 제1 발광 제어 신호(EM1(n))는 게이트 하이 전압(VGH)의 상태로 유지되고, 제2 발광 제어 신호(EM2(n))는 게이트 하이 전압(VGH)의 상태로 유지된다. 도 6에 도시된 바와 같이, 제3 구간(③) 동안, 제1 발광 제어 신호(EM1(n))의 게이트 하이 전압(VGH)에 따라 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴온되는 반면 제3 트랜지스터(T3)가 턴오프되고, 제2 발광 제어 신호(EM2(n)의 게이트 하이 전압(VGH)에 따라 제2 트랜지스터(T2)가 턴오프되며, 스캔 신호(Scan(n))의 게이트 하이 전압(VGH)에 따라 제5 트랜지스터(T5)가 턴오프된다.
이에 따라, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)가 턴오프됨에 따라, 제2 구간(②)에서 샘플링되거나 기입된 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4) 각각은 플로팅되고, 각 노드의 전압은 그대로 유지된다.
제4 구간(④)이 시작되는 순간 제1 발광 제어 신호(EM1(n))가 폴링되어 게이트 로우 전압(VGL)을 갖게 되고, 제2 발광 제어 신호(EM2(n))는 게이트 하이 전압(VGH)의 상태로 유지되고, 스캔 신호(Scan(n))는 게이트 하이 전압(VGH)의 상태로 유지된다. 도 7에 도시된 바와 같이, 제4 구간(④) 동안, 제3 트랜지스터(T3)만 턴온되고, 제1, 제2, 제4 및 제5 트랜지스터(T1, T2, T4, T5)는 턴오프된다. 이에 따라, 제3 트랜지스터(T3)가 턴온되어 제3 노드(N3)와 제4 노드(N4)가 연결되고, 제3 노드(N3)에 홀딩된 데이터 전압(Vdata)가 제4 노드(N4)에 공급된다.
제5 구간(⑤)이 시작되는 순간 제2 발광 제어 신호(EM1(n))가 폴링되어 게이트 로우 전압(VGL)을 갖게 되고, 제1 발광 제어 신호(EM1(n))는 게이트 로우 전압(VGL)의 상태로 유지되고, 스캔 신호(Scan(n))는 게이트 하이 전압(VGH)의 상태로 유지된다. 도 8에 도시된 바와 같이, 제5 구간(⑤) 동안, 제1, 제4 및 제5 트랜지스터(T1, T4, T5)는 턴오프되고, 제2 및 제3 트랜지스터(T2, T3)는 턴온된다. 또한, 제1 노드(N1)에 저장되어 있던 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합 전압에 의해 구동 트랜지스터(DT)도 턴온되어 제1 구동 전압(VDD) 라인으로부터 발광 소자(ED)까지 구동 전류가 흐를 수 있는 경로가 형성된다. 즉, 제5 구간(⑤) 동안 턴온된 구동 트랜지스터(DT), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 통해 발광 소자(ED)로 구동 전류가 흐른다. 또한, 제5 구간(⑤)에서 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)은 데이터 전압(Vdata)를 포함하는 전압으로 표현되고, 구동 트랜지스터(DT)의 문턱전압(Vth)이 보상되므로, 구동 트랜지스터(DT)의 데이터 전압(Vdata)의 크기에 의해 구동 전류의 크기도 조절되고, 구동 전류에 의해 발광 소자(ED)가 발광하여 휘도가 상승하게 된다.
도 9는 본 명세서의 일 실시예에 따른 게이트 구동 회로의 일부를 나타낸 블록도이다. 도 9에 도시된 게이트 구동 회로는 도 1에 도시된 게이트 구동 회로(GD)의 일부를 나타내는 것으로, 표시 패널(110)에 배치된 화소들 중, n번째 수평 라인 내지 n+3번째 수평 라인에 배치된 화소들에 대응하는 게이트 구동 회로의 스테이지들에 대한 설명이다.
도 9를 도 1에 결부하여 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD)는 각 수평 라인에 배치된 화소들(PXs)에 대응하는 스테이지들(ST)로 구성된 복수의 게이트 신호 생성 회로를 포함할 수 있다. 예를 들어, 게이트 구동 회로(GD)는 복수의 제1 발광 제어 신호들(EM1)을 출력하는 복수의 제1 발광 제어 구동 회로(EM1 ST(n/n+1), EM1 ST(n+2/n+3))와, 복수의 제2 발광 제어 신호들(EM2)을 출력하는 복수의 제2 발광 제어 구동 회로(EM2 ST(n/n+1), EM2 ST(n+2/n+3))와, 복수의 스캔 신호들(Scan)을 출력하는 복수의 스캔 구동 회로(Scan ST(n), Scan ST(n+1), Scan ST(n+2), Scan ST(n+3))를 포함할 수 있다.
도 9에 도시된 바와 같이, 게이트 구동 회로(GD)는 표시패널(110)의 표시 영역(DA)을 기준으로 좌측의 비표시 영역(NDA)과 우측의 비표시 영역(NDA)에 각각 구분되어 배치될 수 있다. 예를 들어, 게이트 구동 회로(GD)는 좌측 비표시 영역(NDA)에 배치된 제1 게이트 구동 회로(GD_R)와 우측 비표시 영역(NDA)에 배치된 제2 게이트 구동 회로(GD_R)를 포함할 수 있다.
제1 게이트 구동 회로(GD_R)와 제2 게이트 구동 회로(GD_R)는 서로 다른 타이밍을 갖는 게이트 신호들을 출력하도록 구성될 수 있고, 그 구조가 동일한 회로이거나, 서로 다른 게이트 신호들을 출력하는 다른 회로일 수 있다.
제1 게이트 구동 회로(GD_R)와 제2 게이트 구동 회로(GD_R) 각각에는 제1 발광 제어 구동 회로(EM1 ST(n/n+1), EM1 ST(n+2/n+3)), 제2 발광 제어 구동 회로(EM2 ST(n/n+1), EM2 ST(n+2/n+3)), 및 스캔 구동 회로(Scan ST(n), Scan ST(n+1), Scan ST(n+2), Scan ST(n+3))를 포함할 수 있다. 예를 들어, 제1 게이트 구동 회로(GD_R)는 제2 발광 제어 구동 회로(EM2 ST(n/n+1), EM2 ST(n+2/n+3))와, 일부의 스캔 구동 회로(Scan ST(n), Scan ST(n+2))를 포함할 수 있고, 제2 게이트 구동 회로(GD_L)는 제1 발광 제어 구동 회로(EM1 ST(n/n+1), EM1 ST(n+2/n+3))와, 다른 일부의 스캔 구동 회로(Scan ST(n+1), Scan ST(n+3))를 포함할 수 있다.
제1 발광 제어 구동 회로(EM1 ST(n/n+1), EM1 ST(n+2/n+3))는 우측 비표시 영역에 배치되고 종속적으로 연결된 구조를 가지며, 적어도 하나의 전단이나 후단의 출력 신호를 입력 신호로 받는다. 제1 발광 제어 구동 회로(EM1 ST(n/n+1), EM1 ST(n+2/n+3))는 클럭신호들(EM1 CLK1, EM1 CLK2)과 구동 전압(VGH, VGL)을 서로 공유할 수 있고, 전단의 제1 발광 제어 구동 회로(EM1 ST(n/n+1))에 스타트 신호(EM1 VST)가 인가될 수 있다. 제1 발광 제어 구동 회로(EM1 ST(n/n+1), EM1 ST(n+2/n+3)) 각각은 상하로 인접한 수평 라인에 배치된 화소들에 공유되는 제1 발광 제어 신호를 공급한다. 예를 들어, 하나의 제1 발광 제어 구동 회로(EM1 ST(n/n+1)는 n번째 수평 라인에 배치된 화소들(Line(n) PXs)과 n+1번째 수평 라인에 배치된 화소들(Line(n+1) PXs)에 제1 발광 제어 신호를 공급할 수 있고, 다른 하나의 제1 발광 제어 구동 회로(EM1 ST(n+2/n+3)는 n+2번째 수평 라인에 배치된 화소들(Line(n+2) PXs)과 n+3번째 수평 라인에 배치된 화소들(Line(n+3) PXs)에 제1 발광 제어 신호를 공급할 수 있다. 즉, 제1 발광 제어 구동 회로(EM1 ST(n/n+1), EM1 ST(n+2/n+3)) 각각은 인접한 2개의 수평 라인에 배치된 화소들에 공유하는 제1 발광 제어 신호를 제공할 수 있도록 구성됨에 따라, 회로 스테이지들의 수평 방향의 폭이 수직 방향의 폭보다 작은 구조로 설계하여 구성할 수 있고, 이에 따라 표시패널의 베젤 영역을 감소시킬 수 있다.
제2 발광 제어 구동 회로(EM2 ST(n/n+1), EM2 ST(n+2/n+3))는 좌측 비표시 영역에 배치되고 종속적으로 연결된 구조를 가지며, 적어도 하나의 전단이나 후단의 출력 신호를 입력 신호로 받는다. 제2 발광 제어 구동 회로(EM2 ST(n/n+1), EM2 ST(n+2/n+3))는 클럭신호들(EM2 CLK1, EM2 CLK2)과 구동 전압(VGH, VGL)을 서로 공유할 수 있고, 전단의 제2 발광 제어 구동 회로(EM2 ST(n/n+1))에 스타트 신호(EM2 VST)가 인가될 수 있다. 제2 발광 제어 구동 회로(EM2 ST(n/n+1), EM2 ST(n+2/n+3)) 각각은 상하로 인접한 수평 라인에 배치된 화소들에 공유되는 제2 발광 제어 신호를 공급한다. 예를 들어, 하나의 제2 발광 제어 구동 회로(EM2 ST(n/n+1)는 n번째 수평 라인에 배치된 화소들(Line(n) PXs)과 n+1번째 수평 라인에 배치된 화소들(Line(n+1) PXs)에 제2 발광 제어 신호를 공급할 수 있고, 다른 하나의 제2 발광 제어 구동 회로(EM2 ST(n+2/n+3))는 n+2번째 수평 라인에 배치된 화소들(Line(n+2) PXs)과 n+3번째 수평 라인에 배치된 화소들(Line(n+3) PXs)에 제2 발광 제어 신호를 공급할 수 있다. 즉, 제2 발광 제어 구동 회로(EM2 ST(n/n+1), EM2 ST(n+2/n+3)) 각각은 인접한 2개의 수평 라인에 배치된 화소들에 공유하는 제1 발광 제어 신호를 제공할 수 있도록 구성됨에 따라, 회로 스테이지들의 수평 방향의 폭이 수직 방향의 폭보다 작은 구조로 설계하여 구성할 수 있고, 이에 따라 표시패널의 베젤 영역을 감소시킬 수 있다.
스캔 구동 회로(Scan ST(n), Scan ST(n+1), Scan ST(n+2), Scan ST(n+3))는 좌측 및 우측 영역에 나누어져 배치되고, 각 영역에서 종속적으로 연결된 구조를 가지며, 적어도 하나의 전단이나 후단의 출력 신호를 입력 신호로 받는다. 스캔 구동 회로(Scan ST(n), Scan ST(n+1), Scan ST(n+2), Scan ST(n+3))는 클럭신호들(Scan CLK1, Scan CLK2)과 구동 전압(VGH, VGL)을 서로 공유할 수 있고, 전단의 스캔 구동 회로(Scan ST(n))에 스타트 신호(Scan VST)가 인가될 수 있다. 스캔 구동 회로(Scan ST(n), Scan ST(n+1), Scan ST(n+2), Scan ST(n+3))는 각 수평 라인에 배치된 화소들에 순차적으로 스캔 신호를 공급한다. 스캔 구동 회로(Scan ST(n), Scan ST(n+1), Scan ST(n+2), Scan ST(n+3))는 좌측 및 우측 영역에 교번적으로 배치될 수 있다. 예를 들어, n번째 수평 라인에 배치된 화소들(Line(n) PXs)에 대응하는 스캔 구동 회로(Scan ST(n))는 좌측 영역에 배치되고, n+1번째 수평 라인에 배치된 화소들(Line(n) PXs)에 대응하는 스캔 구동 회로(Scan ST(n+1))는 우측 영역에 배치되고, n+2번째 수평 라인에 배치된 화소들(Line(n) PXs)에 대응하는 스캔 구동 회로(Scan ST(n+2))는 좌측 영역에 배치되고, n+3번째 수평 라인에 배치된 화소들(Line(n) PXs)에 대응하는 스캔 구동 회로(Scan ST(n+3))는 우측 영역에 배치될 수 있다. 즉, 스캔 구동 회로(Scan ST(n), Scan ST(n+1), Scan ST(n+2), Scan ST(n+3))는 좌측 영역과 우측 영역에 분산되어 배치되도록 구성됨에 따라, 회로 스테이지들의 수평 방향의 폭이 수직 방향의 폭보다 작은 구조로 설계하여 구성할 수 있고, 이에 따라 표시패널의 베젤 영역을 감소시킬 수 있다.
도 10은 본 명세서의 일 실시예에 따른 상하로 인접한 화소들 각각의 화소 회로에 입력되는 게이트 신호들 및 특정 노드들의 전압에 대한 파형도이다. 도 10에 도시된 파형도는 상하로 인접하는 화소들에 대한 것으로, n번째 수평 라인에 배치된 화소와 n+1번째 수평 라인에 배치된 화소에 대한 설명이다.
도 10을 참조하면, 본 명세서의 일 실시예에 따른 상하로 인접한 화소들 각각의 화소 회로는 제1 구간(①), 제2 구간(②', ②"), 제3 구간(③', ③"), 제4 구간(④) 및 제5 구간(⑤)으로 구분되어 구동된다. 예를 들어, n번째 수평 라인에 배치된 화소들 각각은 제1 내지 제5 구간(①, ②', ③', ④, ⑤)을 거쳐 데이터 전압(Vdata)이 기입되고, 화소 각각이 발광하고, n+1번째 수평 라인에 배치된 화소들 각각은 제1 내지 제5 구간(①, ②", ③", ④, ⑤)을 거쳐 데이터 전압(Vdata)이 기입되고, 화소 각각이 발광한다. n번째 화소와 n+1번째 화소 각각은 제1 구간(①), 제2 구간(②', ②"), 제3 구간(③', ③"), 제4 구간(④) 및 제5 구간(⑤) 중에서, 제1 구간(①), 제4 구간(④) 및 제5 구간(⑤)에서 동일하게 구동되고, 제2 구간(②', ②") 및 제3 구간(③', ③")에서 서로 상이하게 구동된다. 예를 들면, n번째 화소의 제2 구간(②') 및 제3 구간(③')에 대비하여, n+1번째 화소의 제2 구간(②") 및 제3 구간(③")이 역순으로 구동될 수 있다. 즉, n번째 화소는 먼저 제2 구간(②')으로 구동하고, 후속으로 제3 구간(③')으로 구동될 수 있고, n+1번째 화소는 먼저 제3 구간(③")으로 구동하고, 후속으로 제2 구간(②")으로 구동될 수 있다. n번째 화소의 제1 내지 제5 구간(①, ②', ③', ④, ⑤)과 n+1번째 화소의 제1 내지 제5 구간(①, ②", ③", ④, ⑤) 각각의 시간은 실시예에 따라 다양하게 변화할 수 있다.
상하로 인접한 n번째 화소와 n+1번째 화소들 각각의 화소 회로에 입력되는 게이트 신호들은 제1 게이트 제어 라인(GL1)을 통해 인가되는 제1 발광 제어 신호(EM1(n/n+1))와, 제2 게이트 제어 라인(GL2)을 통해 인가되는 제2 발광 제어 신호(EM2(n/n+1))와, 제3 게이트 제어 라인(GL3)을 통해 인가되는 스캔 신호(Scan(n)), Scan(n+1))를 포함한다.
제1 발광 제어 신호(EM1(n/n+1))는 n번째 화소와 n+1번째 화소들에 공유되어 인가되며, n번째 화소의 구동 구간을 기준으로, 제1 내지 제3 구간(①, ②', ③')에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제4 및 제5 구간(④, ⑤)에서 제1 전압과 다른 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다. 또한, 제1 발광 제어 신호(EM1(n/n+1))는 n+1번째 화소의 구동 구간을 기준으로, 제1, 제3 및 제2 구간(①, ③", ②")에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제4 및 제5 구간(④, ⑤)에서 제1 전압과 다른 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다.
제2 발광 제어 신호(EM2(n/n+1))는 n번째 화소와 n+1번째 화소들에 공유되어 인가되며, 제1 발광 제어 신호(EM1(n/n+1))과 동일한 주기를 가지고, 위상이 일부 중첩될 수 있으며, n번째 화소의 구동 구간을 기준으로, 제2 내지 제4 구간(②', ③', ④)에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제1 및 제5 구간(①, ⑤)에서 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다. 또한, 제2 발광 제어 신호(EM2(n/n+1))는 n+1번째 화소의 구동 구간을 기준으로, 제3, 제2 및 제4 구간(③", ②", ④)에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제1 및 제5 구간(①, ⑤)에서 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다.
스캔 신호(Scan(n), Scan(n+1))는 n번째 화소에 대응하는 제n 스캔 신호(Scan(n))와 n+1번째 화소에 대응하는 제n+1 스캔 신호(Scan(n+1))를 포함한다. 제n 스캔 신호(Scan(n))와 제n+1 스캔 신호(Scan(n+1))는 제1 발광 제어 신호(EM1(n/n+1))와 제2 발광 제어 신호(EM2(n/n+1))의 게이트 하이 전압(VGH)으로 중첩되는 구간에서 서로 중첩되지 않는다. 제n 스캔 신호(Scan(n))는 n번째 화소의 제1, 제3 내지 제5 구간(①, ③', ④, ⑤)에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제2 구간(②')에서 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다. 또한, 제n+1 스캔 신호(Scan(n+1))는 n+1번째 화소의 제1, 제3 내지 제5 구간(①, ③", ④, ⑤)에서 제1 전압 레벨의 게이트 하이 전압(VGH)을 가질 수 있고, 제2 구간(②")에서 제2 전압의 게이트 로우 전압(VGL)을 가질 수 있다.
이에, n번째 화소와 n+1번째 화소 각각의 제2 구간(②', ②") 및 제3 구간(③', ③")은 제1 발광 제어 신호(EM1(n/n+1))와 제2 발광 제어 신호(EM2(n/n+1))가 제1 전압 레벨의 게이트 하이 전압(VGH)으로 중첩되는 구간과 중첩된다. 또한, n번째 화소와 n+1번째 화소 각각의 제2 구간(②', ②")은 제1 발광 제어 신호(EM1(n/n+1))와 제2 발광 제어 신호(EM2(n/n+1))가 제1 전압 레벨의 게이트 하이 전압(VGH)으로 중첩되는 구간에서 각각의 스캔 신호(Scan(n), Scan(n+1))가 제2 전압의 게이트 로우 전압(VGL)을 가지는 구간이고, n번째 화소와 n+1번째 화소 각각의 제3 구간(③', ③")은 제1 발광 제어 신호(EM1(n/n+1))와 제2 발광 제어 신호(EM2(n/n+1))가 제1 전압 레벨의 게이트 하이 전압(VGH)으로 중첩되는 구간에서 각각의 제2 구간(②', ②")을 제외한 구간일 수 있다.
이하에서는 도 4 내지 도 8에 결부하여, n번째 화소와 n+1번째 화소들 각각의 구동 기간에서 화소 회로의 동작에 대해 설명한다. n번째 화소의 화소 회로의 동작은 앞서 도 3을 통해 설명된 것과 동일하므로 반복 설명은 생략하고, n+1번째 화소의 화소 회로의 동작에 대해서만 설명한다.
먼저, n+1번째 화소의 제1 구간(①)이 시작되는 순간 제1 발광 제어 신호(EM1(n/n+1))가 라이징되어 게이트 하이 전압(VGH)을 갖게 되고, 제2 발광 제어 신호(EM2(n/n+1))는 게이트 로우 전압(VGL)의 상태로 유지되고, 스캔 신호(Scan(n+1))는 게이트 하이 전압(VGH)의 상태로 유지된다. 도 4에 도시된 바와 같이, 제1 구간(①) 동안, 제1 발광 제어 신호(EM1(n/n+1))의 게이트 하이 전압(VGH)에 따라 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴온되는 반면 제3 트랜지스터(T3)가 턴오프되고, 제2 발광 제어 신호(EM2(n/n+1)의 게이트 로우 전압(VGL)에 따라 제2 트랜지스터(T2)가 턴온되며, 스캔 신호(Scan(n)+1)의 게이트 하이 전압(VGH)에 따라 제5 트랜지스터(T5)가 턴오프된다.
이에 따라, 제4 트랜지스터(T4)를 통해 초기화 전압(VINI)이 제4 노드(N4)에 공급되고, 제2 트랜지스터(T2)를 통해 제2 노드(N2)에 인가된 제1 구동 전압(VDD)이 제1 트랜지스터(T1)를 통해 제1 노드(N1)로 공급된다. 즉, 발광 소자(ED)의 애노드 전극에 연결된 제4 노드(N4)에 초기화 전압(VINI)이 공급됨에 따라, 발광 소자(ED)에 기입된 데이터 전압(Vdata)이 초기화되고, 구동 트랜지스터(DT)의 게이트 전극에 연결된 제1 노드(N1)에는 제1 구동 전압(VDD)이 공급된다.
n+1번째 화소는 n번째 화소와 다르게 제3 구간(③")이 선행되고, 후속으로 제2 구간(②")이 수행된다. n+1번째 화소의 제3 구간(③") 동안, 스캔 신호(Scan(n+1))는 게이트 하이 전압(VGH)의 상태로 유지되고, 제1 발광 제어 신호(EM1(n/n+1))는 게이트 하이 전압(VGH)의 상태로 유지되고, 제2 발광 제어 신호(EM2(n/n+1))는 게이트 하이 전압(VGH)으로 라이징되어 게이트 하이 전압(VGH)의 상태로 유지된다. 도 6에 도시된 바와 같이, 제3 구간(③") 동안, 제1 발광 제어 신호(EM1(n/n+1))의 게이트 하이 전압(VGH)에 따라 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴온되는 반면 제3 트랜지스터(T3)가 턴오프되고, 제2 발광 제어 신호(EM2(n/n+1)의 게이트 하이 전압(VGH)에 따라 제2 트랜지스터(T2)가 턴오프되며, 스캔 신호(Scan(n+1))의 게이트 하이 전압(VGH)에 따라 제5 트랜지스터(T5)가 턴오프된다.
이에 따라, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)가 턴오프됨에 따라, 제1 구간(①)에서 초기화된 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)의 전압은 그대로 유지된다.
n+1번째 화소의 제2 구간(②")이 시작되는 순간 스캔 신호(Scan(n+1))가 폴링되어 게이트 로우 전압(VGL)을 갖게 되고, 제1 발광 제어 신호(EM1(n/+1))는 게이트 하이 전압(VGH)의 상태로 유지되고, 제2 발광 제어 신호(EM2(n/n+1))는 게이트 하이 전압(VGH)의 상태로 유지된다. 이때, n+1번째 화소의 스캔 신호(Scan(n+1))가 폴링되는 시점은 n번째 화소의 스캔 신호(Scan(n))가 다시 라이징되는 시점 이후에 소정의 간격을 갖도록 하여, 스캔 신호들(Scan(n), (Scan(n+1))이 혼입되지 않도록 한다. 스캔 신호들(Scan(n), (Scan(n+1)) 간의 간격은 대략 1 수평 기간(1H) 이내일 수 있으나, 이에 한정되지는 않는다. 도 5에 도시된 바와 같이, 제2 구간(②") 동안, 제1 발광 제어 신호(EM1(n/n+1))의 게이트 하이 전압(VGH)에 따라 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴온되는 반면 제3 트랜지스터(T3)가 턴오프되고, 제2 발광 제어 신호(EM2(n/n+1)의 게이트 하이 전압(VGH)에 따라 제2 트랜지스터(T2)가 턴오프되며, 스캔 신호(Scan(n+1))의 게이트 로우 전압(VGL)에 따라 제5 트랜지스터(T5)가 턴온된다.
이에 따라, 제5 트랜지스터(T5)를 통해 데이터 전압(Vdata)이 제3 노드(N3)로 공급된다. 또한, 제2 트랜지스터(T2)가 턴오프되고, 제1 트랜지스터(T1)가 턴온됨에 따라, 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2)가 연결됨으로써, 다이오드 커넥션(diode-connection) 방식에 의해 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)이 구동 트랜지스터(DT)의 문턱전압(Vth)으로 샘플링된다. 그리고, 제4 트랜지스터(T4)가 턴온됨에 따라, 제4 노드(N4)에 초기화 전압(VINI)이 공급되고, 커패시터(C)에는 데이터 전압(Vdata)과 문턱전압(Vth)의 합과 초기화 전압(VINI)의 차전압(Vdata+Vth-VINI)이 저장된다. 이에, 제2 구간(②") 동안 제1 노드(N1)와 제2 노드(N2)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합 전압의 상태로 수렴하고, 제3 노드(N3)의 전압은 데이터 전압(Vdata)이며, 제4 노드(N4)의 전압은 초기화 전압(VINI)이다.
n+1번째 화소의 제4 구간(④)이 시작되는 순간 스캔 신호(Scan(n+1))가 라이징되어 게이트 하이 전압(VGH)을 갖게 되고, 제1 발광 제어 신호(EM1(n/n+1))가 폴링되어 게이트 로우 전압(VGL)을 갖게 되며, 제2 발광 제어 신호(EM2(n/n+1))는 게이트 하이 전압(VGH)의 상태로 유지된다. 도 7에 도시된 바와 같이, 제4 구간(④) 동안, 제3 트랜지스터(T3)만 턴온되고, 제1, 제2, 제4 및 제5 트랜지스터(T1, T2, T4, T5)는 턴오프된다. 이에 따라, 제3 트랜지스터(T3)가 턴온되어 제3 노드(N3)와 제4 노드(N4)가 연결되고, 제3 노드(N3)에 홀딩된 데이터 전압(Vdata)가 제4 노드(N4)에 공급된다.
제5 구간(⑤)이 시작되는 순간 제2 발광 제어 신호(EM1(n/n+1))가 폴링되어 게이트 로우 전압(VGL)을 갖게 되고, 제1 발광 제어 신호(EM1(n/n+1))는 게이트 로우 전압(VGL)의 상태로 유지되고, 스캔 신호(Scan(n+1))는 게이트 하이 전압(VGH)의 상태로 유지된다. 도 8에 도시된 바와 같이, 제5 구간(⑤) 동안, 제1, 제4 및 제5 트랜지스터(T1, T4, T5)는 턴오프되고, 제2 및 제3 트랜지스터(T2, T3)는 턴온된다. 또한, 제1 노드(N1)에 저장되어 있던 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합 전압에 의해 구동 트랜지스터(DT)도 턴온되어 제1 구동 전압(VDD) 라인으로부터 발광 소자(ED)까지 구동 전류가 흐를 수 있는 경로가 형성된다. 즉, 제5 구간(⑤) 동안 턴온된 구동 트랜지스터(DT), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 통해 발광 소자(ED)로 구동 전류가 흐른다. 또한, 제5 구간(⑤)에서 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)은 데이터 전압(Vdata)를 포함하는 전압으로 표현되고, 구동 트랜지스터(DT)의 문턱전압(Vth)이 보상되므로, 구동 트랜지스터(DT)의 데이터 전압(Vdata)의 크기에 의해 구동 전류의 크기도 조절되고, 구동 전류에 의해 발광 소자(ED)가 발광하여 휘도가 상승하게 된다.
따라서, 본 명세서의 일 실시예에 따른 표시장치는 화소 회로를 구성하는 트랜지스터가 요구하는 성능에 적합한 특성을 갖는 박막 트랜지스터들의 배치를 통해, 상하로 인접한 수평 라인에 배치된 화소들이 제1 및 제2 발광 제어 신호를 공유함으로써, 저소비전력 구동을 위한 저주파 구동이 가능하면서도 게이트 배선 및 게이트 구동 회로의 구성을 최소화할 수 있게 함으로써, 네로우 베젤의 구현 및 소비전력을 개선할 수 있다.
본 명세서의 실시예에 따른 화소 및 이를 포함하는 표시장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 화소는, 발광 소자 및 제1 내지 제3 게이트 제어 라인과 상기 발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 회로를 포함하며, 상기 화소 회로는, 상기 제1 내지 제3 노드에 연결된 구동 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제1 및 제2 노드에 연결된 제1 트랜지스터, 상기 제2 게이트 제어 라인과 상기 제2 노드에 연결되고 제1 구동 전압 라인에 연결된 제2 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제3 노드 및 상기 제4 노드에 연결된 제3 트랜지스터, 상기 제1 게이트 제어 라인과 상기 제4 노드에 연결되고 초기화 전압 라인에 연결된 제4 트랜지스터, 상기 제3 게이트 제어 라인과 상기 제3 노드에 연결되고 데이터 라인에 연결된 제5 트랜지스터, 및 상기 제1 노드와 상기 제4 노드 사이에 형성된 스토리지 커패시터를 포함할 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 제1 전도 타입을 갖고, 다른 일부는 상기 제1 전도 타입과 다른 제2 전도 타입을 가질 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 구동 트랜지스터, 상기 제1 및 제4 트랜지스터는 상기 제1 전도 타입을 가지며, 상기 제2, 제3 및 제5 트랜지스터는 상기 제2 전도 타입을 가질 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 산화물을 포함하는 산화물 반도체층을 포함하고, 다른 일부는 결정질 실리콘을 포함하는 실리콘 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 구동 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 제1 및 제4 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 제2, 제3 및 제5 트랜지스터는 상기 제2 전도 타입의 상기 실리콘 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 화소 회로는 제1 내지 제5 구간으로 구동되며, 상기 제1 게이트 제어 라인의 신호는 상기 제1 내지 제3 구간에서 제1 전압 레벨을 갖고, 상기 제4 및 제5 구간에서 제1 전압 레벨과 다른 제2 전압 레벨을 가지며, 상기 제2 게이트 제어 라인의 신호는 상기 제2 내지 제4 구간에서 상기 제1 전압 레벨을 갖고, 상기 제1 및 제5 구간에서 상기 제2 전압 레벨을 가지며, 상기 제3 게이트 제어 라인의 신호는 상기 제1 및 제3 내지 제5 구간에서 상기 제1 전압 레벨을 갖고, 상기 제2 구간에서 상기 제2 전압 레벨을 가질 수 있다.
본 명세서의 실시예에 따른 화소에 따르면, 상기 제1 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제1 내지 제3 구간에서만 턴온되고, 상기 제2 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제1 및 제5 구간에서만 턴온되고, 상기 제3 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제4 및 제5 구간에서만 턴온되고, 상기 제4 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제1 내지 제3 구간에서만 턴온되고, 상기 제5 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제2 구간에서만 턴온될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 제1 방향과 상기 제1 방향을 가로지르는 제2 방향을 따라 배치된 복수의 화소들을 갖는 표시 영역 및 상기 표시 영역 주변에 배치된 비표시 영역을 포함하는 기판, 및 상기 비표시 영역에 배치되고 상기 복수의 화소 각각에 스캔 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 공급하는 게이트 구동부를 포함하고, 상기 복수의 화소들 중 상기 제2 방향을 따라 인접한 2개의 화소들은 상기 제1 및 제2 발광 제어 신호들 중 하나 이상을 공유할 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 복수의 화소들 각각은, 발광소자, 구동 트랜지스터, 제1 내지 제5 트랜지스터, 및 스토리지 커패시터를 포함하는 화소 회로를 포함하고, 상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 제1 전도 타입을 갖고, 다른 일부는 상기 제1 전도 타입과 다른 제2 전도 타입을 가질 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 산화물을 포함하는 산화물 반도체층을 포함하고, 다른 일부는 결정질 실리콘을 포함하는 실리콘 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 상기 구동 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층을 포함하고, 상기 제1 및 제4 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층 또는 상기 실리콘 반도체층을 포함하고, 상기 제2, 제3 및 제5 트랜지스터는 상기 제2 전도 타입의 상기 실리콘 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 게이트 구동부는 상기 복수의 화소들 각각에 제1 전압 레벨과 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지는 상기 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호를 공급하고, 상기 제2 방향을 따라 인접한 상기 2개의 화소들에 공유되는 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호를 공급하며, 상기 2개의 화소들 각각에 서로 상이한 상기 스캔 신호를 공급할 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 상기 제1 전압 레벨을 가지는 구간이 일부 중첩되고, 상기 2개의 화소들 각각에 공급되는 상기 스캔 신호들은 상기 제2 전압 레벨을 가지는 구간이 중첩되지 않을 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 복수의 화소들 각각의 상기 화소 회로는 제1 내지 제5 구간으로 구동되며, 상기 2개의 화소들 각각의 상기 화소 회로는 상기 제1 내지 제5 구간 중 상기 제1, 제4 및 제5 구간에서 동일하게 구동되고, 상기 제2 및 제3 구간에서 서로 상이하게 구동될 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 2개의 화소들 각각의 상기 제2 및 제3 구간은 상기 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨을 가지는 구간과 중첩되고, 상기 2개의 화소들 각각의 상기 제2 구간은 상기 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨을 가지는 구간에서 상기 각각의 스캔 신호가 상기 제2 전압 레벨을 가지는 구간이고, 상기 2개의 화소들 각각의 상기 제3 구간은 상기 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨을 가지는 구간에서 상기 제2 구간을 제외한 나머지 구간일 수 있다.
본 명세서의 실시예에 따른 표시장치는, 상하로 인접한 제n 화소(n은 1 이상의 홀수) 및 제n+1 화소들을 포함하는 표시 영역 및 상기 표시 영역을 사이에 두고 나란한 제1 및 제2 비표시 영역을 포함하는 기판, 상기 제1 비표시 영역에서 상기 제n 화소와 상기 제n+1 화소에 제1 발광 제어 신호를 공급하는 제1 게이트 구동부, 및 상기 제2 비표시 영역에서 상기 제n 화소와 상기 제n+1 화소에 제2 발광 제어 신호를 공급하는 제2 게이트 구동부를 포함하고, 상기 제n 화소와 상기 제n+1 화소 각각은 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호에 기초하여 발광할 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 제1 게이트 구동부는 상기 제n 화소와 상기 제n+1 화소에 공유되는 상기 제1 발광 제어 신호를 공급하는 제1 발광 제어 구동 회로와, 상기 제n 화소에 제n 스캔 신호를 공급하는 제n 스캔 구동 회로를 포함하고, 상기 제2 게이트 구동부는 상기 제n 화소와 상기 제n+1 화소에 공유되는 상기 제2 발광 제어 신호를 공급하는 제2 발광 제어 구동 회로와, 상기 제n+1 화소에 제n+1 스캔 신호를 공급하는 제n+1 스캔 구동 회로를 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치에 따르면, 상기 제1 발광 제어 신호, 상기 제2 발광 제어 신호, 상기 제n 스캔 신호 및 상기 n+1 스캔 신호는 제1 전압 레벨과 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지고, 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 상기 제1 전압 레벨을 가지는 구간이 일부 중첩되고, 상기 제n 스캔 신호와 상기 제n+1 스캔 신호는 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨로 중첩되는 구간에서 서로 중첩되지 않는 상기 제2 전압 레벨을 가질 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치 110: 표시 패널
120: 데이터 구동 회로 130: 컨트롤러
GD: 게이트 구동 회로 ED: 발광 소자
DT: 구동 트랜지스터 T1: 제1 트랜지스터
T2: 제2 트랜지스터 T3: 제3 트랜지스터
T4: 제4 트랜지스터 T5: 제5 트랜지스터
C: 커패시터

Claims (20)

  1. 발광 소자; 및
    제1 내지 제3 게이트 제어 라인과 상기 발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 회로를 포함하며,
    상기 화소 회로는,
    상기 제1 내지 제3 노드에 연결된 구동 트랜지스터;
    상기 제1 게이트 제어 라인과 상기 제1 및 제2 노드에 연결된 제1 트랜지스터;
    상기 제2 게이트 제어 라인과 상기 제2 노드에 연결되고 제1 구동 전압 라인에 연결된 제2 트랜지스터;
    상기 제1 게이트 제어 라인과 상기 제3 노드 및 상기 제4 노드에 연결된 제3 트랜지스터;
    상기 제1 게이트 제어 라인과 상기 제4 노드에 연결되고 초기화 전압 라인에 연결된 제4 트랜지스터;
    상기 제3 게이트 제어 라인과 상기 제3 노드에 연결되고 데이터 라인에 연결된 제5 트랜지스터; 및
    상기 제1 노드와 상기 제4 노드 사이에 형성된 스토리지 커패시터를 포함하는, 화소.
  2. 제1항에 있어서,
    상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 제1 전도 타입을 갖고, 다른 일부는 상기 제1 전도 타입과 다른 제2 전도 타입을 갖는, 화소.
  3. 제2항에 있어서,
    상기 구동 트랜지스터, 상기 제1 및 제4 트랜지스터는 상기 제1 전도 타입을 가지며,
    상기 제2, 제3 및 제5 트랜지스터는 상기 제2 전도 타입을 갖는, 화소.
  4. 제2항에 있어서,
    상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 산화물을 포함하는 산화물 반도체층을 포함하고, 다른 일부는 결정질 실리콘을 포함하는 실리콘 반도체층을 포함하는, 화소.
  5. 제4항에 있어서,
    상기 구동 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층을 포함하는, 화소.
  6. 제5항에 있어서,
    상기 제1 및 제4 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층을 포함하는, 화소.
  7. 제4항에 있어서,
    상기 제2, 제3 및 제5 트랜지스터는 상기 제2 전도 타입의 상기 실리콘 반도체층을 포함하는, 화소.
  8. 제1항에 있어서,
    상기 화소 회로는 제1 내지 제5 구간으로 구동되며,
    상기 제1 게이트 제어 라인의 신호는 상기 제1 내지 제3 구간에서 제1 전압 레벨을 갖고, 상기 제4 및 제5 구간에서 제1 전압 레벨과 다른 제2 전압 레벨을 가지며,
    상기 제2 게이트 제어 라인의 신호는 상기 제2 내지 제4 구간에서 상기 제1 전압 레벨을 갖고, 상기 제1 및 제5 구간에서 상기 제2 전압 레벨을 가지며,
    상기 제3 게이트 제어 라인의 신호는 상기 제1 및 제3 내지 제5 구간에서 상기 제1 전압 레벨을 갖고, 상기 제2 구간에서 상기 제2 전압 레벨을 가지는, 화소.
  9. 제8항에 있어서,
    상기 제1 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제1 내지 제3 구간에서만 턴온되고,
    상기 제2 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제1 및 제5 구간에서만 턴온되고,
    상기 제3 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제4 및 제5 구간에서만 턴온되고,
    상기 제4 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제1 내지 제3 구간에서만 턴온되고,
    상기 제5 트랜지스터는 상기 제1 내지 제5 구간 중 상기 제2 구간에서만 턴온되는, 화소.
  10. 제1 방향과 상기 제1 방향을 가로지르는 제2 방향을 따라 배치된 복수의 화소들을 갖는 표시 영역 및 상기 표시 영역 주변에 배치된 비표시 영역을 포함하는 기판; 및
    상기 비표시 영역에 배치되고 상기 복수의 화소 각각에 스캔 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 공급하는 게이트 구동부를 포함하고,
    상기 복수의 화소들 중 상기 제2 방향을 따라 인접한 2개의 화소들은 상기 제1 및 제2 발광 제어 신호들 중 하나 이상을 공유하는, 표시장치.
  11. 제10항에 있어서,
    상기 복수의 화소들 각각은,
    발광소자, 구동 트랜지스터, 제1 내지 제5 트랜지스터, 및 스토리지 커패시터를 포함하는 화소 회로를 포함하고,
    상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 제1 전도 타입을 갖고, 다른 일부는 상기 제1 전도 타입과 다른 제2 전도 타입을 갖는, 표시장치.
  12. 제11항에 있어서,
    상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 일부는 산화물을 포함하는 산화물 반도체층을 포함하고, 다른 일부는 결정질 실리콘을 포함하는 실리콘 반도체층을 포함하는, 표시장치.
  13. 제12항에 있어서,
    상기 구동 트랜지스터 및 상기 제1 내지 제5 트랜지스터들 중 상기 구동 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층을 포함하고,
    상기 제1 및 제4 트랜지스터는 상기 제1 전도 타입의 상기 산화물 반도체층 또는 상기 실리콘 반도체층을 포함하고,
    상기 제2, 제3 및 제5 트랜지스터는 상기 제2 전도 타입의 상기 실리콘 반도체층을 포함하는, 표시장치.
  14. 제10항에 있어서,
    상기 게이트 구동부는 상기 복수의 화소들 각각에 제1 전압 레벨과 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지는 상기 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호를 공급하고,
    상기 제2 방향을 따라 인접한 상기 2개의 화소들에 공유되는 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호를 공급하며,
    상기 2개의 화소들 각각에 서로 상이한 상기 스캔 신호를 공급하는, 표시장치.
  15. 제14항에 있어서,
    상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 상기 제1 전압 레벨을 가지는 구간이 일부 중첩되고,
    상기 2개의 화소들 각각에 공급되는 상기 스캔 신호들은 상기 제2 전압 레벨을 가지는 구간이 중첩되지 않는, 표시장치.
  16. 제15항에 있어서,
    상기 복수의 화소들 각각의 상기 화소 회로는 제1 내지 제5 구간으로 구동되며,
    상기 2개의 화소들 각각의 상기 화소 회로는 상기 제1 내지 제5 구간 중 상기 제1, 제4 및 제5 구간에서 동일하게 구동되고, 상기 제2 및 제3 구간에서 서로 상이하게 구동되는, 표시장치.
  17. 제16항에 있어서,
    상기 2개의 화소들 각각의 상기 제2 및 제3 구간은 상기 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨을 가지는 구간과 중첩되고,
    상기 2개의 화소들 각각의 상기 제2 구간은 상기 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨을 가지는 구간에서 각각의 스캔 신호가 상기 제2 전압 레벨을 가지는 구간이고,
    상기 2개의 화소들 각각의 상기 제3 구간은 상기 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨을 가지는 구간에서 상기 제2 구간을 제외한 나머지 구간인, 표시장치.
  18. 상하로 인접한 제n 화소(n은 1 이상의 홀수) 및 제n+1 화소들을 포함하는 표시 영역 및 상기 표시 영역을 사이에 두고 나란한 제1 및 제2 비표시 영역을 포함하는 기판;
    상기 제1 비표시 영역에서 상기 제n 화소와 상기 제n+1 화소에 제1 발광 제어 신호를 공급하는 제1 게이트 구동부; 및
    상기 제2 비표시 영역에서 상기 제n 화소와 상기 제n+1 화소에 제2 발광 제어 신호를 공급하는 제2 게이트 구동부를 포함하고,
    상기 제n 화소와 상기 제n+1 화소 각각은 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호에 기초하여 발광하는, 표시장치.
  19. 제18항에 있어서,
    상기 제1 게이트 구동부는 상기 제n 화소와 상기 제n+1 화소에 공유되는 상기 제1 발광 제어 신호를 공급하는 제1 발광 제어 구동 회로와, 상기 제n 화소에 제n 스캔 신호를 공급하는 제n 스캔 구동 회로를 포함하고,
    상기 제2 게이트 구동부는 상기 제n 화소와 상기 제n+1 화소에 공유되는 상기 제2 발광 제어 신호를 공급하는 제2 발광 제어 구동 회로와, 상기 제n+1 화소에 제n+1 스캔 신호를 공급하는 제n+1 스캔 구동 회로를 포함하는, 표시장치.
  20. 제19항에 있어서,
    상기 제1 발광 제어 신호, 상기 제2 발광 제어 신호, 상기 제n 스캔 신호 및 상기 n+1 스캔 신호는 제1 전압 레벨과 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지고,
    상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 상기 제1 전압 레벨을 가지는 구간이 일부 중첩되고,
    상기 제n 스캔 신호와 상기 제n+1 스캔 신호는 제1 및 제2 발광 제어 신호가 상기 제1 전압 레벨로 중첩되는 구간에서 서로 중첩되지 않는 상기 제2 전압 레벨을 가지는, 표시장치.
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