JP6528267B2 - 画素回路及びその駆動方法 - Google Patents

Description

本発明は、アクティブマトリクス型有機ＥＬディスプレイ（以下「ＡＭＯＬＥＤ：Active Matrix Organic Light Emitting Display」という。）などに用いられる画素回路及びその駆動方法に関する。有機発光ダイオードは、有機ＥＬ素子とも呼ばれるが、以下「ＯＬＥＤ（Organic Light Emitting Diode）」という。

ＡＭＯＬＥＤの標準的な画素回路は無いため、ＡＭＯＬＥＤを製造する各社はそれぞれ独自の画素回路を用いている。一般的な画素回路は、ＯＬＥＤ、ＯＬＥＤ駆動用の駆動トランジスタ、スイッチ用の複数のトランジスタ、コンデンサなどを備えている。

この種の画素回路において、ＯＬＥＤに電流を供給する駆動トランジスタの閾値電圧のバラツキや変動を補償するため、その閾値電圧を検出する技術が知られている（例えば特許文献１、２参照）。その閾値電圧検出技術は、次の二通りが主流となっている。(1)ゲート端子とドレイン端子を接続し、例えばソース端子の電位を固定し、ソース−ドレイン間に電流を流すことによってゲート端子の電位を変化させ、ゲート・ソース間電圧を閾値電圧まで自動的に近づける方法（ダイオード接続型）。(2)ゲート端子の電位を固定し、ドレイン−ソース間に電流を流すことによってソース端子の電位を変化させ、ゲート・ソース間電圧を閾値電圧まで自動的に近づける方法（ソースフォロア型）。このソースフォロア型によれば、ゲート・ソース間電圧が０Ｖでも電流が流れるディプレッション型のトランジスタに対しても、閾値電圧を検出できる利点がある。

特開２０１４−０２９５３３号公報 特開２０１３−２１０４０７号公報 特開２０１２−１２８３８６号公報

しかしながら、閾値電圧検出機能を有する既存の画素回路には、次のような問題があった。

（１）駆動トランジスタのヒステリシス特性により、しばらく黒表示をした後に白表示をしてもすぐに白くならず、数フレームかけてようやく全白になる。これは一般にイメージリテンションと呼ばれる（例えば特許文献３参照）。換言すると、駆動トランジスタに長時間電流を流さないと、駆動トランジスタのヒステリシス特性が初期化され、閾値電圧が電流を増やす方向にシフトしてしまう。この状態で閾値電圧を補償した白表示用のゲート・ソース間電圧を駆動トランジスタに印加しても、ヒステリシス特性によって瞬時に電流が減ってしまうので、本来の白表示の明るさにならないのである。

（２）非発光期間の漏れ発光によって、コントラストの低下が起こる。その原因は、次のように非発光期間にＯＬＥＤに電流が流れて、無効な漏れ発光が発生するためである。(a)閾値電圧検出期間中、駆動トランジスタを流れる電流がＯＬＥＤを通して流れる。(b)コンデンサのリセット期間中、コンデンサの充電電流がＯＬＥＤを通して流れる。

次に、関連技術について説明する。なお、図２４Ａ乃至図２７Ｂにおける図中の符号は、公報からそのまま採用したため、他の図面の符号とは無関係である。

＜関連技術１＞。
図２４Ａ及び図２４Ｂに示す関連技術１は、特許文献１の図１及び図２に記載されている。

関連技術１の画素回路２００は、ＯＬＥＤ１０、駆動トランジスタ１４、スイッチ用トランジスタ１６，１８、コンデンサ１２などを備え、次の特徴及び課題を有する。ソースフォロア型の構成であり、ＯＬＥＤ１０のアノードにスイッチ用トランジスタ１８を接続している。この画素回路２００では、電流が流れなくなる閾値電圧を検出するのではなく、バイアス線ＩＢＩＡＳを介して規定のバイアス電流を駆動トランジスタ１４に流し、ソース端子Ｂ１１の電位を調整する。プログラミングサイクル時Ｘ１１，Ｘ１２に電源電圧ＶＤＤを下げないと、ソース端子Ｂ１１の電位がＯＬＥＤ１０に印加されるため漏れ発光が生じるとともに、駆動トランジスタ１４に流れる電流を規定のバイアス電流にできない。

＜関連技術２＞。
図２５Ａ及び図２５Ｂに示す関連技術２は、特許文献１の図２６及び図２７に記載されている。

関連技術２の画素回路４２０は、ＯＬＥＤ４２２、駆動トランジスタ４２６、スイッチ用トランジスタ４２８，４３０，４３２，４３４，４３６、コンデンサ４２４などを備え、次の特徴及び課題を有する。ソースフォロア型の構成であり、駆動トランジスタ４２６のソース端子にスイッチ用トランジスタ４３６を接続している。ＯＬＥＤ４２２のアノードにはスイッチ用トランジスタは接続されていない。この画素回路４２０では、閾値電圧を検出するのではなく、規定のバイアス電流を、バイアス線Ｉｂｉａｓを通して駆動トランジスタ４２６に流すことによりソース端子の電位を調整する。非発光期間Ｘ７１に、規定のバイアス電流がＯＬＥＤ４２２に流れて漏れ発光が生じる。

＜関連技術３＞。
図２６Ａ及び図２６Ｂに示す関連技術３は、特許文献１の図１６及び図２５に記載されている。

関連技術３の画素回路２１０は、ＯＬＥＤ９０、駆動トランジスタ９６、スイッチ用トランジスタ９８，１００，１０２，１０４、コンデンサ９２，９４などを備え、次の特徴及び課題を有する。ダイオード接続型の構成であり、ＯＬＥＤ９０のアノード端子にスイッチ用トランジスタ９６を接続している。この画素回路２１０では、閾値電圧を検出するのではなく、規定のバイアス電流をバイアス線ＩＢＩＡＳを通して駆動トランジスタ９６に流すことによりゲート・ドレイン間電圧を調整する。プログラミングサイクル時Ｘ６１に電源電圧ＶＤＤを下げないと、ノードＣ３２の電圧がＯＬＥＤ９０に印加されるため漏れ発光が生じるとともに、駆動トランジスタ９６に規定のバイアス電流を流すことができない。

＜関連技術４＞。
図２７Ａ及び図２７Ｂに示す関連技術４は、特許文献２の図２及び図４に記載されている。

関連技術４の画素回路２Ａは、ＯＬＥＤ３、駆動トランジスタＴ２、スイッチ用トランジスタＴ１，Ｔ３，Ｔ４，Ｔ５，Ｔ６、コンデンサＣ１などを備え、次の特徴及び課題を有する。ダイオード接続型の構成であり、ＯＬＥＤ３のアノード端子にスイッチ用トランジスタＴ６を接続している。スイッチ用トランジスタＴ６は、アノード端子電位の固定のみに使用し、駆動トランジスタＴ２の端子リセットやイメージリテンション防止には使っていない。すなわち、スイッチ用トランジスタＴ６とスイッチ用トランジスタＴ４との同時導通が無い。

そこで、本発明の目的は、第一にイメージリテンションを防止すること、第二に非発光期間の漏れ発光によるコントラスト低下を防止すること、などを実現する画素回路等を提供することにある。

本発明に係る画素回路は、
発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、この電圧を前記駆動トランジスタに印加するスイッチ部と、
を備えた画素回路であって、
前記スイッチ部は、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる前に、一定電圧を前記駆動トランジスタに印加する機能を有し、
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子及び前記ソース端子に対して直列に接続された前記発光素子へ供給し、
前記スイッチ部は、
データ供給線から前記データ電圧を入力するデータ電圧用トランジスタ、基準電圧線から基準電圧を入力する基準電圧用トランジスタ、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加するゲート電圧用トランジスタ、及び、電源電圧線から前記ドレイン端子及び前記ソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタを有し、
前記データ電圧用トランジスタ、前記基準電圧用トランジスタ、前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記ゲート端子と前記ソース端子との間に前記一定電圧を印加し、
前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオンかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオフにすることにより、前記コンデンサ部に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、
前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオフかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加する、
ことを特徴とする。

本発明に係る画素回路の駆動方法は、
本発明に係る画素回路を駆動する方法であって、
前記スイッチ部が、前記コンデンサ部に保持された電圧を初期化するとともに、前記駆動トランジスタに一定電圧を印加して当該駆動トランジスタを一時的にオンにする第１期間と、
前記スイッチ部が前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を前記コンデンサ部に保持させる第２期間と、
前記スイッチ部が前記コンデンサ部に保持された電圧を前記駆動トランジスタに印加することにより、前記駆動トランジスタが前記スイッチ部によって印加された電圧に応じた電流を前記発光素子へ供給する第３期間と、
を含むことを特徴とする。

本発明によれば、閾値電圧及びデータ電圧を含む電圧をコンデンサ部に保持させる前に、一定電圧を駆動トランジスタに印加することにより、イメージリテンションを防止できる。

図１Ａは実施形態１の画素回路の構成を示す回路図である。図１Ｂは実施形態１の画素回路の動作を示すタイミング図である。 実施形態１の画素回路を備えた表示装置を示す平面図である。 図２の一部を拡大して示す断面図である。 図４Ａは、実施形態１の画素回路の動作（駆動方法）を示し、第１期間における回路図である。図４Ｂは、実施形態１の画素回路の動作（駆動方法）を示し、第１期間におけるタイミング図である。 図５Ａは、実施形態１の画素回路の動作（駆動方法）を示し、第２期間における回路図である。図５Ｂは、実施形態１の画素回路の動作（駆動方法）を示し、第２期間におけるタイミング図である。 図６Ａは、実施形態１の画素回路の動作（駆動方法）を示し、第３期間における回路図である。図６Ｂは、実施形態１の画素回路の動作（駆動方法）を示し、第３期間におけるタイミング図である。 図７Ａは実施形態２の画素回路の構成を示す回路図である。図７Ｂは実施形態２の画素回路の動作を示すタイミング図である。 図８Ａは、実施形態２の画素回路の動作（駆動方法）を示し、第１期間における回路図である。図８Ｂは、実施形態２の画素回路の動作（駆動方法）を示し、第１期間におけるタイミング図である。 図９Ａは、実施形態２の画素回路の動作（駆動方法）を示し、第２期間における回路図である。図９Ｂは、実施形態２の画素回路の動作（駆動方法）を示し、第２期間におけるタイミング図である。 図１０Ａは、実施形態２の画素回路の動作（駆動方法）を示し、第３期間における回路図である。図１０Ｂは、実施形態２の画素回路の動作（駆動方法）を示し、第３期間におけるタイミング図である。 図１１Ａは実施形態３の画素回路の構成を示す回路図である。図１１Ｂは実施形態３の画素回路の動作を示すタイミング図である。 図１２Ａは、実施形態３の画素回路の動作（駆動方法）を示し、第１期間における回路図である。図１２Ｂは、実施形態３の画素回路の動作（駆動方法）を示し、第１期間におけるタイミング図である。 図１３Ａは、実施形態３の画素回路の動作（駆動方法）を示し、第２期間における回路図である。図１３Ｂは、実施形態３の画素回路の動作（駆動方法）を示し、第２期間におけるタイミング図である。 図１４Ａは、実施形態３の画素回路の動作（駆動方法）を示し、第３期間における回路図である。図１４Ｂは、実施形態３の画素回路の動作（駆動方法）を示し、第３期間におけるタイミング図である。 図１５Ａは実施形態４の画素回路の構成を示す回路図である。図１５Ｂは実施形態４の画素回路の動作を示すタイミング図である。 図１６Ａは、実施形態４の画素回路の動作（駆動方法）を示し、第１期間における回路図である。図１６Ｂは、実施形態４の画素回路の動作（駆動方法）を示し、第１期間におけるタイミング図である。 図１７Ａは、実施形態４の画素回路の動作（駆動方法）を示し、第２期間における回路図である。図１７Ｂは、実施形態４の画素回路の動作（駆動方法）を示し、第２期間におけるタイミング図である。 図１８Ａは、実施形態４の画素回路の動作（駆動方法）を示し、第３期間における回路図である。図１８Ｂは、実施形態４の画素回路の動作（駆動方法）を示し、第３期間におけるタイミング図である。 図１９Ａは実施形態５の画素回路の構成を示す回路図である。図１９Ｂは実施形態５の画素回路の動作を示すタイミング図である。 図２０Ａは、実施形態５の画素回路の動作（駆動方法）を示し、第１期間における回路図である。図２０Ｂは、実施形態５の画素回路の動作（駆動方法）を示し、第１期間におけるタイミング図である。 図２１Ａは、実施形態５の画素回路の動作（駆動方法）を示し、第２期間における回路図である。図２１Ｂは、実施形態５の画素回路の動作（駆動方法）を示し、第２期間におけるタイミング図である。 図２２Ａは、実施形態５の画素回路の動作（駆動方法）を示し、第３期間における回路図である。図２２Ｂは、実施形態５の画素回路の動作（駆動方法）を示し、第３期間におけるタイミング図である。 図２３Ａは実施形態６の画素回路の構成を示す回路図である。図２３Ｂは実施形態６の画素回路の動作を示すタイミング図である。 図２４Ａは関連技術１の画素回路の構成を示す回路図である。図２４Ｂは関連技術１の画素回路の動作を示すタイミング図である。 図２５Ａは関連技術２の画素回路の構成を示す回路図である。図２５Ｂは関連技術２の画素回路の動作を示すタイミング図である。 図２６Ａは関連技術３の画素回路の構成を示す回路図である。図２６Ｂは関連技術３の画素回路の動作を示すタイミング図である。 図２７Ａは関連技術４の画素回路の構成を示す回路図である。図２７Ｂは関連技術４の画素回路の動作を示すタイミング図である。

以下、添付図面を参照しながら、本発明を実施するための形態（以下「実施形態」という。）について説明する。なお、本明細書及び図面において、特にことわりのない限り、実質的に同一の構成要素については同一の符号を用いる。図面に描かれた形状は、当業者が理解しやすいように描かれているため、実際の寸法及び比率とは必ずしも一致していない。本明細書及び特許請求の範囲における「備える」とは、明示した要素以外の要素を備える場合も含まれる。「有する」や「含む」なども同様である。本明細書及び特許請求の範囲における「接続する」とは、二つの要素を直接接続する場合以外にも、他の要素を介在させて二つの要素を接続する場合も含まれる。「結ぶ」なども同様である。トランジスタの「オン」及び「オフ」とは、それぞれ「導通」及び「非導通」と言い換えることができる。

＜実施形態１＞
図１Ａは実施形態１の画素回路の構成を示す回路図であり、図１Ｂは実施形態１の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。

本実施形態１の画素回路１０は、発光素子１１と、印加された電圧に応じた電流を発光素子１１へ供給する駆動トランジスタ（Ｍ１１）と、駆動トランジスタ（Ｍ１１）の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持するコンデンサ部（１２）と、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部（１２）に保持させ、この電圧を駆動トランジスタ（Ｍ１１）に印加するスイッチ部１３と、を備えている。そして、スイッチ部１３は、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部（１２）に保持させる前に、一定電圧を駆動トランジスタ（Ｍ１１）に印加する機能を有する。

画素回路１０によれば、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部（１２）に保持させる前に、一定電圧を駆動トランジスタ（Ｍ１１）に印加する。このことにより、発光素子１１へ電流を供給する前に確実に駆動トランジスタ（Ｍ１１）に電流を流すことができるので、駆動トランジスタ（Ｍ１１）のヒステリシス特性の初期化を防ぐことができ、イメージリテンションを防止できる。

より詳しく説明すると、駆動トランジスタ（Ｍ１１）は、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、ドレイン端子及びソース端子に対して直列に接続された発光素子１１へ供給する。スイッチ部１３は、データ供給線（Ｄ１）からデータ電圧Ｖｄａｔａを入力するデータ電圧用トランジスタ（Ｍ１２）、基準電圧線（Ｐ３）から基準電圧Ｖｒｅｆを入力する基準電圧用トランジスタ（Ｍ１３）、コンデンサ部（１２）に保持された電圧を駆動トランジスタ（Ｍ１１）のゲート端子とソース端子との間に印加するゲート電圧用トランジスタ（Ｍ１４）、及び、電源電圧線（Ｐ１）から駆動トランジスタ（Ｍ１１）のドレイン端子及びソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタ（Ｍ１５）を有する。

そして、スイッチ部１３は、データ電圧用トランジスタ（Ｍ１２）、基準電圧用トランジスタ（Ｍ１３）、ゲート電圧用トランジスタ（Ｍ１４）及び電源スイッチ用トランジスタ（Ｍ１５）をオンにすることにより、駆動トランジスタ（Ｍ１１）のゲート端子とソース端子との間に一定電圧を印加し（第１期間Ｔ１）、データ電圧用トランジスタ（Ｍ１２）及び基準電圧用トランジスタ（Ｍ１３）をオンかつゲート電圧用トランジスタ（Ｍ１４）及び電源スイッチ用トランジスタ（Ｍ１５）をオフにすることにより、コンデンサ部（１２）に閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持させ（第２期間Ｔ２）、データ電圧用トランジスタ（Ｍ１２）及び基準電圧用トランジスタ（Ｍ１３）をオフかつゲート電圧用トランジスタ（Ｍ１４）及び電源スイッチ用トランジスタ（Ｍ１５）をオンにすることにより、コンデンサ部（１２）に保持された電圧を駆動トランジスタ（Ｍ１１）のゲート端子とソース端子との間に印加する（第３期間Ｔ３）。第１期間Ｔ１及び第２期間Ｔ２は非発光期間Ｔ４に含まれる。

更に詳しく説明すると、画素回路１０は、データ線Ｄ１、第１及び第２制御線Ｓ１，Ｓ２並びに第１乃至第３電源線Ｐ１〜Ｐ３に電気的に接続され、第１乃至第５トランジスタＭ１１〜Ｍ１５、コンデンサ１２及び発光素子１１を備えている。

発光素子１１は、第１端子と、第２電源線Ｐ２に電気的に接続された第２端子とを有する。第１トランジスタＭ１１は、第１端子と、発光素子１１の第１端子に電気的に接続された第２端子と、制御端子とを有する。第２トランジスタＭ１２は、データ線Ｄ１に電気的に接続された第１端子と、第１トランジスタＭ１１の制御端子に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第３トランジスタＭ１３は、第３電源線Ｐ３に電気的に接続された第１端子と、第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第４トランジスタＭ１４は、第３トランジスタＭ１３の第２端子に電気的に接続された第１端子と、第１トランジスタＭ１１の制御端子に電気的に接続された第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。第５トランジスタＭ１５は、第１電源線Ｐ１に電気的に接続された第１端子と、第１トランジスタＭ１１の第１端子に電気的に接続された第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。コンデンサ１２は、第３トランジスタＭ１３の第２端子に電気的に接続された第１端子と、第１トランジスタＭ１１の第１端子に電気的に接続された第２端子とを有する。

ここで、第１トランジスタＭ１１は前述の「駆動トランジスタ」、第２乃至第５トランジスタＭ１２〜Ｍ１５はスイッチ部１３、コンデンサ１２は前述の「コンデンサ部」にそれぞれ相当する。また、データ線Ｄ１は前述の「データ供給線」、第１電源線Ｐ１は前述の「電源電圧線」、第３電源線Ｐ３は前述の「基準電圧線」にそれぞれ相当する。第１トランジスタＭ１１の第１端子、第２端子及び制御端子は、前述の「駆動トランジスタのソース端子、ドレイン端子及びゲート端子」に相当する。第２トランジスタＭ１２は前述の「データ電圧用トランジスタ」、第３トランジスタＭ１３は前述の「基準電圧用トランジスタ」、第４トランジスタＭ１４は前述の「ゲート電圧用トランジスタ」、第５トランジスタＭ１５は前述の「電源スイッチ用トランジスタ」にそれぞれ相当する。

第１制御線Ｓ１は第１制御信号Ｓｃａｎを出力し、第２制御線Ｓ２は第２制御信号ＥＭを出力する。第１電源線Ｐ１は第１電源電圧ＶＤＤを供給し、第２電源線Ｐ２は第２電源電圧ＶＳＳを供給し、第３電源線Ｐ３は基準電圧Ｖｒｅｆを供給し、データ線Ｄ１はデータ電圧Ｖｄａｔａを供給する。各トランジスタにおいて、第１端子は例えばソース端子及びドレイン端子の一方であり、第２端子は例えばソース端子及びドレイン端子の他方であり、制御端子は例えばゲート端子である。発光素子１１の第１端子はアノード端子及びカソード端子の一方（例えば本実施形態１ではアノード端子）であり、発光素子１１の第２端子はアノード端子及びカソード端子の他方（例えば本実施形態１ではカソード端子）である。

第１乃至第５トランジスタＭ１１〜Ｍ１５は、ｐチャネル型トランジスタであり、詳しくはｐチャネル型ＴＦＴである。発光素子１１はＯＬＥＤである。ＯＬＥＤは一般に基板側（ＶＳＳ側）がカソードになるので、そのアノードを駆動トランジスタのドレインに接続するには、駆動トランジスタをｐチャネル型にする必要がある。そうすれば、ドレイン側にＯＬＥＤを接続できることにより、ＯＬＥＤの抵抗値が時間経過によって変化しても、ＯＬＥＤに常に一定電流を供給できる。

駆動トランジスタであるトランジスタＭ１１は、飽和領域で動作する増幅用トランジスタである。スイッチ部１３を構成する第２乃至第５トランジスタＭ１２〜Ｍ１５は、線形領域で動作するスイッチ用トランジスタである。

なお、コンデンサ部（１２）は二個以上のコンデンサで構成してもよいし、スイッチ部１３は六個以上のトランジスタで構成してもよい。

次に、画素回路１０について別の視点から言い換えて説明する。

画素回路１０は、発光素子１１と、発光素子１１の第１端子にドレイン端子が接続された駆動トランジスタとしての第１トランジスタＭ１１と、プログラミング電圧を供給するためのデータ線Ｄ１と第１ランジスタＭ１１のゲート端子（ノードＡ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第２トランジスタＭ１２と、一端（ノードＢ）が第１トランジスタＭ１１のソース端子に接続された保持容量としてのコンデンサ１２の他端（ノードＣ）と第３電源線Ｐ３とを結び第１制御信号Ｓｃａｎによりゲート制御される第３トランジスタＭ１３と、コンデンサ１２の他端（ノードＣ）と第１トランジスタＭ１１のゲート端子（ノードＡ）とを結び第２制御信号ＥＭによりゲート制御される第４トランジスタＭ１４と、コンデンサ１２の一端（ノードＢ）と第１電源線Ｐ１とを結び第２制御信号ＥＭによりゲート制御される第５トランジスタＭ１５と、を備えている。

画素回路１０によれば、初期化期間である第１期間Ｔ１において、第３乃至第５トランジスタＭ１３，Ｍ１４，Ｍ１５が導通することにより、コンデンサ１２を充電するとともに、第１トランジスタＭ１１が導通状態となって、第１電源線Ｐ１から第１トランジスタＭ１１を介して発光素子１１に電流が流れる。そのため、ブラック表示が連続した場合でも、初期化期間に第１トランジスタＭ１１に電流を流すことにより、第１トランジスタＭ１１のトランジスタ特性のヒステリシスが解消されるので、ホワイト表示への切り替えによる遅れが発生しない。よって、イメージリテンションの防止が達成される。

図２は、実施形態１の画素回路を備えた表示装置を示す平面図である。以下、この図面に基づき説明する。

本実施形態１における表示装置９０はＡＭＯＬＥＤである。表示装置９０は、大別して、発光素子を含む複数の画素回路（図１Ａ参照）がマトリクス状に配置されたＴＦＴ基板１００と、発光素子を封止する封止ガラス基板２００と、ＴＦＴ基板１００と封止ガラス基板２００とを接合するガラスフリットシール部３００などで構成される。また、ＴＦＴ基板１００のアクティブマトリクス部１１６の外側のカソード電極形成領域１１４ａの周囲には、ＴＦＴ基板１００の走査線（各制御線）を駆動する走査ドライバ１３１、各画素の発光期間を制御するエミッション制御ドライバ１３２、静電気放電による破損を防ぐデータ線ＥＳＤ（Electro-Static-Discharge）保護回路１３３、高転送レートのストリームを本来の低転送レートの複数のストリームに戻すデマルチプレクサ１３４、データ線を駆動するデータドライバＩＣ１３５などが配置されている。データドライバＩＣ１３５は、異方性導電フィルムを用いてＴＦＴ基板１００に実装される。ＴＦＴ基板１００は、ＦＰＣ（Flexible Printed Circuit）１３６を介して外部の機器と接続される。なお、図２は、本実施形態１における表示装置の一例であり、その形状や構成は適宜変更可能である。

図１Ａと図２との対応関係は次のとおりである。図１Ａにおける第１制御線Ｓ１は、図２における走査ドライバ１３１に接続されている。図１Ａにおける第２制御線Ｓ２は、図２におけるエミッション制御ドライバ１３２に接続されている。図１Ａにおけるデータ線Ｄ１は、図２におけるデマルチプレクサ１３４を介してデータドライバＩＣ１３５に接続されている。図１Ａにおける第１乃至第３電源線Ｐ１〜Ｐ３は、図２におけるＦＰＣ１３６を介して外部の電源と接続されている。

図３は、図２の一部を拡大して示す断面図である。以下、この図面に基づき説明する。

ＴＦＴ基板１００は、ガラス基板１０１上に下地絶縁膜１０２を介して形成された低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）等からなるポリシリコン層１０３と、ゲート絶縁膜１０４を介して形成された第１金属層１０５（ゲート電極及びコンデンサ電極）と、層間絶縁膜１０６に形成された開口を介してポリシリコン層１０３に接続される第２金属層１０７（データ線、電源線、ソース及びドレイン電極、コンタクト部）と、平坦化膜１１０を介して素子分離膜１１２の凹部に形成される発光素子１１（アノード電極１１１、有機ＥＬ層１１３、カソード電極１１４及びキャップ層１１５）とから構成される。

ＴＦＴ領域１０８におけるポリシリコン層１０３は、ＬＤＤ（Lightly Doped Drain）構造になっており、左からｐ＋層、ｐ−層、ｉ層、ｐ−層、ｐ＋層である。コンデンサ領域１０９におけるポリシリコン層１０３はｐ＋層である。

発光素子１１と封止ガラス基板２００との間には乾燥空気３０１が封入され、これらがガラスフリットシール部３００（図２）によって封止されることにより、表示装置９０が形成される。この発光素子１１はトップエミッション構造であり、発光素子１１と封止ガラス基板２００とは所定の間隔に設定されるとともに、封止ガラス基板２００の光出射面側にλ／４位相差板２０１と偏光板２０２とが形成され、外部から入射した光の反射が抑制されるようになっている。

なお、図３では、発光素子１１の各放射光が、封止ガラス基板２００を介して外部に放射されるトップエミッション構造を示したが、ガラス基板１０１を介して外部に放射されるボトムエミッション構造とすることもできる。

また、本実施形態１では全てのトランジスタをｐチャネル型とした。しかし、これに限らず、一部又は全部のトランジスタをｎチャネル型としてもよい。このとき、ＯＬＥＤの駆動トランジスタをｎチャネル型とした場合は、そのドレイン端子にＯＬＥＤのカソード端子が接続されるようにＯＬＥＤの導通方向を逆向きにする。トランジスタを構成する半導体材料は、ＬＴＰＳなどのシリコンに限らず、ＩＧＺＯ（Indium Gallium Zinc Oxide）などの酸化物半導体、又は有機半導体を用いてもよい。

図４Ａ乃至図６Ｂは本実施形態１の画素回路の動作（駆動方法）を示す。図４Ａ、図５Ａ及び図６Ａは第１乃至第３期間における回路図である。また、図４Ｂ、図５Ｂ及び図６Ｂは第１乃至第３期間におけるタイミング図である。以下、図１Ａ及び図１Ｂに図４Ａ乃至図６Ｂを加えて、本実施形態１の画素回路の動作（駆動方法）について説明する。

なお、図４Ａ、図５Ａ及び図６Ａ中に示されているトランジスタの中で、×印が付されているトランジスタは、オフ状態であることを示している。画素回路の駆動方法によって画素回路が動作するので、画素回路の動作（駆動方法）と表記している。

まず、図１Ａ及び図１Ｂに基づき、画素回路１０の駆動方法の概要を説明する。画素回路１０の駆動方法は、次の第１乃至第３期間Ｔ１〜Ｔ３を含む。このとき、スイッチ部１３は、次のように動作する。

第１期間Ｔ１：コンデンサ１２に保持された電圧を初期化するとともに、第１トランジスタＭ１１に一定電圧を印加して第１トランジスタＭ１１を一時的にオンにする。
第２期間Ｔ２：第１トランジスタＭ１１の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を、コンデンサ１２に保持させる。
第３期間Ｔ３：コンデンサ１２に保持された電圧を第１トランジスタＭ１１に印加することにより、第１トランジスタＭ１１がスイッチ部１３によって印加された電圧に応じた電流を発光素子１１へ供給する。

次に、期間ごとに詳しく説明する。第１期間Ｔ１は初期化期間、第２期間Ｔ２は閾値検出及びデータ記憶期間、第３期間Ｔ３は駆動期間である。第１期間Ｔ１及び第２期間Ｔ２は非発光期間Ｔ４に含まれる。各トランジスタは、ｐチャネル型であるため、各制御信号がＬ（ロー）レベルの時にオンとなり、各制御信号がＨ（ハイ）レベルの時にオフとなる。一般に、駆動トランジスタの閾値電圧Ｖｔｈは、ｐチャネル型であればＶｔｈ＜０、ｎチャネル型であればＶｔｈ＞０である。

図４Ａ及び図４Ｂに示す第１期間Ｔ１では、第２乃至第５トランジスタＭ１２〜Ｍ１５をオンにする。データ線Ｄ１からは基準電圧Ｖｒｅｆを供給する。

これにより、第１トランジスタＭ１１のソース端子（ノードＢ）の電位ＶＢはＶＤＤに、ゲート端子（ノードＡ）の電位ＶＡはＶｒｅｆにそれぞれ固定される。そのため、第１トランジスタＭ１１のゲート・ソース間に一定電圧Ｖｒｅｆ−ＶＤＤが印加され、第１トランジスタＭ１１がオンとなって、第１電源線Ｐ１から発光素子１１に電流ｉ１が流れる。この時、ノードＣの電位ＶＣもＶｒｅｆになるので、コンデンサ１２の両端子間はＶＤＤ−Ｖｒｅｆの電位差で初期化される。

ここで、第１トランジスタＭ１１に流れる電流ｉ１は次式で与えられる。
ＶＡ＝ＶＣ＝Ｖｒｅｆ
ＶＢ＝ＶＤＤ
∴ｉ１＝（１／２β）（（ＶＡ−ＶＢ）−Ｖｔｈ）²
＝（１／２β）（Ｖｒｅｆ−ＶＤＤ−Ｖｔｈ）²

上式からわかるように、電流ｉ１は白表示レベル程度の十分に大きな値であるので、第１トランジスタＭ１１のヒステリシス特性の初期化が防止される。これが、画素回路１０のイメージリテンション防止効果である。

なお、上式中のβは、第１トランジスタＭ１１の構造及び材質によって決まる定数である。つまり、第１トランジスタＭ１１について、ゲート容量をＣｏｘ、チャネル幅をＷ、チャネル長をＬとすると、βは次式で与えられる。
β＝Ｃｏｘ（Ｗ／Ｌ）

図５Ａ及び図５Ｂに示す第２期間Ｔ２では、第２トランジスタＭ１２及び第３トランジスタＭ１３をオンにし、第４トランジスタＭ１４及び第５トランジスタＭ１５をオフにする。データ線Ｄ１からはデータ電圧Ｖｄａｔａを供給する。

これにより、第１トランジスタＭ１１のゲート端子（ノードＡ）の電位はデータ電圧Ｖｄａｔａに固定されるので、第２期間の始めは第１トランジスタＭ１１がオンになる。一方、第１トランジスタＭ１１のソース端子（ノードＢ）の電位は、ＶＤＤから始まり、ソース−ドレイン間に流れる電流ｉ２により、コンデンサ１２の電荷が減少することで低下していく。そして、ソース端子（ノードＢ）の電位がＶｄａｔａ−Ｖｔｈになると、第１トランジスタＭ１１がオフになって、コンデンサ１２の両端子間にはＶｄａｔａ−Ｖｔｈ−Ｖｒｅｆの電位差が保持される。

つまり、ノードＡの電位ＶＡ、ノードＢの電位ＶＢ及びノードＣの電位ＶＣは次式のようになり、第１トランジスタＭ１１の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧がコンデンサ１２に保持される。このように、本実施形態１では、ソースフォロア型の閾値電圧検出手段を用いている。
ＶＡ＝Ｖｄａｔａ
ＶＢ＝ＶＤＤ→Ｖｄａｔａ−Ｖｔｈ
ＶＣ＝Ｖｒｅｆ

図６Ａ及び図６Ｂに示す第３期間Ｔ３では、第２トランジスタＭ１２及び第３トランジスタＭ１３をオフにし、第４トランジスタＭ１４及び第５トランジスタＭ１５をオンにする。データ線Ｄ１からは基準電圧Ｖｒｅｆを供給する。

これにより、第１トランジスタＭ１１のゲート・ソース間にはコンデンサ１２の両端子間の電位差Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆが印加され、それに応じた電流Ｉが発光素子１１に流れ、発光素子１１が発光する。

このとき、ノードＢの電位ＶＢは第５トランジスタＭ１５を介して第１電源電圧ＶＤＤとなる。一方、ノードＡの電位ＶＡは、第１電源電圧ＶＤＤからコンデンサ１２の両端子間の電位差を差し引いた値となる。したがって、第１トランジスタＭ１１に流れる電流Ｉは次式で与えられる。
ＶＡ＝ＶＣ＝ＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆ）
ＶＢ＝ＶＤＤ
∴Ｉ＝（１／２β）（（ＶＡ−ＶＢ）−Ｖｔｈ）²
＝（１／２β）（（ＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆ））−ＶＤＤ）−Ｖｔｈ）²
＝（１／２β）（Ｖｒｅｆ−Ｖｄａｔａ）²

上式からわかるように、電流Ｉは、閾値電圧Ｖｔｈの項を含まないので、閾値電圧Ｖｔｈのバラツキ及び変動の影響を受けない。これが、画素回路１０の閾値電圧Ｖｔｈバラツキ補償効果である。

なお、ＶＤＤ＞ＶｒｅｆかつＶＤＤ＞ＶＳＳが成り立つ。一例を述べれば、ＶＤＤ＝１３Ｖ、ＶＳＳ＝３Ｖ、Ｖｒｅｆ＝２．７５Ｖ、Ｖｄａｔａ＝０．５〜２．５Ｖ、Ｔ１＝１μｓ、Ｔ２＝９μｓである。ここで、第１期間Ｔ１は第２期間Ｔ２に比べて短くて良い。第１期間Ｔ１では、スイッチとして動作する第４トランジスタＭ１４及び第５トランジスタＭ１５の比較的大きな電流によってコンデンサ１２を充電するため、短時間で済む。一方、第２期間Ｔ２では、駆動トランジスタとして動作する第１トランジスタＭ１１の閾値電圧Ｖｔｈ付近の微小電流によってコンデンサ１２を放電するため、時間がかかる。また、上述の各式では、簡潔に表現するために、スイッチングフィードスルーによる保持電圧変化を考慮していない。以下の各式においても同様である。

＜実施形態２＞
図７Ａは実施形態２の画素回路の構成を示す回路図であり、図７Ｂは実施形態２の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。

本実施形態２の画素回路２０は、スイッチ部２３が電流迂回用トランジスタ（Ｍ１６）を有する点で実施形態１と異なる。電流迂回用トランジスタ（Ｍ１６）は、駆動トランジスタ（Ｍ１１）から供給される電流を、発光素子１１を通さずに迂回させる。

また、スイッチ部１３は、駆動トランジスタ（Ｍ１１）の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部（１２）に保持させる前に、駆動トランジスタ（Ｍ１１）及び電流迂回用トランジスタ（Ｍ１６）をオンにする。

より詳しく説明すると、スイッチ部２３は、電流迂回用トランジスタ（Ｍ１６）を、第１期間Ｔ１及び第２期間Ｔ２でオンにし、第３期間Ｔ３でオフにする。電流迂回用トランジスタ（Ｍ１６）に相当する第６トランジスタＭ１６は、発光素子１１の第１端子に電気的に接続された第１端子と、第４電源線Ｐ４に電気的に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第４電源線Ｐ４はリセット電圧Ｖｒｓｔを供給する。

画素回路２０によれば、駆動トランジスタ（Ｍ１１）から供給される電流を発光素子１１を通さずに迂回させる電流迂回用トランジスタ（Ｍ１６）を有するので、非発光期間Ｔ４に電流迂回用トランジスタ（Ｍ１６）をオンにすることにより、非発光期間Ｔ４の漏れ発光によるコントラスト低下を防止できる。

また、画素回路２０によれば、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部１２に保持させる前に、駆動トランジスタ（Ｍ１１）及び電流迂回用トランジスタ（Ｍ１６）をオンにすることにより、発光素子１１へ電流を供給する前に確実に駆動トランジスタ（Ｍ１１）に電流を流すことができるので、駆動トランジスタ（Ｍ１１）のヒステリシス特性の初期化を防ぐことができ、コントラスト低下を招くことなくイメージリテンションを防止できる。

図８Ａ乃至図１０Ｂは本実施形態２の画素回路の動作（駆動方法）を示し、図８Ａ、図９Ａ及び図１０Ａは第１乃至第３期間における回路図であり、図８Ｂ、図９Ｂ及び図１０Ｂは第１乃至第３期間におけるタイミング図である。以下、図７Ａ及び図７Ｂに図８Ａ乃至図１０Ｂを加えて、本実施形態２の画素回路の動作（駆動方法）について説明する。

まず、図７Ａ及び図７Ｂに基づき、画素回路２０の駆動方法の概要を説明する。画素回路２０の駆動方法は、次の第１乃至第３期間Ｔ１〜Ｔ３を含む。このとき、スイッチ部２３は、次のように動作する。

第１期間Ｔ１：コンデンサ１２に保持された電圧を初期化するとともに、第１トランジスタＭ１１に一定電圧を印加して第１トランジスタＭ１１を一時的にオンにする。このとき、第６トランジスタ１６をオンにすることにより、第１トランジスタＭ１１から供給される電流を発光素子１１を迂回させて第４電源線Ｐ４へ導く。
第２期間Ｔ２：第１トランジスタＭ１１の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を、コンデンサ１２に保持させる。このとき、第６トランジスタ１６をオンにすることにより、第１トランジスタＭ１１から供給される電流は発光素子１１を迂回し、第４電源線Ｐ４へ流れる。
第３期間Ｔ３：コンデンサ１２に保持された電圧を第１トランジスタＭ１１に印加することにより、第１トランジスタＭ１１がスイッチ部１３によって印加された電圧に応じた電流を発光素子１１へ供給する。

次に、各期間ごとに詳しく説明する。第１期間Ｔ１は初期化期間、第２期間Ｔ２は閾値検出及びデータ記憶期間、第３期間Ｔ３は駆動期間である。各トランジスタは、ｐチャネル型であるため、各制御信号がＬ（ロー）レベルの時にオンとなり、各制御信号がＨ（ハイ）レベルの時にオフとなる。

図８Ａ及び図８Ｂに示す第１期間Ｔ１では、第２乃至第６トランジスタＭ１２〜Ｍ１６をオンにする。データ線Ｄ１からは基準電圧Ｖｒｅｆを供給する。第１期間Ｔ１において、第２乃至第６トランジスタＭ１２〜Ｍ１６がオンになることにより、ノードＡの電位ＶＡ及びノードＣの電位ＶＣはＶｒｅｆ、ノードＢの電位ＶＢはＶＤＤ、ノードＤの電位ＶＤはＶｒｓｔにそれぞれ固定される。このとき、イメージリテンションを防止するための電流ｉ１は、第１トランジスタＭ１１から第６トランジスタＭ１６へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第１期間Ｔ１での漏れ発光が起きない。

図９Ａ及び図９Ｂに示す第２期間Ｔ２では、第２トランジスタＭ１２、第３トランジスタＭ１３及び第６トランジスタＭ１６をオンにし、第４トランジスタＭ１４及び第５トランジスタＭ１５をオフにする。データ線Ｄ１からはデータ電圧Ｖｄａｔａを供給する。このとき、閾値電圧Ｖｔｈを検出するための電流ｉ２は、第１トランジスタＭ１１から第６トランジスタＭ１６へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第２期間Ｔ２での漏れ発光が起きない。

図１０Ａ及び図１０Ｂに示す第３期間Ｔ３では、第２トランジスタＭ１２、第３トランジスタＭ１３及び第６トランジスタＭ１６をオフにし、第４トランジスタＭ１４及び第５トランジスタＭ１５をオンにする。データ線Ｄ１からは基準電圧Ｖｒｅｆを供給する。これにより、第１トランジスタＭ１１のゲート・ソース間にはコンデンサ１２の両端子間の電位差Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆが印加され、それに応じた電流Ｉが発光素子１１に流れ、発光素子１１が発光する。

なお、ＶＤＤ＞Ｖｒｅｆ、ＶＤＤ＞ＶＳＳ≧Ｖｒｓｔが成り立つ。一例を述べれば、ＶＤＤ＝１３Ｖ、ＶＳＳ＝３Ｖ、Ｖｒｅｆ＝Ｖｒｓｔ＝２．７５Ｖ、Ｖｄａｔａ＝０．５〜２．５Ｖ、Ｔ１＝１μｓ、Ｔ２＝９μｓである。

また、第４電源線Ｐ４の電位（Ｖｒｓｔ）と第１電源線Ｐ１の電位（ＶＤＤ）との差が、第２電源線Ｐ２の電位（ＶＳＳ）と第１電源線Ｐ１の電位（ＶＤＤ）との差よりも大きい、としてもよい。つまり、｜ＶＤＤ−Ｖｒｓｔ｜＞｜ＶＤＤ−ＶＳＳ｜とした場合は、第６トランジスタ１６をオンにすることにより、第１トランジスタＭ１１から供給される電流を、より確実に発光素子１１を迂回させて第４電源線Ｐ４へ導くことができる。

第４電源線Ｐ４の電位（Ｖｒｓｔ）と第１電源線Ｐ１の電位（ＶＤＤ）との差が、第２電源線Ｐ２の電位（ＶＳＳ）と第１電源線Ｐ１の電位（ＶＤＤ）との差から発光素子１１の閾値電圧Ｖｆを引いた値よりも大きい、としてもよい。つまり、｜ＶＤＤ−Ｖｒｓｔ｜＞｜ＶＤＤ−ＶＳＳ｜−Ｖｆとした場合は、より確実に発光素子１１を迂回させて第４電源線Ｐ４へ導くことができるとともに、第４電源線Ｐ４の電位（Ｖｒｓｔ）を閾値電圧Ｖｆの分だけ第１電源線Ｐ１の電位（ＶＤＤ）に近づけることができるので、電源電圧を低下させることができる。

第４電源線Ｐ４の電位（Ｖｒｓｔ）は第２電源線Ｐ２の電位（ＶＳＳ）に等しい、としてもよい。つまり、Ｖｒｓｔ＝ＶＳＳとした場合は、より確実に発光素子１１を迂回させて第４電源線Ｐ４へ導くことができるとともに、電源線を一本省略できる。

第４電源線Ｐ４の電位（Ｖｒｓｔ）は第３電源線Ｐ３の電位（Ｖｒｅｆ）に等しい、としてもよい。つまり、Ｖｒｓｔ＝Ｖｒｅｆとした場合は、電源線を一本省略できる。

次に、画素回路２０について別の視点から言い換えて説明する。

画素回路２０は、発光素子１１と、発光素子１１の第１端子（アノード端子）にドレイン端子が接続された駆動トランジスタとしての第１トランジスタＭ１１と、プログラミング電圧を供給するためのデータ線Ｄ１（Ｖｄａｔａ）と第１トランジスタＭ１１のゲート端子（ノードＡ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第２トランジスタＭ１２と、第１トランジスタＭ１１のソース端子に一端（ノードＢ）が接続された保持容量としてのコンデンサ１２と、コンデンサ１２の他端（ノードＣ）と第３電源線Ｐ３（Ｖｒｅｆ）とを結び、第１制御信号Ｓｃａｎによりゲート制御される第３トランジスタＭ１３と、コンデンサ１２の他端（ノードＣ）とゲート端子（ノードＡ）とを結び第２制御信号ＥＭによりゲート制御される第４トランジスタＭ１４と、コンデンサ１２の一端（ノードＢ）と第１電源線Ｐ１（ＶＤＤ）とを結び第２制御信号ＥＭによりゲート制御される第５トランジスタＭ１５と、発光素子１１の第１端子（アノード端子）と第４電源線Ｐ４（Ｖｒｓｔ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第６トランジスタＭ１６と、を備えている。

画素回路２０では、発光素子１１の第１端子（アノード端子）と第４電源線Ｐ４（Ｖｒｓｔ）とを結ぶ第６トランジスタＭ１６を導通させることで、発光素子１１の第１端子（アノード端子）の電位を第４電源線Ｐ４（Ｖｒｓｔ）に固定する。それととともに、閾値電圧を検出する際に第１トランジスタＭ１１を流れる電流を第６トランジスタＭ１６に流す。画素回路１０によれば、第４電源線Ｐ４の電位（Ｖｒｓｔ）を第２電源線Ｐ２の電位（ＶＳＳ）と同等以下とすることにより、非発光期間Ｔ４に発光素子１１に流れる漏れ電流を防ぐとともに、第１トランジスタＭ１１のドレイン端子が第４電源線Ｐ４の電位（Ｖｒｓｔ）に固定されるので、ソースフォロア動作が安定化する。

本実施形態２の画素回路のその他の構成、作用及び効果は、実施形態１の画素回路のそれらと同様である。また、本実施形態２の画素回路を備えた表示装置も、実施形態１の画素回路を備えた表示装置において画素回路を入れ替えることで実現可能である。

＜実施形態３＞
図１１Ａは実施形態３の画素回路の構成を示す回路図であり、図１１Ｂは実施形態３の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。

本実施形態３は、実施形態２において発光素子１１の第２端子（カソード端子）を基板側（ＶＳＳ側に）にしたまま、全てのトランジスタをｎチャネル型に置き換え、これに合わせてゲート・ソース間に接続されるコンデンサ部（１２）及びそれに付随するトランジスタも配置を変えた構成である。そのため、本実施形態３における閾値電圧検出手段は、実施形態２と同じソースフォロワ型である。

すなわち、本実施形態３の画素回路５０の概要は、実施形態２における駆動トランジスタ（Ｍ１１）、データ電圧用トランジスタ（Ｍ１２）、基準電圧用トランジスタ（Ｍ１３）、ゲート電圧用トランジスタ（Ｍ１４）、電源スイッチ用トランジスタ（Ｍ１５）、電流迂回用トランジスタ（Ｍ１６）及びスイッチ部２３を、駆動トランジスタ（Ｍ３１）、データ電圧用トランジスタ（Ｍ３２）、基準電圧用トランジスタ（Ｍ３３）、ゲート電圧用トランジスタ（Ｍ３４）、電源スイッチ用トランジスタ（Ｍ３５）、電流迂回用トランジスタ（Ｍ３６）及びスイッチ部３３に置き換えることによって、実施形態２と同様に説明することができる。

より詳しく説明すると、画素回路３０は、データ線Ｄ１、第１及び第２制御線Ｓ１，Ｓ２並びに第１乃至第４電源線Ｐ１〜Ｐ４に電気的に接続され、第１乃至第６トランジスタＭ３１〜Ｍ３６、コンデンサ１２及び発光素子１１を備えている。

発光素子１１は、第１端子と、第２電源線Ｐ２に電気的に接続された第２端子とを有する。第１トランジスタ３１は、第１電源線Ｐ１に電気的に接続された第１端子と、第２端子と、制御端子とを有する。第２トランジスタＭ３２は、データ線Ｄ１に電気的に接続された第１端子と、第１トランジスタＭ３１の制御端子に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第３トランジスタＭ３３は、第３電源線Ｐ３に電気的に接続された第１端子と、第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第４トランジスタＭ３４は、第３トランジスタＭ３３の第２端子に電気的に接続された第１端子と、第１トランジスタＭ３１の制御端子に電気的に接続された第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。第５トランジスタＭ３５は、第１のトランジスタＭ３１の第２端子に電気的に接続された第１端子と、発光素子１１の第１端子に電気的に接続された第２端子と、第２制御線Ｐ２に電気的に接続された制御端子とを有する。第６トランジスタＭ３６は、発光素子１１の第１端子に電気的に接続された第１端子と、第４電源線Ｐ４に電気的に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。コンデンサ１２は、第３トランジスタＭ３３の第２端子に電気的に接続された第１端子と、第１トランジスタＭ３１の第２端子に電気的に接続された第２端子とを有する。

ここで、第１トランジスタＭ３１は前述の「駆動トランジスタ」、第２乃至第６トランジスタＭ３２〜Ｍ３６はスイッチ部３３、第６トランジスタＭ３６は前述の「電流迂回用トランジスタ」、コンデンサ１２は前述の「コンデンサ部」にそれぞれ相当する。また、データ線Ｄ１は前述の「データ供給線」、第１電源線Ｐ１は前述の「電源電圧線」、第３電源線Ｐ３は前述の「基準電圧線」にそれぞれ相当する。第１トランジスタＭ３１の第１端子、第２端子及び制御端子は、前述の「駆動トランジスタのソース端子、ドレイン端子及びゲート端子」に相当する。第２トランジスタＭ３２は前述の「データ電圧用トランジスタ」、第３トランジスタＭ３３は前述の「基準電圧用トランジスタ」、第４トランジスタＭ３４は前述の「ゲート電圧用トランジスタ」、第５トランジスタＭ３５は前述の「電源スイッチ用トランジスタ」、にそれぞれ相当する。

図１２Ａ乃至図１４Ｂは本実施形態３の画素回路の動作（駆動方法）を示し、図１２Ａ、図１３Ａ及び図１４Ａは第１乃至第３期間における回路図であり、図１２Ｂ、図１３Ｂ及び図１４Ｂは第１乃至第３期間におけるタイミング図である。以下、図１１Ａ及び図１１Ｂに図１２Ａ乃至図１４Ｂを加えて、本実施形態３の画素回路の動作（駆動方法）について説明する。

まず、図１１Ａ及び図１１Ｂに基づき、画素回路３０の駆動方法の概要を説明する。画素回路３０の駆動方法は、次の第１乃至第３期間Ｔ１〜Ｔ３を含む。このとき、スイッチ部３３は、次のように動作する。

第１期間Ｔ１：コンデンサ１２に保持された電圧を初期化するとともに、第１トランジスタＭ３１に一定電圧を印加して第１トランジスタＭ３１を一時的にオンにする。このとき、第６トランジスタ３６をオンにすることにより、第１トランジスタＭ３１から供給される電流を、発光素子１１を迂回させて第４電源線Ｐ４へ導く。
第２期間Ｔ２：第１トランジスタＭ３１の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を、コンデンサ１２に保持させる。
第３期間Ｔ３：コンデンサ１２に保持された電圧を第１トランジスタＭ３１に印加することにより、第１トランジスタＭ３１がスイッチ部３３によって印加された電圧に応じた電流を発光素子１１へ供給する。

次に、期間ごとに詳しく説明する。第１期間Ｔ１は初期化期間、第２期間Ｔ２は閾値検出及びデータ記憶期間、第３期間Ｔ３は駆動期間である。各トランジスタは、ｎチャネル型であるため、各制御信号がＬ（ロー）レベルの時にオフとなり、各制御信号がＨ（ハイ）レベルの時にオンとなる。

図１２Ａ及び図１２Ｂに示す第１期間Ｔ１では、第２乃至第６トランジスタＭ３２〜Ｍ３６をオンにする。データ線Ｄ１からは基準電圧Ｖｒｅｆを供給する。第１期間Ｔ１において、第２乃至第６トランジスタＭ３２〜Ｍ３６がオンになることにより、ノードＡの電位ＶＡ及びノードＣの電位ＶＣはＶｒｅｆ、ノードＢの電位ＶＢはＶＤＤ、ノードＤの電位ＶＤはＶｒｓｔにそれぞれ固定される。このとき、イメージリテンションを防止するための電流ｉ１は、第１トランジスタＭ３１から第５トランジスタ３５を経て第６トランジスタＭ３６へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第１期間Ｔ１での漏れ発光が起きない。

図１３Ａ及び図１３Ｂに示す第２期間Ｔ２では、第２トランジスタＭ３２、第３トランジスタＭ３３及び第６トランジスタＭ３６をオンにし、第４トランジスタＭ３４及び第５トランジスタＭ３５をオフにする。データ線Ｄ１からはデータ電圧Ｖｄａｔａを供給する。これにより、ノードＡの電位ＶＡはＶｄａｔａ、ノードＣの電位ＶＣはＶｒｅｆ、ノードＤの電位ＶＤはＶｒｓｔにそれぞれ固定される。一方、ノードＢの電位ＶＢは、ＶＤＤから始まって、第１トランジスタＭ３１がオフになることによってＶｄａｔａ−Ｖｔｈに収束する。このとき、閾値電圧Ｖｔｈを検出するための電流ｉ２は、第１トランジスタＭ３１から第３トランジスタＭ３３へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第２期間Ｔ２での漏れ発光が起きない。

図１４Ａ及び図１４Ｂに示す第３期間Ｔ３では、第２トランジスタＭ３２、第３トランジスタＭ３３及び第６トランジスタＭ３６をオフにし、第４トランジスタＭ３４及び第５トランジスタＭ３５をオンにする。データ線Ｄ１からは基準電圧Ｖｒｅｆを供給する。これにより、第１トランジスタＭ３１のゲート・ソース間にはコンデンサ１２の両端子間の電位差Ｖｒｅｆ−（Ｖｄａｔａ−Ｖｔｈ）が印加され、それに応じた電流Ｉが発光素子１１に流れ、発光素子１１が発光する。

このときの電流Ｉは次式で与えられる。
ＶＡ＝ＶＣ
ＶＣ−ＶＢ＝Ｖｒｅｆ−（Ｖｄａｔａ−Ｖｔｈ）
∴Ｉ＝（１／２β）（（ＶＡ−ＶＢ）−Ｖｔｈ）²
＝（１／２β）（Ｖｒｅｆ−（Ｖｄａｔａ−Ｖｔｈ）−Ｖｔｈ）²
＝（１／２β）（Ｖｒｅｆ−Ｖｄａｔａ）²

上式からわかるように、電流Ｉは、閾値電圧Ｖｔｈの項を含まないので、閾値電圧Ｖｔｈのバラツキ及び変動の影響を受けない。

なお、ＶＤＤ＞ＶＳＳ≧Ｖｒｓｔが成り立つ。一例を述べれば、ＶＤＤ＝２Ｖ、ＶＳＳ＝−１２Ｖ、Ｖｒｅｆ＝２Ｖ、Ｖｒｓｔ＝−１２．２５Ｖ、Ｖｄａｔａ＝０．５〜２．５Ｖ、Ｔ１＝１μｓ、Ｔ２＝９μｓである。

スイッチ部３３は六個以上のトランジスタで構成してもよい。本実施形態３では全てのトランジスタをｎチャネル型としたが、これに限らず、一部又は全部のトランジスタをｐチャネル型としてもよい。このとき、ＯＬＥＤの駆動トランジスタをｐチャネル型とした場合は、そのソース端子にＯＬＥＤのカソード端子が接続されるようにＯＬＥＤの導通方向を逆向きにする。

次に、画素回路３０について別の視点から言い換えて説明する。

画素回路３０は、発光素子１１と、第１電源線Ｐ１（ＶＤＤ）にドレイン端子が接続された駆動トランジスタとしての第１トランジスタＭ３１と、プログラミング電圧を供給するためのデータ線Ｄ１（Ｖｄａｔａ）と第１トランジスタＭ３１のゲート端子（ノードＡ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第２トランジスタＭ３２と、第１トランジスタＭ３１のソース端子に一端（ノードＢ）が接続された保持容量としてのコンデンサ１２と、コンデンサ１２の他端（ノードＣ）と第３電源線Ｐ３（Ｖｒｅｆ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第３トランジスタＭ３３と、コンデンサ１２の他端（ノードＣ）と第１トランジスタＭ３１のゲート端子（ノードＡ）とを結び第２制御信号ＥＭによりゲート制御される第４トランジスタＭ３４と、コンデンサ１２の一端（ノードＢ）と発光素子１１の第１端子（アノード端子）とを結び第２制御信号ＥＭによりゲート制御される第５トランジスタＭ３５と、発光素子１１の第１端子（アノード端子）と第４電源線Ｐ４（Ｖｒｓｔ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第６トランジスタＭ３６と、を備えている。

画素回路３０では、発光素子１１の第１端子（アノード端子）と第４電源線Ｐ４（Ｖｒｓｔ）とを結ぶ第６トランジスタＭ３６をオンにすることにより、発光素子１１の第１端子（アノード端子）の電位を第４電源線Ｐ４の電位（Ｖｒｓｔ）に固定する。画素回路３０によれば、第４電源線Ｐ４の電位（Ｖｒｓｔ）を第２電源線Ｐ２の電位（ＶＳＳ）と同等以下とすることにより、非発光期間Ｔ４に発光素子１１に流れる漏れ電流を防ぐ。

本実施形態３の画素回路のその他の構成、作用及び効果は、実施形態１、２の画素回路のそれらと同様である。また、本実施形態３の画素回路を備えた表示装置も、実施形態１の画素回路を備えた表示装置において画素回路を入れ替えることで実現可能である。

＜実施形態４＞
図１５Ａは実施形態４の画素回路の構成を示す回路図であり、図１５Ｂは実施形態４の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。

実施形態１〜３がソースフォロワ型の閾値電圧検出手段を用いているのに対し、本実施形態４は複数のｐチャネル型トランジスタから構成されたダイオード接続型の閾値電圧検出手段を用いている。

すなわち、本実施形態４の画素回路４０は、発光素子１１と、印加された電圧に応じた電流を発光素子１１へ供給する駆動トランジスタ（Ｍ４１）と、駆動トランジスタ（Ｍ４１）の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持するコンデンサ部（１２）と、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部（１２）に保持させ、この電圧を駆動トランジスタ（Ｍ４１）に印加するスイッチ部４３と、を備えている。そして、スイッチ部４３は、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部（１２）に保持させる前に、一定電圧を駆動トランジスタ（Ｍ４１）に印加する機能を有する。

また、スイッチ部４３は、駆動トランジスタ（Ｍ４１）から供給される電流を、発光素子１１を通さずに迂回させる電流迂回用トランジスタ（Ｍ４６）を有する。そして、スイッチ部４３は、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部（１２）に保持させる前に、駆動トランジスタ（Ｍ４１）及び電流迂回用トランジスタ（Ｍ４６）をオンにする。

画素回路４０によれば、駆動トランジスタ（Ｍ４１）から供給される電流を発光素子１１を通さずに迂回させる電流迂回用トランジスタ（Ｍ４６）を有するので、非発光期間Ｔ４に電流迂回用トランジスタ（Ｍ４６）をオンにすることにより、非発光期間Ｔ４の漏れ発光によるコントラスト低下を防止できる。

また、画素回路４０によれば、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部１２に保持させる前に、駆動トランジスタ（Ｍ４１）及び電流迂回用トランジスタ（Ｍ４６）をオンにすることにより、発光素子１１へ電流を供給する前に確実に駆動トランジスタ（Ｍ４１）に電流を流すことができるので、駆動トランジスタ（Ｍ４１）のヒステリシス特性の初期化を防ぐことができ、コントラスト低下を招くことなくイメージリテンションを防止できる。

より詳しく説明すると、駆動トランジスタ（Ｍ４１）は、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、駆動トランジスタ（Ｍ４１）のドレイン端子及びソース端子に対して直列に接続された発光素子１１へ供給する。スイッチ部４３は、電流迂回用トランジスタ（４６）の他に、データ供給線（Ｄ１）からデータ電圧Ｖｄａｔａを入力するデータ電圧用トランジスタ（Ｍ４２）、駆動トランジスタ（Ｍ４１）のゲート端子とドレイン端子とを短絡するスイッチとして機能する短絡用トランジスタ（Ｍ４３）、コンデンサ部（１２）に保持された電圧を駆動トランジスタ（Ｍ４１）のゲート端子とソース端子との間に印加するゲート電圧用トランジスタ（Ｍ４４）と、電源電圧線（Ｐ１）から駆動トランジスタ（Ｍ４１）のドレイン端子及びソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタ（Ｍ４５）を有する。

そして、スイッチ部４３は、電流迂回用トランジスタ（Ｍ４６）、データ電圧用トランジスタ（Ｍ４２）、短絡用トランジスタ（Ｍ４３）、ゲート電圧用トランジスタ（Ｍ４４）及び電源スイッチ用トランジスタ（Ｍ４５）をオンにすることにより、駆動トランジスタ（Ｍ４１）のゲート端子とソース端子との間に一定電圧を印加する（第１期間Ｔ１）。そして電流迂回用トランジスタ（Ｍ４６）、データ電圧用トランジスタ（Ｍ４２）及び短絡用トランジスタ（Ｍ４３）をオンかつゲート電圧用トランジスタ（Ｍ４４）及び電源スイッチ用トランジスタ（Ｍ４５）をオフにすることにより、コンデンサ部（１２）に閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持させる（第２期間）。次に、電流迂回用トランジスタ（Ｍ４６）、データ電圧用トランジスタ（Ｍ４２）及び短絡用トランジスタ（Ｍ４３）をオフかつゲート電圧用トランジスタ（Ｍ４４）及び電源スイッチ用トランジスタ（Ｍ４５）をオンにすることにより、コンデンサ部（１２）に保持された電圧を駆動トランジスタ（Ｍ４１）のゲート端子とソース端子との間に印加する（第３期間Ｔ３）。

更に詳しく説明すると、画素回路４０は、データ線Ｄ１、第１及び第２制御線Ｓ１，Ｓ２並びに第１、第２及び第４電源線Ｐ１，Ｐ２，Ｐ４に電気的に接続され、第１乃至第６トランジスタＭ４１〜Ｍ４６、コンデンサ１２及び発光素子１１を備えている。

発光素子１１は、第１端子と、第２電源線Ｐ２に電気的に接続された第２端子とを有する。第１トランジスタＭ４１は、第１端子と、第２端子と、制御端子とを有する。第２トランジスタＭ４２は、データ線Ｄ１に電気的に接続された第１端子と、第１トランジスタ４１の第１端子に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第３トランジスタＭ４３は、第１トランジスタＭ４１の制御端子に電気的に接続された第１端子と、第１トランジスタＭ４１の第２端子に電気的に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第４トランジスタＭ４４は、第１電源線Ｐ１に電気的に接続された第１端子と、第１トランジスタＭ４１の第１端子に電気的に接続された第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。第５トランジスタＭ４５は、第１のトランジスタＭ４１の第２端子に電気的に接続された第１端子と、発光素子１１の第１端子に電気的に接続された第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。第６トランジスタＭ４６は、発光素子１１の第１端子に電気的に接続された第１端子と、第４電源線Ｐ４に電気的に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。コンデンサ１２は、第１電源線Ｐ１に電気的に接続された第１端子と、第１トランジスタＭ４１の制御端子に電気的に接続された第２端子とを有する。

ここで、第１トランジスタＭ４１は前述の「駆動トランジスタ」、第２乃至第６トランジスタＭ４２〜Ｍ４６はスイッチ部４３、第６トランジスタＭ４６は前述の「電流迂回用トランジスタ」、コンデンサ１２は前述の「コンデンサ部」にそれぞれ相当する。また、データ線Ｄ１は前述の「データ供給線」、第１電源線Ｐ１は前述の「電源電圧線」にそれぞれ相当する。第１トランジスタＭ４１の第１端子、第２端子及び制御端子は、前述の「駆動トランジスタのソース端子、ドレイン端子及びゲート端子」に相当する。第２トランジスタＭ４２は前述の「データ電圧用トランジスタ」、第３トランジスタＭ４３は前述の「短絡用トランジスタ」、第４トランジスタＭ４４は前述の「ゲート電圧用トランジスタ」、第５トランジスタＭ４５は前述の「電源スイッチ用トランジスタ」、にそれぞれ相当する。

図１６Ａ乃至図１８Ｂは本実施形態４の画素回路の動作（駆動方法）を示し、図１６Ａ、図１７Ａ及び図１８Ａは第１乃至第３期間における回路図である。また、図１６Ｂ、図１７Ｂ及び図１８Ｂは第１乃至第３期間におけるタイミング図である。以下に、図１５Ａ及び図１５Ｂに図１６Ａ乃至図１８Ｂを加えて、本実施形態４の画素回路の動作（駆動方法）について説明する。

まず、図１５Ａ及び図１５Ｂに基づき、画素回路４０の駆動方法の概要を説明する。画素回路４０の駆動方法は、次の第１乃至第３期間Ｔ１〜Ｔ３を含む。このとき、スイッチ部４３は、次のように動作する。

第１期間Ｔ１：コンデンサ１２に保持された電圧を初期化するとともに、第１トランジスタＭ４１に一定電圧を印加して第１トランジスタＭ４１を一時的にオンにする。このとき、第６トランジスタ４６をオンにすることにより、第１トランジスタＭ４１から供給される電流を、発光素子１１を迂回させて第４電源線Ｐ４へ導く。
第２期間Ｔ２：第１トランジスタＭ４１の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を、コンデンサ１２に保持させる。
第３期間Ｔ３：コンデンサ１２に保持された電圧を第１トランジスタＭ４１に印加することにより、第１トランジスタＭ４１がスイッチ部４３によって印加された電圧に応じた電流を発光素子１１へ供給する。

次に、期間ごとに詳しく説明する。第１期間Ｔ１は初期化期間、第２期間Ｔ２は閾値検出及びデータ記憶期間、第３期間Ｔ３は駆動期間である。各トランジスタは、ｐチャネル型であるため、各制御信号がＬ（ロー）レベルの時にオンとなり、各制御信号がＨ（ハイ）レベルの時にオフとなる。

図１６Ａ及び図１６Ｂに示す第１期間Ｔ１では、第２乃至第６トランジスタＭ４２〜Ｍ４６をオンにする。データ線Ｄ１からはＶＤＤを供給する。第１期間Ｔ１において、第２乃至第６トランジスタＭ４２〜Ｍ４６がオンになることにより、ノードＡの電位ＶＡ及びノードＤの電位ＶＤはＶｒｓｔ、ノードＢの電位ＶＢはＶＤＤにそれぞれ固定される。ノードＣの電位ＶＣは常にＶＤＤに固定される。このとき、イメージリテンションを防止するための電流ｉ１は、第４トランジスタＭ４４、第１トランジスタＭ４１、第５トランジスタ４５を経て第６トランジスタＭ４６へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第１期間Ｔ１での漏れ発光が起きない。

図１７Ａ及び図１７Ｂに示す第２期間Ｔ２では、第２トランジスタＭ４２、第３トランジスタＭ４３及び第６トランジスタＭ４６をオンにし、第４トランジスタＭ４４及び第５トランジスタＭ４５をオフにする。データ線Ｄ１からはデータ電圧Ｖｄａｔａを供給する。これにより、ノードＢの電位ＶＢはＶｄａｔａ、ノードＤの電位ＶＤはＶｒｓｔにそれぞれ固定される。一方、ノードＡの電位ＶＡは、Ｖｒｓｔから始まって、第１トランジスタＭ４１がオフになることによってＶｄａｔａ＋Ｖｔｈに収束する。このとき、閾値電圧Ｖｔｈを検出するための電流ｉ２は、第１トランジスタＭ４１から第３トランジスタＭ４３へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第２期間Ｔ２での漏れ発光が起きない。

図１８Ａ及び図１８Ｂに示す第３期間Ｔ３では、第２トランジスタＭ４２、第３トランジスタＭ４３及び第６トランジスタＭ４６をオフにし、第４トランジスタＭ４４及び第５トランジスタＭ４５をオンにする。データ線Ｄ１からはＶＤＤを供給する。これにより、第１トランジスタＭ４１のゲート・ソース間にはコンデンサ１２の両端子間の電位差Ｖｄａｔａ＋Ｖｔｈ−ＶＤＤが印加され、それに応じた電流Ｉが発光素子１１に流れ、発光素子１１が発光する。

このときの電流Ｉは次式で与えられる。
ＶＡ＝Ｖｄａｔａ＋Ｖｔｈ
ＶＢ＝ＶＤＤ
∴Ｉ＝（１／２β）（（ＶＡ−ＶＢ）−Ｖｔｈ）²
＝（１／２β）（（Ｖｄａｔａ＋Ｖｔｈ−ＶＤＤ）−Ｖｔｈ）²
＝（１／２β）（Ｖｄａｔａ−ＶＤＤ）²

上式からわかるように、電流Ｉは、閾値電圧Ｖｔｈの項を含まないので、閾値電圧Ｖｔｈのバラツキ及び変動の影響を受けない。

なお、ＶＤＤ＞ＶＳＳ≧Ｖｒｓｔが成り立つ。一例を述べれば、ＶＤＤ＝２Ｖ、ＶＳＳ＝−８Ｖ、Ｖｒｓｔ＝−８Ｖ、Ｖｄａｔａ＝０．５〜２．５Ｖ、Ｔ１＝１μｓ、Ｔ２＝９μｓである。

スイッチ部４３は六個以上のトランジスタで構成してもよい。本実施形態４では全てのトランジスタをｐチャネル型とした。しかし、これに限らず、一部又は全部のトランジスタをｎチャネル型としてもよい。このとき、ＯＬＥＤの駆動トランジスタをｎチャネル型とした場合は、そのドレイン端子にＯＬＥＤのカソード端子が接続されるようにＯＬＥＤの導通方向を逆向きにする。

次に、画素回路４０について別の視点から言い換えて説明する。

画素回路４０は、発光素子１１と、駆動トランジスタとしての第１トランジスタＭ４１と、プログラミング電圧を供給するためのデータ線Ｄ１（Ｖｄａｔａ）と第１トランジスタＭ４１のソース端子（ノードＢ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第２トランジスタＭ４２と、第１電源線Ｐ１（ＶＤＤ）に一端（ノードＣ）が接続され第１トランジスタＭ４１のゲート端子に他端（ノードＡ）が接続された保持容量としてのコンデンサ１２と、コンデンサ１２の他端（ノードＡ）と第１トランジスタＭ４１のドレイン端子とを結び第１制御信号Ｓｃａｎによりゲート制御される第３トランジスタＭ４３と、第１電源線Ｐ１（ＶＤＤ）と第１トランジスタＭ４１のソース端子とを結び第２制御信号ＥＭによりゲート制御される第４トランジスタＭ４４と、第１トランジスタＭ４１のドレイン端子と発光素子１１の第１端子（アノード端子）とを結び第２制御信号ＥＭによりゲート制御される第５トランジスタＭ４５と、発光素子１１の第１端子（アノード端子）と第４電源線Ｐ４（Ｖｒｓｔ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第６トランジスタＭ４６と、を備えている。

画素回路４０では、発光素子１１の第１端子（アノード端子）と第４電源線Ｐ４（Ｖｒｓｔ）とを結ぶ第６トランジスタＭ４６をオンにすることにより、第１端子（アノード端子）の電位を第４電源線Ｐ４の電位（Ｖｒｓｔ）に固定する。画素回路４０によれば、第４電源線Ｐ４の電位（Ｖｒｓｔ）を第２電源線Ｐ２の電位（ＶＳＳ）と同等以下とすることにより、非発光期間Ｔ４に発光素子１１に流れる漏れ電流を防ぐ。

本実施形態４の画素回路のその他の構成、作用及び効果は、実施形態１〜３の画素回路のそれらと同様である。また、本実施形態４の画素回路を備えた表示装置も、実施形態１の画素回路を備えた表示装置において画素回路を入れ替えることで実現可能である。
＜実施形態５＞
図１９Ａは実施形態５の画素回路の構成を示す回路図であり、図１９Ｂは実施形態５の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。

本実施形態５は、実施形態４において発光素子１１の第２端子（カソード端子）を基板側（ＶＳＳ側に）にしたまま、全てのトランジスタをｎチャネル型に置き換え、これに合わせてゲート・ソース間に接続されるコンデンサ部（１２）及びそれに付随するトランジスタも配置を変えた構成である。そのため、本実施形態５における閾値電圧検出手段は、実施形態４と同じダイオード接続型である。

すなわち、本実施形態５の画素回路５０の概要は、実施形態４における駆動トランジスタ（Ｍ４１）、データ電圧用トランジスタ（Ｍ４２）、短絡用トランジスタ（Ｍ４３）、ゲート電圧用トランジスタ（Ｍ４４）、電源スイッチ用トランジスタ（Ｍ４５）、電流迂回用トランジスタ（Ｍ４６）及びスイッチ部４３を、駆動トランジスタ（Ｍ５１）、データ電圧用トランジスタ（Ｍ５２）、短絡用トランジスタ（Ｍ５３）、ゲート電圧用トランジスタ（Ｍ５４）、電源スイッチ用トランジスタ（Ｍ５５）、電流迂回用トランジスタ（Ｍ５６）及びスイッチ部５３に置き換えることによって、実施形態４と同様に説明することができる。

より詳しく説明すると、画素回路５０は、データ線Ｄ１、第１及び第２制御線Ｓ１，Ｓ２並びに第１、第２及び第４電源線Ｐ１，Ｐ２，Ｐ４に電気的に接続され、第１乃至第６トランジスタＭ５１〜Ｍ５６、コンデンサ１２及び発光素子１１を備えている。

発光素子１１は、第１端子と、第２電源線Ｐ２に電気的に接続された第２端子とを有する。第１トランジスタＭ５１は、第１端子と、第２端子と、制御端子とを有する。第２トランジスタＭ５２は、データ線Ｄ１に電気的に接続された第１端子と、第１トランジスタＭ５１の第２端子に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第３トランジスタＭ５３は、第１トランジスタＭ５１の第１端子に電気的に接続された第１端子と、第１トランジスタＭ５１の制御端子に電気的に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第４トランジスタＭ５４は、第１電源線Ｐ１に電気的に接続された第１端子と、第１トランジスタＭ５１の第１端子に電気的に接続された第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。第５トランジスタＭ５５は、第１のトランジスタＭ５１の第２端子に電気的に接続された第１端子と、発光素子１１の第１端子に電気的に接続された第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。第６トランジスタＭ５６は、発光素子１１の第１端子に電気的に接続された第１端子と、第４電源線Ｐ４に電気的に接続された第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。コンデンサ１２は、第１トランジスタＭ５１の制御端子に電気的に接続された第１端子と、発光素子１１の第１端子に電気的に接続された第２端子とを有する。

ここで、第１トランジスタＭ５１は前述の「駆動トランジスタ」、第２乃至第６トランジスタＭ５２〜Ｍ５６はスイッチ部５３、第６トランジスタＭ５６は前述の「電流迂回用トランジスタ」、コンデンサ１２は前述の「コンデンサ部」にそれぞれ相当する。また、データ線Ｄ１は前述の「データ供給線」、第１電源線Ｐ１は前述の「電源電圧線」にそれぞれ相当する。第１トランジスタＭ５１の第１端子、第２端子及び制御端子は、前述の「駆動トランジスタのソース端子、ドレイン端子及びゲート端子」に相当する。第２トランジスタＭ５２は前述の「データ電圧用トランジスタ」、第３トランジスタＭ５３は前述の「短絡用トランジスタ」、第４トランジスタＭ５４は前述の「ゲート電圧用トランジスタ」、第５トランジスタＭ５５は前述の「電源スイッチ用トランジスタ」、にそれぞれ相当する。

図２０Ａ乃至図２２Ｂは本実施形態５の画素回路の動作（駆動方法）を示し、図２０Ａ、図２１Ａ及び図２２Ａは第１乃至第３期間における回路図であり、図２０Ｂ、図２１Ｂ及び図２２Ｂは第１乃至第３期間におけるタイミング図である。以下、図１９Ａ及び図１９Ｂに図２０Ａ乃至図２２８Ｂを加えて、本実施形態５の画素回路の動作（駆動方法）について説明する。

まず、図１５Ａ及び図１５Ｂに基づき、画素回路５０の駆動方法の概要を説明する。画素回路５０の駆動方法は、次の第１乃至第３期間Ｔ１〜Ｔ３を含む。このとき、スイッチ部５３は、次のように動作する。

第１期間Ｔ１：コンデンサ１２に保持された電圧を初期化するとともに、第１トランジスタＭ５１に一定電圧を印加して第１トランジスタＭ５１を一時的にオンにする。このとき、第６トランジスタ５６をオンにすることにより、第１トランジスタＭ５１から供給される電流を、発光素子１１を迂回させて第４電源線Ｐ４へ導く。
第２期間Ｔ２：第１トランジスタＭ５１の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を、コンデンサ１２に保持させる。
第３期間Ｔ３：コンデンサ１２に保持された電圧を第１トランジスタＭ５１に印加することにより、第１トランジスタＭ５１がスイッチ部５３によって印加された電圧に応じた電流を発光素子１１へ供給する。

次に、期間ごとに詳しく説明する。第１期間Ｔ１は初期化期間、第２期間Ｔ２は閾値検出及びデータ記憶期間、第３期間Ｔ３は駆動期間である。各トランジスタは、ｎチャネル型であるため、各制御信号がＬ（ロー）レベルの時にオフとなり、各制御信号がＨ（ハイ）レベルの時にオンとなる。

図２０Ａ及び図２０Ｂに示す第１期間Ｔ１では、第２乃至第６トランジスタＭ５２〜Ｍ５６をオンにする。データ線Ｄ１からはリセット電圧Ｖｒｓｔを供給する。第１期間Ｔ１において、第２乃至第６トランジスタＭ５２〜Ｍ５６がオンになることにより、ノードＡの電位ＶＡ及びノードＣの電位ＶＣはＶＤＤ、ノードＢの電位ＶＢ及びノードＤの電位ＶＤはＶｒｓｔにそれぞれ固定される。このとき、イメージリテンションを防止するための電流ｉ１は、第５トランジスタＭ５４、第１トランジスタＭ５１、第５トランジスタ５５を経て第６トランジスタＭ５６へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第１期間Ｔ１での漏れ発光が起きない。

図２１Ａ及び図２１Ｂに示す第２期間Ｔ２では、第２トランジスタＭ５２、第３トランジスタＭ５３及び第６トランジスタＭ５６をオンにし、第４トランジスタＭ５４及び第５トランジスタＭ５５をオフにする。データ線Ｄ１からはデータ電圧Ｖｄａｔａを供給する。これにより、ノードＢの電位ＶＡはＶｄａｔａ、ノードＤの電位ＶＤはＶｒｓｔにそれぞれ固定される。一方、ノードＡの電位ＶＢは、Ｖｒｓｔから始まって、第１トランジスタＭ５１がオフになることによってＶｄａｔａ＋Ｖｔｈに収束する。このとき、閾値電圧Ｖｔｈを検出するための電流ｉ２は、第１トランジスタＭ５１から第２トランジスタＭ５２へ流れることにより、発光素子１１へは流れない。よって、非発光期間Ｔ４である第２期間Ｔ２での漏れ発光が起きない。

図２２Ａ及び図２２Ｂに示す第３期間Ｔ３では、第２トランジスタＭ５２、第３トランジスタＭ５３及び第６トランジスタＭ５６をオフにし、第４トランジスタＭ５４及び第５トランジスタＭ５５をオンにする。データ線Ｄ１からはリセット電圧Ｖｒｓｔを供給する。これにより、第１トランジスタＭ５１のゲート・ソース間にはコンデンサ１２の両端子間の電位差Ｖｄａｔａ＋Ｖｔｈ−Ｖｒｓｔが印加され、それに応じた電流Ｉが発光素子１１に流れ、発光素子１１が発光する。

このときの電流Ｉは次式で与えられる。
ＶＡ＝Ｖｄａｔａ＋Ｖｔｈ
ＶＢ＝Ｖｒｓｔ
∴Ｉ＝（１／２β）（（ＶＡ−ＶＢ）−Ｖｔｈ）²
＝（１／２β）（（Ｖｄａｔａ＋Ｖｔｈ−Ｖｒｓｔ）−Ｖｔｈ）²
＝（１／２β）（Ｖｄａｔａ−Ｖｒｓｔ）²

上式からわかるように、電流Ｉは、閾値電圧Ｖｔｈの項を含まないので、閾値電圧Ｖｔｈのバラツキ及び変動の影響を受けない。

なお、ＶＤＤ＞ＶＳＳ≧Ｖｒｓｔが成り立つ。一例を述べれば、ＶＤＤ＝１３Ｖ、ＶＳＳ＝３Ｖ、Ｖｒｓｔ＝２Ｖ、Ｖｄａｔａ＝０．５〜２．５Ｖ、Ｔ１＝１μｓ、Ｔ２＝９μｓである。

スイッチ部５３は六個以上のトランジスタで構成してもよい。本実施形態５では全てのトランジスタをｎチャネル型としたが、これに限らず、一部又は全部のトランジスタをｐチャネル型としてもよい。このとき、ＯＬＥＤの駆動トランジスタをｐチャネル型とした場合は、そのソース端子にＯＬＥＤのカソード端子が接続されるようにＯＬＥＤの導通方向を逆向きにする。

次に、画素回路５０について別の視点から言い換えて説明する。

画素回路５０は、発光素子１１と、駆動トランジスタとしての第１トランジスタＭ５１と、プログラミング電圧を供給するためのデータ線Ｄ１と第１トランジスタＭ５１のソース端子（ノードＢ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第２トランジスタＭ５２とを有する。更に、第４電源線Ｐ４（Ｖｒｓｔ）側に一端（ノードＤ）が接続され第１トランジスタＭ５１のゲート端子に他端（ノードＡ）が接続された保持容量としてのコンデンサ１２と、コンデンサ１２の他端（ノードＡ）と第１トランジスタＭ５１のドレイン端子とを結び第１制御信号Ｓｃａｎによりゲート制御される第３トランジスタＭ５３と、第１電源線Ｐ１（ＶＤＤ）と第１トランジスタＭ５１のドレイン端子とを結び第２制御信号ＥＭによりゲート制御される第４トランジスタＭ５４と、第１トランジスタＭ５１のソース端子と発光素子１１の第１端子とを結び第２制御信号ＥＭによりゲート制御される第５トランジスタＭ５５と、発光素子１１の第１端子と第４電源線Ｐ４（Ｖｒｓｔ）とを結び第１制御信号Ｓｃａｎによりゲート制御される第６トランジスタＭ５６と、を備えている。

画素回路５０では、発光素子１１の第１端子（アノード）と第４電源線Ｐ４（Ｖｒｓｔ）とを結ぶ第６トランジスタＭ５６をオンにすることにより、発光素子１１の第１端子（アノード）の電位を第４電源線Ｐ４の電位（Ｖｒｓｔ）に固定するとともに、第４乃至第６トランジスタＭ５４，Ｍ５５，Ｍ５６が同時にオンする期間に、第１電源線Ｐ１（ＶＤＤ）から第４電源線Ｐ４（Ｖｒｓｔ）へ第１トランジスタＭ５１を通して電流が流れる。画素回路５０によれば、第４電源線Ｐ４の電位（Ｖｒｓｔ）を第２電源線Ｐ２の電位（ＶＳＳ）と同等以下とすることにより、非発光期間Ｔ４に発光素子１１に流れる漏れ電流を防ぐ。また、画素回路５０によれば、発光素子１１を点灯する前に第１トランジスタＭ５１に電流を流すことにより、イメージリテンションを防止できる。

本実施形態５の画素回路のその他の構成、作用及び効果は、実施形態１〜４の画素回路のそれらと同様である。また、本実施形態５の画素回路を備えた表示装置も、実施形態１の画素回路を備えた表示装置において画素回路を入れ替えることで実現可能である。

＜実施形態６＞
図２３Ａは実施形態６の画素回路の構成を示す回路図であり、図２３Ｂは実施形態６の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。

本実施形態６の画素回路６０は、第３制御線Ｓ３に更に電気的に接続され、第２トランジスタＭ１２の制御端子が第１制御線Ｓ１に代えて第３制御線Ｓ３に電気的に接続された点で、第２実施形態と異なる。第３制御線Ｓ３からは、第１制御信号Ｓｃａｎとは異なる第３制御信号Ｓｃａｎ’が出力される。つまり、第１期間Ｔ１において、第１制御信号ＳｃａｎはＬレベルになるのに対して、第３制御信号Ｓｃａｎ’はＨレベルになる。

そのため、第１期間Ｔ１において、第２トランジスタＭ１２がオフになることにより、Ｖｄａｔａ≠Ｖｒｅｆであっても第２トランジスタＭ１２を介した短絡電流は生じない。したがって、画素回路６０によれば、データ電圧Ｖｄａｔａの出力タイミングを制約なく設定できる。

本実施形態６の画素回路のその他の構成、作用及び効果は、実施形態１〜５の画素回路のそれらと同様である。また、本実施形態６の画素回路を備えた表示装置も、実施形態１の画素回路を備えた表示装置において画素回路を入れ替えることで実現可能である。更に、本実施形態６は、実施形態２に限らず、他の実施形態にも同様に適用することができる。

＜まとめ＞
以上、本発明を上記各実施形態に即して説明したが、本発明は、上記各実施形態の構成や動作にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得ることが可能な各種変形及び修正を含むことはもちろんである。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。

また、本発明は、次のように言い換えることもできる。

本発明に係る画素回路は、駆動トランジスタとＯＬＥＤの端子とをエミッション用トランジスタで接続し、両者のトランジスタが同時に導通する初期化期間に、駆動トランジスタの端子及び保持容量を初期充電し、その際に流れる電流をＯＬＥＤに流さず、バイパス用トランジスタに流すことで、非発光期間の無効な発光を防ぐ。また、本発明に係る画素回路では、閾値電圧を検出する前に保持容量の端子間電圧をリセットする際に、毎回、駆動トランジスタに一定の電流を流す。これによりイメージリテンション（全黒表示から全白表示への切り替え時の遅れ）を防止する。イメージリテンションの発生原因として、連続した黒表示で長期間電流を流さない時に生じる、ＬＴＰＳＴＦＴからなる駆動トランジスタの閾値電圧シフトがある。

本発明の構成は次のとおりである。ＯＬＥＤ画素構成であり、アノード端子と電源線をつなぐスイッチを設け、非発光期間にスイッチを導通させて、ＯＬＥＤへの印加電圧を固定する。同時に、このスイッチを、駆動トランジスタに流れる電流のパスとする、又は、駆動トランジスタの端子及び保持容量をリセットするパスとする。また、保持容量のリセット時に駆動トランジスタをダイオード接続とし、駆動トランジスタに一定の電流を流す。

本発明の作用は次のとおりである。ＯＬＥＤ素子の二つの端子のうち駆動トランジスタと接続する側にバイパス用トランジスタを接続し、駆動トランジスタの閾値電圧を検出するために流す電流を、ＯＬＥＤ素子に流さず、バイパス用トランジスタに流すことで、非発光期間の無効な発光を防ぐ。

本発明の効果は次のとおりである。ＯＬＥＤの漏れ発光を防止できる。閾値検出時、駆動トランジスタのドレイン端子の電位を固定することにより、飽和領域での動作を保証できる。確実に保持容量をリセットさせ、駆動トランジスタのゲート・ソース間電圧を閾値以上に初期化できる。イメージリテンションを防止できる。

例えば、本発明では、トランジスタ導電タイプ及び発光素子の電極タイプは限定しない。また、発光素子のアノード側を駆動トランジスタに接続するケースと、発光素子のカソード側を駆動トランジスタに接続するケースとでは、回路接続は共通であるからどちらも有効である。したがって、これらのどちらのケースも本発明に含まれる。

上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。

［付記１］（実施形態１）
発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、この電圧を前記駆動トランジスタに印加するスイッチ部と、
を備えた画素回路であって、
前記スイッチ部は、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる前に、一定電圧を前記駆動トランジスタに印加する機能を有する、
画素回路。

［付記２］（実施形態２〜５）
前記スイッチ部は、前記駆動トランジスタから供給される電流を、前記発光素子を通さずに迂回させる電流迂回用トランジスタを有する、
付記１記載の画素回路。

［付記３］（実施形態２〜５）
前記スイッチ部は、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる前に、前記駆動トランジスタ及び前記電流迂回用トランジスタをオンにする、
付記２記載の画素回路。

［付記４］（実施形態１）
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子及び前記ソース端子に対して直列に接続された前記発光素子へ供給し、
前記スイッチ部は、
データ供給線から前記データ電圧を入力するデータ電圧用トランジスタ、基準電圧線から基準電圧を入力する基準電圧用トランジスタ、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加するゲート電圧用トランジスタ、及び、電源電圧線から前記ドレイン端子及び前記ソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタを有し、
前記データ電圧用トランジスタ、前記基準電圧用トランジスタ、前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記ゲート端子と前記ソース端子との間に前記一定電圧を印加し、
前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオンかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオフにすることにより、前記コンデンサ部に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、
前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオフかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加する、
付記１記載の画素回路。

［付記５］（実施形態２、３）
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子及び前記ソース端子に対して直列に接続された前記発光素子へ供給し、
前記スイッチ部は、
前記電流迂回用トランジスタの他に、データ供給線から前記データ電圧を入力するデータ電圧用トランジスタ、基準電圧線から基準電圧を入力する基準電圧用トランジスタ、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加するゲート電圧用トランジスタ、及び、電源電圧線から前記ドレイン端子及び前記ソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタを有し、
前記電流迂回用トランジスタ、前記データ電圧用トランジスタ、前記基準電圧用トランジスタ、前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記ゲート端子と前記ソース端子との間に前記一定電圧を印加し、
前記電流迂回用トランジスタ、前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオンかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオフにすることにより、前記コンデンサ部に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、
前記電流迂回用トランジスタ、前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオフかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加する、
付記２又は３記載の画素回路。

［付記６］（実施形態４、５）
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子及び前記ソース端子に対して直列に接続された前記発光素子へ供給し、
前記スイッチ部は、
前記電流迂回用トランジスタの他に、データ供給線から前記データ電圧を入力するデータ電圧用トランジスタ、前記ゲート端子と前記ドレイン端子とを短絡するスイッチとして機能する短絡用トランジスタ、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加するゲート電圧用トランジスタと、電源電圧線から前記ドレイン端子及び前記ソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタを有し、
前記電流迂回用トランジスタ、前記データ電圧用トランジスタ、前記短絡用トランジスタ、前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記ゲート端子と前記ソース端子との間に前記一定電圧を印加し、
前記電流迂回用トランジスタ、前記データ電圧用トランジスタ及び前記短絡用トランジスタをオンかつ前記ゲート電圧用トランジスタ及び電源スイッチ用トランジスタをオフにすることにより、前記コンデンサ部に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、
前記電流迂回用トランジスタ、前記データ電圧用トランジスタ及び前記短絡用トランジスタをオフかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加する、
付記２又は３記載の画素回路。

［付記７］（実施形態１）
データ線、第１及び第２制御線並びに第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、コンデンサ及び発光素子を備えた画素回路であって、
前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
前記第１トランジスタは、第１端子と、前記発光素子の前記第１端子に電気的に接続された第２端子と、制御端子とを有し、
前記第２トランジスタは、前記データ線に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第３電源線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第１電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記コンデンサは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第１トランジスタは前記駆動トランジスタに相当し、前記第２乃至第５トランジスタは前記スイッチ部に相当し、前記コンデンサは前記コンデンサ部に相当する、
付記１記載の画素回路。

［付記８］（実施形態２）
データ線、第１及び第２制御線並びに第１乃至第４電源線に電気的に接続され、第１乃至第５トランジスタ、コンデンサ及び発光素子を備えた画素回路であって、
前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
前記第１トランジスタは、第１端子と、前記発光素子の前記第１端子に電気的に接続された第２端子と、制御端子とを有し、
前記第２トランジスタは、前記データ線に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第３電源線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第１電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第６トランジスタは、前記発光素子の第１端子に電気的に接続された第１端子と、前記第４電源線に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記コンデンサは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第１トランジスタは前記駆動トランジスタに相当し、前記第２乃至第６トランジスタは前記スイッチ部に相当し、前記第６トランジスタは前記電流迂回用トランジスタに相当し、前記コンデンサは前記コンデンサ部に相当する、
付記２又は３記載の画素回路。

［付記９］（実施形態３）
データ線、第１及び第２制御線並びに第１乃至第４電源線に電気的に接続され、第１乃至第６トランジスタ、コンデンサ及び発光素子を備えた画素回路であって、
前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
前記第１トランジスタは、前記第１電源線に電気的に接続された第１端子と、第２端子と、制御端子とを有し、
前記第２トランジスタは、前記データ線に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第３電源線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第１のトランジスタの前記第２端子に電気的に接続された第１端子と、前記発光素子の前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第６トランジスタは、前記発光素子の第１端子に電気的に接続された第１端子と、前記第４電源線に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記コンデンサは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子とを有し、
前記第１トランジスタは前記駆動トランジスタに相当し、前記第２乃至第６トランジスタは前記スイッチ部に相当し、前記第６トランジスタは前記電流迂回用トランジスタに相当し、前記コンデンサは前記コンデンサ部に相当する、
付記２又は３記載の画素回路。

［付記１０］（実施形態４）
データ線、第１及び第２制御線並びに第１、第２及び第４電源線に電気的に接続され、第１乃至第６トランジスタ、コンデンサ及び発光素子を備えた画素回路であって、
前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
前記第１トランジスタは、第１端子と、第２端子と、制御端子とを有し、
前記第２トランジスタは、前記データ線に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第１トランジスタの前記制御端子に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第１電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第１のトランジスタの前記第２端子に電気的に接続された第１端子と、前記発光素子の前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第６トランジスタは、前記発光素子の第１端子に電気的に接続された第１端子と、前記第４電源線に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記コンデンサは、前記第１電源線に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に電気的に接続された第２端子とを有し、
前記第１トランジスタは前記駆動トランジスタに相当し、前記第２乃至第６トランジスタは前記スイッチ部に相当し、前記第６トランジスタは前記電流迂回用トランジスタに相当し、前記コンデンサは前記コンデンサ部に相当する、
付記２又は３記載の画素回路。

［付記１１］（実施形態５）
データ線、第１及び第２制御線並びに第１、第２及び第４電源線に電気的に接続され、第１乃至第６トランジスタ、コンデンサ及び発光素子を備えた画素回路であって、
前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
前記第１トランジスタは、第１端子と、第２端子と、制御端子とを有し、
前記第２トランジスタは、前記データ線に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第１トランジスタの前記第１端子に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第１電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第１のトランジスタの前記第２端子に電気的に接続された第１端子と、前記発光素子の前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第６トランジスタは、前記発光素子の第１端子に電気的に接続された第１端子と、前記第４電源線に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記コンデンサは、前記第１トランジスタの前記制御端子に電気的に接続された第１端子と、前記発光素子の第１端子に電気的に接続された第２端子とを有し、
前記第１トランジスタは前記駆動トランジスタに相当し、前記第２乃至第６トランジスタは前記スイッチ部に相当し、前記第６トランジスタは前記電流迂回用トランジスタに相当し、前記コンデンサは前記コンデンサ部に相当する、
付記２又は３記載の画素回路。

［付記１２］（実施形態６）
第３制御線に更に電気的に接続され、
前記第２トランジスタの前記制御端子は、前記第１制御線に代えて前記第３制御線に電気的に接続された、
付記７乃至１１のいずれか一つに記載の画素回路。

［付記１３］
前記第４電源線の電位と前記第１電源線の電位との差が、前記第２電源線の電位と前記第１電源線の電位との差よりも大きい、
付記８乃至１１のいずれか一つに記載の画素回路。

［付記１４］
前記第４電源線の電位と前記第１電源線の電位との差が、前記第２電源線の電位と前記第１電源線の電位との差から前記発光素子の閾値電圧を引いた値よりも大きい、
付記８乃至１１のいずれか一つに記載の画素回路。

［付記１５］
前記第４電源線の電位は前記２電源線の電位に等しい、
付記８乃至１１のいずれか一つに記載の画素回路。

［付記１６］
前記第４電源線の電位は前記第３電源線の電位に等しい、
付記８記載の画素回路。

［付記１７］（実施形態２）
データ線、第１及び第２制御線並びに第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、コンデンサ及び発光素子を備えた画素回路であって、
前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
前記第１トランジスタは、第１端子と、前記発光素子の前記第１端子に電気的に接続された第２端子と、制御端子とを有し、
前記第２トランジスタは、前記データ線に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第３電源線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記制御端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第１電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記コンデンサは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、前記第１トランジスタの前記第１端子に電気的に接続された第２端子とを有する、
画素回路。

［付記１８］
マトリクス状に配置された複数の付記１乃至１７のいずれか一つに記載の画素回路を備えた表示装置。

［付記１９］（実施形態１）
発光素子、駆動トランジスタ、コンデンサ部及びスイッチ部を備えた画素回路を駆動する方法であって、
前記スイッチ部が、前記コンデンサ部に保持された電圧を初期化するとともに、前記駆動トランジスタに一定電圧を印加して当該駆動トランジスタを一時的にオンにする第１期間と、
前記スイッチ部が前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を前記コンデンサ部に保持させる第２期間と、
前記スイッチ部が前記コンデンサ部に保持された電圧を前記駆動トランジスタに印加することにより、前記駆動トランジスタが前記スイッチ部によって印加された電圧に応じた電流を前記発光素子へ供給する第３期間と、
を含む画素回路の駆動方法。

［付記２０］（実施形態２〜５）
発光素子、駆動トランジスタ、コンデンサ部、スイッチ部及び電流迂回用トランジスタを備えた画素回路を駆動する方法であって、
前記スイッチ部が、前記コンデンサ部に保持された電圧を初期化するとともに前記駆動トランジスタ及び前記電流迂回用トランジスタを一時的にオンにすることにより、前記駆動トランジスタから供給される電流を前記電流迂回用トランジスタが前記発光素子を通さずに迂回させる第１期間と、
前記スイッチ部が前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を前記コンデンサ部に保持させる第２期間と、
前記スイッチ部が前記コンデンサ部に保持された電圧を前記駆動トランジスタに印加することにより、前記駆動トランジスタが前記スイッチ部によって印加された電圧に応じた電流を前記発光素子へ供給する第３期間と、
を含む画素回路の駆動方法。

１０，２０，３０，４０，５０，６０ 画素回路
１１ 発光素子
１２ コンデンサ（コンデンサ部）
１３，２３，３３，４３，５３ スイッチ部
Ｍ１１，Ｍ３１，Ｍ４１，Ｍ５１ 第１トランジスタ（駆動トランジスタ）
Ｍ１２，Ｍ３２，Ｍ４２，Ｍ５２ 第２トランジスタ（データ電圧用トランジスタ）
Ｍ１３，Ｍ３３，Ｍ４３，Ｍ５３ 第３トランジスタ（基準電圧用トランジスタ、短絡用トランジスタ）
Ｍ１４，Ｍ３４，Ｍ４４，Ｍ５４ 第４トランジスタ（ゲート電圧用トランジスタ）
Ｍ１５，Ｍ３５，Ｍ４５，Ｍ５５ 第５トランジスタ（電源スイッチ用トランジスタ）
Ｍ１６，Ｍ３６，Ｍ４６，Ｍ５６ 第２トランジスタ（電流迂回用トランジスタ）
Ｄ１ データ線（データ供給線）
Ｐ１ 第１電源線（電源電圧線）
Ｐ２ 第２電源線
Ｐ３ 第３電源線（基準電圧線）
Ｐ４ 第４電源線
Ｓ１ 第１制御線
Ｓ２ 第２制御線
Ｓ３ 第３制御線
Ｓｃａｎ 第１制御信号
ＥＭ 第２制御信号
Ｓｃａｎ’ 第３制御信号
ＶＤＤ 第１電源電圧
ＶＳＳ 第２電源電圧
Ｖｒｅｆ 基準電圧
Ｖｒｓｔ リセット電圧
Ｖｄａｔａ データ電圧
Ｖｔｈ 閾値電圧
Ｔ１ 第１期間
Ｔ２ 第２期間
Ｔ３ 第３期間
Ｔ４ 非発光期間
９０ 表示装置
１００ ＴＦＴ基板
１０１ ガラス基板
１０２ 下地絶縁膜
１０３ ポリシリコン層
１０４ ゲート絶縁膜
１０５ 第１金属層
１０６ 層間絶縁膜
１０７ 第２金属層
１０８ ＴＦＴ領域
１０９ コンデンサ領域
１１０ 平坦化膜
１１１ アノード電極
１１２ 素子分離膜
１１３ 有機ＥＬ層
１１４ カソード電極
１１４ａ カソード電極形成領域
１１５ キャップ層
１１６ アクティブマトリクス部
１３１ 走査ドライバ
１３２ エミッション制御ドライバ
１３３ データ線ＥＳＤ保護回路
１３４ デマルチプレクサ
１３５ データドライバＩＣ
１３６ ＦＰＣ
２００ 封止ガラス基板
２０１ λ／４位相差板
２０２ 偏光板
３００ ガラスフリットシール部
３０１ 乾燥空気

Claims (14)

1. 発光素子と、
   印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
   前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持するコンデンサ部と、
   前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、この電圧を前記駆動トランジスタに印加するスイッチ部と、
   を備えた画素回路であって、
   前記スイッチ部は、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる前に、一定電圧を前記駆動トランジスタに印加する機能を有し、
   前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子及び前記ソース端子に対して直列に接続された前記発光素子へ供給し、
   前記スイッチ部は、
   データ供給線から前記データ電圧を入力するデータ電圧用トランジスタ、基準電圧線から基準電圧を入力する基準電圧用トランジスタ、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加するゲート電圧用トランジスタ、及び、電源電圧線から前記ドレイン端子及び前記ソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタを有し、
   前記データ電圧用トランジスタ、前記基準電圧用トランジスタ、前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記ゲート端子と前記ソース端子との間に前記一定電圧を印加し、
   前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオンかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオフにすることにより、前記コンデンサ部に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、
   前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオフかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加する、
   画素回路。
2. 発光素子と、
   印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
   前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持するコンデンサ部と、
   前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、この電圧を前記駆動トランジスタに印加するスイッチ部と、
   を備えた画素回路であって、
   前記スイッチ部は、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる前に、一定電圧を前記駆動トランジスタに印加する機能を有するとともに、前記駆動トランジスタから供給される電流を、前記発光素子を通さずに迂回させる電流迂回用トランジスタを有し、
   前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子及び前記ソース端子に対して直列に接続された前記発光素子へ供給し、
   前記スイッチ部は、
   前記電流迂回用トランジスタの他に、データ供給線から前記データ電圧を入力するデータ電圧用トランジスタ、基準電圧線から基準電圧を入力する基準電圧用トランジスタ、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加するゲート電圧用トランジスタ、及び、電源電圧線から前記ドレイン端子及び前記ソース端子に流れる電流のスイッチとして機能する電源スイッチ用トランジスタを有し、
   前記電流迂回用トランジスタ、前記データ電圧用トランジスタ、前記基準電圧用トランジスタ、前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記ゲート端子と前記ソース端子との間に前記一定電圧を印加し、
   前記電流迂回用トランジスタ、前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオンかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオフにすることにより、前記コンデンサ部に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、
   前記電流迂回用トランジスタ、前記データ電圧用トランジスタ及び前記基準電圧用トランジスタをオフかつ前記ゲート電圧用トランジスタ及び前記電源スイッチ用トランジスタをオンにすることにより、前記コンデンサ部に保持された電圧を前記ゲート端子と前記ソース端子との間に印加する、
   画素回路。
3. 前記スイッチ部は、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる前に、前記駆動トランジスタ及び前記電流迂回用トランジスタをオンにする、
   請求項２記載の画素回路。
4. データ線、第１及び第２制御線並びに第１乃至第３電源線に電気的に接続された前記画素回路であって、
   前記データ供給線は前記データ線に相当し、前記電源電圧線は前記第１電源線に相当し、前記基準電圧線は前記第３電源線に相当し、
   前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
   前記駆動トランジスタは、前記ソース端子に相当する第１端子と、前記発光素子の前記第１端子に電気的に接続されるとともに前記ドレイン端子に相当する第２端子と、前記ゲート端子に相当する制御端子とを有し、
   前記データ電圧用トランジスタは、前記データ線に電気的に接続された第１端子と、前記駆動トランジスタの前記制御端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記基準電圧用トランジスタは、前記第３電源線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記ゲート電圧用トランジスタは、前記基準電圧用トランジスタの前記第２端子に電気的に接続された第１端子と、前記駆動トランジスタの前記制御端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
   前記電源スイッチ用トランジスタは、前記第１電源線に電気的に接続された第１端子と、前記駆動トランジスタの前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
   前記コンデンサ部に相当するコンデンサは、前記基準電圧用トランジスタの前記第２端子に電気的に接続された第１端子と、前記駆動トランジスタの前記第１端子に電気的に接続された第２端子とを有する、
   請求項１記載の画素回路。
5. データ線、第１及び第２制御線並びに第１乃至第４電源線に電気的に接続された前記備えた画素回路であって、
   前記データ供給線は前記データ線に相当し、前記電源電圧線は前記第１電源線に相当し、前記基準電圧線は前記第３電源線に相当し、
   前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
   前記駆動トランジスタは、前記ソース端子に相当する第１端子と、前記発光素子の前記第１端子に電気的に接続されるとともに前記ドレイン端子に相当する第２端子と、前記ゲート端子に相当する制御端子とを有し、
   前記データ電圧用トランジスタは、前記データ線に電気的に接続された第１端子と、前記駆動トランジスタの前記制御端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記基準電圧用トランジスタは、前記第３電源線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記ゲート電圧用トランジスタは、前記基準電圧用トランジスタの前記第２端子に電気的に接続された第１端子と、前記駆動トランジスタの前記制御端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
   前記電源スイッチ用トランジスタは、前記第１電源線に電気的に接続された第１端子と、前記駆動トランジスタの前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
   前記電流迂回用トランジスタは、前記発光素子の第１端子に電気的に接続された第１端子と、前記第４電源線に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記コンデンサ部に相当するコンデンサは、前記基準電圧用トランジスタの前記第２端子に電気的に接続された第１端子と、前記駆動トランジスタの前記第１端子に電気的に接続された第２端子とを有する、
   請求項２記載の画素回路。
6. データ線、第１及び第２制御線並びに第１乃至第４電源線に電気的に接続された前記画素回路であって、
   前記データ供給線は前記データ線に相当し、前記電源電圧線は前記第１電源線に相当し、前記基準電圧線は前記第３電源線に相当し、
   前記発光素子は、第１端子と、前記第２電源線に電気的に接続された第２端子とを有し、
   前記駆動トランジスタは、前記第１電源線に電気的に接続されるとともに前記ドレイン端子に相当する第１端子と、前記ソース端子に相当する第２端子と、前記ゲート端子に相当する制御端子とを有し、
   前記データ電圧用トランジスタは、前記データ線に電気的に接続された第１端子と、前記駆動トランジスタの前記制御端子に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記基準電圧用トランジスタは、前記第３電源線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記ゲート電圧用トランジスタは、前記基準電圧用トランジスタの前記第２端子に電気的に接続された第１端子と、前記駆動トランジスタの前記制御端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
   前記電源スイッチ用トランジスタは、前記駆動トランジスタの前記第２端子に電気的に接続された第１端子と、前記発光素子の前記第１端子に電気的に接続された第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
   前記電流迂回用トランジスタは、前記発光素子の第１端子に電気的に接続された第１端子と、前記第４電源線に電気的に接続された第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
   前記コンデンサ部に相当するコンデンサは、前記基準電圧用トランジスタの前記第２端子に電気的に接続された第１端子と、前記駆動トランジスタの前記第２端子に電気的に接続された第２端子とを有する、
   請求項２記載の画素回路。
7. 第３制御線に更に電気的に接続され、
   前記データ電圧用トランジスタの前記制御端子は、前記第１制御線に代えて前記第３制御線に電気的に接続された、
   請求項４乃至６のいずれか一つに記載の画素回路。
8. 前記第４電源線の電位と前記第１電源線の電位との差が、前記第２電源線の電位と前記第１電源線の電位との差よりも大きい、
   請求項５又は６記載の画素回路。
9. 前記第４電源線の電位と前記第１電源線の電位との差が、前記第２電源線の電位と前記第１電源線の電位との差から前記発光素子の閾値電圧を引いた値よりも大きい、
   請求項５又は６記載の画素回路。
10. 前記第４電源線の電位は前記第２電源線の電位に等しい、
    請求項５又は６記載の画素回路。
11. 前記第４電源線の電位は前記第３電源線の電位に等しい、
    請求項５記載の画素回路。
12. マトリクス状に配置された複数の請求項１乃至１１のいずれか一つに記載の画素回路を備えた表示装置。
13. 請求項１記載の画素回路を駆動する方法であって、
    前記スイッチ部が、前記コンデンサ部に保持された電圧を初期化するとともに、前記駆動トランジスタに一定電圧を印加して当該駆動トランジスタを一時的にオンにする第１期間と、
    前記スイッチ部が前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を前記コンデンサ部に保持させる第２期間と、
    前記スイッチ部が前記コンデンサ部に保持された電圧を前記駆動トランジスタに印加することにより、前記駆動トランジスタが前記スイッチ部によって印加された電圧に応じた電流を前記発光素子へ供給する第３期間と、
    を含む画素回路の駆動方法。
14. 請求項２記載の画素回路を駆動する方法であって、
    前記スイッチ部が、前記コンデンサ部に保持された電圧を初期化するとともに前記駆動トランジスタ及び前記電流迂回用トランジスタを一時的にオンにすることにより、前記駆動トランジスタから供給される電流を前記電流迂回用トランジスタが前記発光素子を通さずに迂回させる第１期間と、
    前記スイッチ部が前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を前記コンデンサ部に保持させる第２期間と、
    前記スイッチ部が前記コンデンサ部に保持された電圧を前記駆動トランジスタに印加することにより、前記駆動トランジスタが前記スイッチ部によって印加された電圧に応じた電流を前記発光素子へ供給する第３期間と、
    を含む画素回路の駆動方法。

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