CN114758624B - 像素电路及其驱动方法、阵列基板、显示面板和显示装置 - Google Patents

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Abstract

本发明实施例公开了一种像素电路及其驱动方法、阵列基板、显示面板和显示装置。像素电路包括驱动模块，驱动模块的控制端与第一节点电连接，第一端与第一电源电压端电连接，第二端与发光元件的第一电极电连接；第一初始化模块，第一N型晶体管和第二N型晶体管，第一N型晶体管的控制端与扫描信号端电连接，第一端与第一参考信号端电连接，第二端与第二N型晶体管的第一端电连接，第二N型晶体管的控制端与使能信号端电连接，第二端与第一节点电连接；数据写入模块，数据写入模块的控制端与扫描信号端电连接，第一端与数据信号端电连接，第二端与驱动模块的第一端电连接。本发明实施例简化了周边驱动电路，可使显示面板实现更窄的边框。

Description

像素电路及其驱动方法、阵列基板、显示面板和显示装置
技术领域
本发明实施例涉及显示技术，尤其涉及一种像素电路及其驱动方法、阵列基板、显示面板和显示装置。
背景技术
随着显示技术的发展，有机发光二极管(Organic Light Emitting Diode，OLED)显示器以其主动发光、视角广、对比度高、功耗低、响应速度快等优点，在显示领域得到越来越广泛的应用，且逐渐取代传统的液晶显示器(Liquid Crystal Display，LCD)。
为了提升OLED的显示稳定性，驱动OLED发光的像素电路包括多个晶体管，由于金属氧化物(例如铟镓锌氧化物IGZO)晶体管相比于低温多晶硅(LTPS)晶体管具有透过率高、电子迁移率低、开关比大、功耗低等优点，现有像素电路的设计中使用IGZO晶体管替换部分LTPS晶体管，以减小电路的漏电流。但由于像素电路内有LTPS P型晶体管和IGZO N型晶体管两种不同类型的晶体管，导致像素电路中需要三组不同的扫描电路进行驱动，无法获得更窄的边框。
发明内容
本发明实施例提供一种像素电路及其驱动方法、阵列基板、显示面板和显示装置，该像素电路只需要两组扫描电路实现驱动，简化了周边驱动电路，可使显示面板实现更窄的边框。
第一方面，本发明实施例提供一种像素电路，包括：
驱动模块，所述驱动模块的控制端与第一节点电连接，所述驱动模块的第一端与第一电源电压端电连接，所述驱动模块的第二端与发光元件的第一电极电连接；
第一初始化模块，所述第一初始化模块包括第一N型晶体管和第二N型晶体管，所述第一N型晶体管的控制端与扫描信号端电连接，所述第一N型晶体管的第一端与第一参考信号端电连接，所述第一N型晶体管的第二端与所述第二N型晶体管的第一端电连接，所述第二N型晶体管的控制端与使能信号端电连接，所述第二N型晶体管的第二端与所述第一节点电连接；
数据写入模块，所述数据写入模块的控制端与所述扫描信号端电连接，所述数据写入模块的第一端与数据信号端电连接，所述数据写入模块的第二端与所述驱动模块的第一端电连接。
第二方面，本发明实施例还提供一种像素电路的驱动方法，用于驱动上述的像素电路，所述驱动方法包括：
在初始化阶段，控制第一初始化模块导通，控制数据写入模块以及驱动模块关断，所述第一初始化模块对第一节点的电位进行初始化；
在数据写入阶段，控制所述数据写入模块以及所述驱动模块导通，控制所述第一初始化模块关断，所述数据写入模块将数据信号写入所述第一节点；
在发光阶段，控制所述驱动模块导通，控制所述数据写入模块与所述第一初始化模块关断，所述驱动模块向发光元件提供驱动电流，所述发光元件响应所述驱动电流发光。
第三方面，本发明实施例还提供一种阵列基板，包括显示区，所述显示区包括多个阵列排布的像素电路。
第四方面，本发明实施例还提供一种显示面板，包括上述的阵列基板。
第五方面，本发明实施例还提供一种显示装置，包括上述的显示面板。
本发明实施例提供的像素电路，包括驱动模块、第一初始化模块和数据写入模块；其中驱动模块的控制端与第一节点电连接，驱动模块的第一端与第一电源电压端电连接，驱动模块的第二端与发光元件的第一电极电连接；第一初始化模块包括第一N型晶体管和第二N型晶体管，第一N型晶体管的控制端与扫描信号端电连接，第一N型晶体管的第一端与第一参考信号端电连接，第一N型晶体管的第二端与第二N型晶体管的第一端电连接，第二N型晶体管的控制端与使能信号端电连接，第二N型晶体管的第二端与第一节点电连接；数据写入模块的控制端与扫描信号端电连接，数据写入模块的第一端与数据信号端电连接，数据写入模块的第二端与驱动模块的第一端电连接。与现有技术相比，本发明实施例提供的像素电路仅需要设置一个扫描信号端和一个使能信号端，只需要对应设置两组扫描电路实现驱动，有利于简化周边驱动电路，可使显示面板实现更窄的边框。
附图说明
图1为现有技术中一种像素电路的结构示意图；
图2为本发明实施例提供的一种像素电路的结构示意图；
图3为本发明实施例提供的另一种像素电路的结构示意图；
图4为本发明实施例提供的又一种像素电路的结构示意图；
图5为本发明实施例提供的一种像素电路的具体电路结构示意图；
图6为本发明实施例提供的一种像素电路的驱动方法的流程示意图；
图7为本发明实施例提供的一种像素电路的控制信号的驱动时序示意图；
图8为本发明实施例提供的一种像素电路在初始化阶段的结构示意图；
图9为本发明实施例提供的一种像素电路在数据写入阶段的结构示意图；
图10为本发明实施例提供的一种像素电路在发光阶段的结构示意图；
图11为本发明实施例提供的一种像素电路在阵列基板的结构示意图；
图12为本发明实施例提供的另一种像素电路在阵列基板的结构示意图；
图13为本发明实施例提供的一种阵列基板的结构示意图；
图14～图17分别为本发明实施例提供的另一种阵列基板的结构示意图；
图18为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。需要注意的是，本发明实施例所描述的“上”、“下”、“左”、“右”等方位词是以附图所示的角度来进行描述的，不应理解为对本发明实施例的限定。此外在上下文中，还需要理解的是，当提到一个元件被形成在另一个元件“上”或“下”时，其不仅能够直接形成在另一个元件“上”或者“下”，也可以通过中间元件间接形成在另一元件“上”或者“下”。术语“第一”、“第二”等仅用于描述目的，并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
图1为现有技术中一种像素电路的结构示意图。参考图1，该像素电路包括七个晶体管M1′～M7′和一个电容Cst′，其中M1′、M2′、M3′、M6′和M7′均采用LPTS的P型晶体管，为了减小N1节点的漏电流，M4′和M5′采用IGZO N型晶体管。图1所示的像素电路中，M1′和M6′的栅极与使能信号端Emit连接，M2′和M7′的栅极和扫描信号端S1连接，M4′的栅极与扫描信号端SP1连接，M5′的栅极与扫描信号端SP2连接。由于像素电路内含有两种不同类型的晶体管，因此在控制电路时的扫描信号需要SP(SP1和SP2)、S(S1)和Emit三组扫描电路分别提供三种不同的时序驱动，这样显示面板的左右边框会变大，导致无法获得更窄的边框。
为了解决上述问题，图2为本发明实施例提供的一种像素电路的结构示意图。参考图2，该像素电路包括：驱动模块10，驱动模块10的控制端与第一节点N1电连接，驱动模块10的第一端与第一电源电压端PVDD电连接，驱动模块10的第二端与发光元件(例如可以为LED)的第一电极电连接；第一初始化模块20，第一初始化模块20包括第一N型晶体管21(M5)和第二N型晶体管22(M8)，第一N型晶体管21的控制端与扫描信号端S电连接，第一N型晶体管21的第一端与第一参考信号端Vref1电连接，第一N型晶体管21的第二端与第二N型晶体管22的第一端电连接，第二N型晶体管22的控制端与使能信号端Emit电连接，第二N型晶体管22的第二端与第一节点N1电连接；数据写入模块30，数据写入模块30的控制端与扫描信号端S电连接，数据写入模块30的第一端与数据信号端Data电连接，数据写入模块30的第二端与驱动模块10的第一端电连接。
其中，驱动模块10用于根据数据信号驱动发光元件LED发光，驱动模块10可以包括N型晶体管或P型晶体管形成的驱动晶体管。具体实施时，驱动模块10的第一端与第一电源电压端PVDD电连接可以是直接电连接，也可以通过在中间设置其他元件间接电连接，也可以是耦合连接。数据写入模块30用于在对应的扫描信号端S的控制下，向第一节点N1写入数据信号，数据信号用于控制驱动模块10输出的驱动电流的大小，以控制发光元件的亮度。数据写入模块30可以包括P型晶体管。第一初始化模块20用于对第一节点N1的电压进行初始化，扫描信号端S和使能信号端Emit输出的控制信号分别控制第一N型晶体管21和第二N型晶体管22的导通和关断，其中第一N型晶体管21的控制端和数据写入模块30的控制端连接至同一个扫描信号端S，从而与现有技术相比，实现减少一组扫描电路的效果。
本发明实施例提供的像素电路，仅需要设置一个扫描信号端和一个使能信号端，只需要对应设置两组扫描实现驱动，有利于简化周边驱动电路，可使显示面板实现更窄的边框。
图3为本发明实施例提供的另一种像素电路的结构示意图。参考图3，可选的，该像素电路还包括：阈值补偿模块40，阈值补偿模块40包括第三N型晶体管41(M4)，第三N型晶体管41的控制端与使能信号端Emit电连接，第三N型晶体管41的第一端与驱动模块10的第二端电连接，第三N型晶体管41的第二端与第一节点N1电连接。
其中，阈值补偿模块40用于实现驱动模块10中驱动晶体管栅极的阈值补偿，具体实施时，在数据写入模块30将数据信号写入第一节点N1时，使能信号端Emit的控制信号控制第三N型晶体管41导通，数据信号端Data提供的数据电压VData通过驱动模块10和第三N型晶体管41写入第一节点N1，其中第二节点电压N2的为VData，第一节点N1的电压为VData-Vth，其中Vth为驱动模块中驱动晶体管的阈值电压，通过在第一节点N1预存与Vth相关的电压，发光元件电流公式中与Vth有关的量可以消除，从而流过发光元件的电流与Vth无关，实现阈值补偿。
可选的，本实施例中，第一N型晶体管21、第二N型晶体管22和第三N型晶体管41均为包括氧化物半导体的晶体管，例如可以为IGZO晶体管。在其他实施例中，第一N型晶体管21、第二N型晶体管22和第三N型晶体管41也可以选用其他类型的氧化物半导体晶体管，具体实施时可以根据实际情况选择。
图4为本发明实施例提供的又一种像素电路的结构示意图。参考图4，可选的，该像素电路还包括：存储模块50，存储模块50的第一端与第一电源电压端PVDD电连接，存储模块50的第二端与第一节点N1电连接；第二初始化模块60，第二初始化模块60的控制端与扫描信号端S电连接，第二初始化模块60的第一端与第二参考信号端Vref2电连接，第二初始化模块60的第二端与发光元件LED的第一电极电连接；第一发光控制模块70，第一发光控制模块70的控制端与使能信号端Emit电连接，第一发光控制模块70的第一端与第一电源电压端PVDD电连接，第一发光控制模块70的第二端与驱动模块10的第一端电连接；和/或，第二发光控制模块80，第二发光控制模块80的控制端与使能信号端Emit电连接，第二发光控制模块80的第一端与驱动模块10的第二端电连接，第二发光控制模块80的第二端与发光元件LED的第一电极电连接，发光元件LED的第二电极与第二电源电压端PVEE电连接。
其中，存储模块50用于维持发光元件LED在发光阶段时第一节点N1的电位。第二初始化模块60用于在发光元件LED发光之前对发光元件LED的第一电极(例如可以为阳极)进行复位，避免发光亮度受到上一次发光时的影响。第一发光控制模块70和/或第二发光控制模块80用于在发光导通，使驱动电流流过发光元件LED发光。本实施例中，发光元件LED的第一电极为阳极，第二电极为阴极，第一电源电压端PVDD提供阳极电压，第二电源电压端PVEE提供阴极电压。
图5为本发明实施例提供的一种像素电路的具体电路结构示意图。参考图5，可选的，驱动模块10包括驱动晶体管M3，数据写入模块包括30第四晶体管M2，第一发光控制模块70包括第五晶体管M1，第二发光控制模块80包括第六晶体管M6，第二初始化模块60包括第七晶体管M7，存储模块50包括第一电容Cst。第五晶体管M1的控制端与使能信号端Emit电连接，第五晶体管M1的第一端与第一电源电压端PVDD电连接，第五晶体管M1的第二端与驱动晶体管M3的第一端电连接；驱动晶体管M3的控制端与第一节点N1电连接，驱动晶体管M3的第二端与第六晶体管M6的第一端电连接；第四晶体管M2的控制端与扫描信号端S电连接，第四晶体管M2的第一端与数据信号端Data电连接，第四晶体管M2的第二端与驱动晶体管M3的第一端电连接；第六晶体管M6的控制端与使能信号端Emit电连接，第六晶体管M6的第二端与发光元件LED的第一电极电连接；第七晶体管M7的控制端与扫描信号端S电连接，第七晶体管M7的第一端与第二参考信号端Vref2电连接，第七晶体管M7的第二端与发光元件LED的第一电极电连接；第一电容Cst的第一端与第一节点N1电连接，第一电容Cst的第二端与第一电源电压端PVDD电连接。
可以理解的是，由于第一初始化模块20和第二初始化模块60可以在不同的时间段工作，因此两个初始化信号也可以由同一根信号线在不同的时间提供，示例性的，本实施例中第一参考信号端Ref1和第二参考信号端Ref2为同一信号端，这样设置可以减少走线数量，简化像素电路结构。
可选的，本实施例中，驱动晶体管M3、第四晶体管M2、第五晶体管M1、第六晶体管M6和第七晶体管M7均为P型晶体管，进一步的，P型晶体管为包括低温多晶硅LTPS半导体的晶体管。利用LTPS工艺形成的晶体管具有迁移率高、充电快的优点。
上述实施例中介绍了本发明实施例提供的像素电路的具体结构，由于本发明实施例提供的像素电路与现有的像素电路相比减少了扫描电路的数量，其驱动方式也与现有技术不同，以下结合像素电路的驱动方法介绍像素电路的工作原理。图6为本发明实施例提供的一种像素电路的驱动方法的流程示意图，该驱动方法用于驱动上述实施例提供的像素电路，参考图6，该驱动方法包括：
步骤S110、在初始化阶段，控制第一初始化模块导通，控制数据写入模块以及驱动模块关断，第一初始化模块对第一节点的电位进行初始化。
其中，初始化阶段为像素电路控制的第一个阶段，用来对第一节点的电位进行初始化，第一参考信号端Vref1提供的参考电压通过第一初始化模块写入第一节点，例如驱动模块中的驱动晶体管为P型晶体管时，参考电压为一个低电平信号，具体低电平信号的电压可以根据实际情况选择。
步骤S120、在数据写入阶段，控制数据写入模块以及驱动模块导通，控制第一初始化模块关断，数据写入模块将数据信号写入第一节点。
其中，数据写入阶段为像素电路控制的第二个阶段，用来将数据信号写入第一节点，数据信号的电压值不同，在后续发光阶段驱动模块中的驱动模块导通程度不同，以此控制驱动电流的大小，从而控制发光元件实现不同亮度的显示。
步骤S130、在发光阶段，控制驱动模块导通，控制数据写入模块与第一初始化模块关断，驱动模块向发光元件提供驱动电流，发光元件响应驱动电流发光。
其中，发光阶段为像素电路控制的第三个阶段，根据前一阶段输入不同的数据电压，可以实现发光元件不同亮度的显示。对于整个显示面板，所有像素电路逐行扫描，实现画面显示。
可选的，第一初始化模块包括第一N型晶体管和第二N型晶体管，第一N型晶体管的控制端与扫描信号端S电连接，第二N型晶体管的控制端与使能信号端Emit电连接，像素电路还包括阈值补偿模块，阈值补偿模块包括第三N型晶体管。驱动模块包括驱动晶体管M3，数据写入模块包括第四晶体管M2，第一发光控制模块包括第五晶体管M1，第二发光控制模块包括第六晶体管M6，第二初始化模块包括第七晶体管M7，存储模块包括第一电容Cst。图7为本发明实施例提供的一种像素电路的控制信号的驱动时序示意图，图8为本发明实施例提供的一种像素电路在初始化阶段的结构示意图，图9为本发明实施例提供的一种像素电路在数据写入阶段的结构示意图，图10为本发明实施例提供的一种像素电路在发光阶段的结构示意图。
参考图7和图8，在初始化阶段T1，扫描信号端S输出的控制信号控制第一N型晶体管M5导通，使能信号端Emit输出的控制信号控制第二N型晶体管M8导通，以使第一初始化模块导通。
可以理解的是，对于N型晶体管，栅极电压为高电平时导通，对于P型晶体管，栅极电压为低电平时导通。在初始化阶段T1，扫描信号端S输出高电平，高电平控制第一N型晶体管M5导通，使能信号端Emit输出高电平，高电平控制第二N型晶体管M8导通，第一参考信号端Vref1提供的参考电压(低电平)经过第一N型晶体管M5和第二N型晶体管M8输入第一节点N1，实现第一节点N1的初始化。在此阶段，第五晶体管M1和第六晶体管M6在使能信号端Emit提供的高电平的控制下关断，第四晶体管M2和第七晶体管M7在扫描信号端S提供的高电平的控制下关断。
参考图7和图9，在数据写入阶段T2，扫描信号端S输出的控制信号控制第一N型晶体管M5关断，使能信号端Emit输出的控制信号控制第二N型晶体管M8导通，以使第一初始化模块关断。
在数据写入阶段T2，扫描信号端S输出低电平，使能信号端Emit输出高电平，第四晶体管M2在扫描信号端S提供的低电平的控制下导通，第三N型晶体管M4在使能信号端Emit提供的高电平的控制下导通，由于初始化阶段T1时第一节点N1写入了低电平，此时驱动晶体管M3也处于导通状态，数据信号端Data提供的数据电压经过第四晶体管M2、驱动晶体管M3和第三N型晶体管M4后写入第一节点N1，同时实现驱动晶体管M3栅极的阈值补偿。在此阶段，第五晶体管M1和第六晶体管M6在使能信号端Emit提供的高电平的控制下关断，虽然第二N型晶体管M8处于导通状态，但第一N型晶体管M5在扫描信号端S提供的低电平的控制下关断，因此第一初始化模块处于关断状态。在数据写入阶段T2，第七晶体管M7在扫描信号端S提供的低电平的控制下导通，第二参考信号端Vref2提供的参考电压是发光元件LED的第一电极复位。
参考图7和图10，在发光阶段T3，扫描信号端S输出的控制信号控制第一N型晶体管M5导通，使能信号端Emit输出的控制信号控制第二N型晶体管M8关断，以使第一初始化模块关断。
其中，在发光阶段T3，扫描信号的S1输出高电平，使能信号端Emit输出低电平，第五晶体管M1和第六晶体管M6在使能信号端Emit提供的低电平的控制下导通，第三N型晶体管M4在使能信号端Emit提供的低电平的控制下关断，第一电源电压端PVDD提供的电流依次经过第五晶体管M1、驱动晶体管M3和第六晶体管M6后流入发光元件LED，实现发光元件的显示。在此阶段，虽然第一N型晶体管M5导通，但是第二N型晶体管M8关断，因此第一初始化模块关断，第七晶体管M7在扫描信号端S提供的高电平的控制下关断。
综上，本发明实施例的技术方案，仅需要设置一个扫描信号端和一个使能信号端即可驱动对应的像素电路，可使显示面板实现更窄的边框。
本发明实施例还提供一种阵列基板，包括显示区，显示区包括多个阵列排布的如上实施例提供的任意一种像素电路。由于本发明实施例提供的阵列基板包括上述实施例提供的任意一种像素电路，具备窄边框的技术效果。
图11为本发明实施例提供的一种像素电路在阵列基板的结构示意图。参考图11，可选的，像素电路包括沿第一方向x延伸的第一扫描信号线S1、第二扫描信号线S2、第一使能信号线Emit1和第二使能信号线Emit2。第一使能信号线Emit1和第二使能信号线Emit2分别位于驱动模块10的两侧，示例性的，驱动模块10包括驱动晶体管M3，图11中第一使能信号线Emit1位于驱动晶体管M3上方，第二使能信号线Emit2位于驱动晶体管M3下方。第一扫描信号线S1位于第一使能信号线Emit1和驱动模块10之间，第二扫描信号线S2位于第一使能信号线Emit1远离驱动模块10的一侧。
其中，第一扫描信号线S1和第二扫描信号线S2可以连接至同一个扫描信号端(图11中未示出)，第一使能信号线Emit1和第二使能信号线Emit2可以连接至同一个使能信号端(图11中未示出)，从而使用两组扫描电路即可驱动，与现有需要设置三组扫描电路相比，有利于实现窄边框。
继续参考图11，可选的，像素电路还包括第一半导体有源层100和第二半导体有源层200；第二扫描信号线S2与第二半导体有源层200交叠，形成第一N型晶体管M5，第二扫描信号线S2与第一半导体有源层100交叠，形成第七晶体管M7，第七晶体管M7的一端与发光元件的阳极RE连接；第一使能信号线Emit1与第二半导体有源层200交叠，形成第二N型晶体管M8和第三N型晶体管M4；第一扫描信号线S1与第一半导体有源层100交叠，形成第四晶体管M2；第二使能信号线Emit2与第一半导体有源层100交叠，形成第五晶体管M1和第六晶体管M6。
可以理解的是，扫描信号线或使能信号线与对应的半导体有源层交叠的区域形成晶体管的栅极，栅极两侧掺杂其他元素形成晶体管的源极和漏极。对于同种有源层形成晶体管之间的连接，可以通过对有源层进行重掺杂实现导电功能，对于不同种有源层形成的晶体管之间的连接，可以利用跨层的金属走线实现连接，具体实施时可以根据实际电路结构布局进行设计。
其中，第一半导体有源层100包括低温多晶硅半导体有源层，第二半导体有源层200包括氧化物半导体有源层，例如IGZO有源层。
继续参考图11，可选的，像素电路还包括沿第二方向y延伸的数据信号线D和第一电源电压信号线VDD，数据信号线D与第四晶体管M2的第一端电连接，第一电源电压信号线VDD与第五晶体管M1的第一端电连接，第二方向y与第一方向x交叉。
其中，信号线与有源层不同层，在需要连接时在对应位置设置通孔即可，如图11中的圆形(椭圆)区域表示通孔位置。第一方向x可以与像素电路所成阵列的行方向平行，第二方向y可以与像素电路所称阵列的列方向平行，第一方向x上的第一扫描信号线S1、第二扫描信号线S2、第一使能信号线Emit1与第二使能信号线Emit2可以位于同一层，第二方向y上的数据信号线D和第一电源电压信号线VDD可以位于同一层，在其他实施例中，也可以设置第一扫描信号线S1和第二扫描信号线S2位于同一层，第一使能信号线Emit1与第二使能信号线Emit2可以位于同一层，但两种信号线不同层，数据信号线D和第一电源电压信号线VDD位于不同层，具体实施时可以根据实际情况设计。图11中示出数据信号线D和第一电源电压信号线VDD位于不同层，若二者同层，可以在出数据信号线D和第一电源电压信号线VDD的交叠位置(第一电源电压信号线与VDD与第五晶体管M1连接处)做跨线处理避免两种信号线短路。
可选的，第一半导体有源层和第二半导体有源层通过金属走线电连接，金属走线与数据信号线或第一电源电压信号线同层。
由于第一半导体层和第二半导体层材料不同，而且一般不同层设置，二者不能实现直接电连接，因此需要设置连接走线。图11中示意性示出第一半导体有源层100和第二半导体有源层200通过与数据信号线同层的金属走线300连接，以实现驱动晶体管M3和第三N型晶体管M4之间的连接，在其他实施例中，金属走线也可以与第一电源电压信号线同层，或者与像素电路中其他信号线同层，但必须保证金属走线与第一扫描信号线S1绝缘。
在本实施例中，第一N型晶体管M5和第七晶体管M7的类型不同，为了避免二者的有源层直接连接，设置有第一参考信号线ref1和第二参考信号线ref2，分别与第一参考信号端Vref1和第二参考信号端Vref1连接。
图12为本发明实施例提供的另一种像素电路在阵列基板的结构示意图。参考图12，可选的，像素电路包括第一像素电路A1和第二像素电路A2，第一像素电路A1和第二像素电路A2共用同一条电源电压信号线VDD，第一像素电路A1和第二像素电路A1关于电源电压信号线VDD对称设置。
通过设置第一像素电路A1和第二像素电路A2关于电源电压信号线VDD对称设置，有利于减少电源电压信号线VDD的数量，简化电路结构，而且可以设置电源电压信号线VDD的宽度更宽，有利于减小电阻，降低电压降。
图13为本发明实施例提供的一种阵列基板的结构示意图。参考图13，可选的，该阵列基板包括显示区400和围绕显示区的边框区500，其中显示区包括多个阵列排布的像素电路(图13中未示出)，边框区500包括移位寄存电路510，移位寄存电路510包括多个级联的第一移位寄存器511和多个级联的第二移位寄存器512，第一移位寄存器511的输出端为扫描信号端S(图13未示出)，第二移位寄存器512的输出端为使能信号端Emit(图13未示出)。
其中，第一移位寄存器511和第二移位寄存器512均为包括多个晶体管和电容的移位寄存器，用于提供像素电路中晶体管栅极所需的控制信号，以控制对应的晶体管导通或关断，具体电路结构可以根据实际情况选择，本发明实施例对此不作限定。其中第一移位寄存器511位于第二移位寄存器512靠近显示区400的一侧仅是示意性的，本发明实施例不对二者的顺序作限定。本实施例中，示意性示出移位寄存电路510位于阵列基板的左右边框，在其他实施例中，也可以只设置在一个边框，或者第一移位寄存器511和第二移位寄存器512可以分别位于不同的边框。
本发明实施例提供的像素电路中，包括两条扫描信号线(如图11中第一扫描信号线S1和第二扫描信号线S2)和两条使能信号线(如图11中第一使能信号线Emit1和第二使能信号线Emit2)，本实施例中，第一移位寄存器511的输出端一分为二分别与两条扫描信号线连接，第二移位寄存器512的输出端一分为二分别与两条使能信号线连接，在具体实施时，同一个第一移位寄存器511可以与同一行像素电路中的两条扫描信号线连接，也可以与不同行像素电路中的两条扫描信号线连接，同一个第二移位寄存器512与同一行像素电路中的两条使能信号线连接，也可以与不同行像素电路中的两条使能信号线连接。
可选的，阵列基板包括n行像素电路，每行像素电路通过第一扫描信号线和第二扫描信号线连接；第一移位寄存器包括位于第一边框区的n级第一子移位寄存器和位于第二边框区的n级第二子移位寄存器；第i级第一子移位寄存器的输出端与第i行像素电路中的第一扫描信号线和第二扫描信号线均连接，第i级第二子移位寄存器的输出端与第i行像素电路中的第一扫描信号线和第二扫描信号线均连接；其中，0<i≤n，n≥2，且i，n均为整数。
可选的，阵列基板包括n行像素电路，每行像素电路通过第一扫描信号线和第二扫描信号线连接；第一移位寄存器包括位于第一边框区的n级第一子移位寄存器和位于第二边框区的n级第二子移位寄存器；第i级第一子移位寄存器的输出端与第i行像素电路中的第二扫描信号线和第i+j行像素电路中的第一扫描信号线均连接，第i级第二子移位寄存器的输出端与第i行像素电路中的第二扫描信号线和第i+j行像素电路中的第一扫描信号线均连接；其中，0<i≤n，0<j≤n-i；n≥3，且i，j，n均为整数。
可选的，每行像素电路通过第一使能信号线和第二使能信号线连接；第二移位寄存器包括位于第一边框区的n级第三子移位寄存器和位于第二边框区的n级第四子移位寄存器；第i级第三子移位寄存器的输出端与第i行像素电路中的第一使能信号线和第二使能信号线均连接，第i级第四子移位寄存器的输出端与第i行像素电路中的第一使能信号线和第二使能信号线均连接；其中，0<i≤n，n≥2，且i，n均为整数。
可选的，每行像素电路通过第一使能信号线和第二使能信号线连接；第二移位寄存器包括位于第一边框区的n级第三子移位寄存器和位于第二边框区的n级第四子移位寄存器；第i级第三子移位寄存器的输出端与第i行像素电路中的第一使能信号线和第i+j行像素电路中的第二使能信号线均连接，第i级第三子移位寄存器的输出端与第i行像素电路中的第一使能信号线和第i+j行像素电路中的第二使能信号线均连接；其中，0<i≤n，0<j≤n-i；n≥3，且i，j，n均为整数。
示例性的，图14～图17分别为本发明实施例提供的另一种阵列基板的结构示意图。参考图14～图17，该阵列基板包括n行像素电路600，每行像素电路通过第一扫描信号线S1和第二扫描信号线S2以及第一使能信号线Emit1和第二使能信号线Emit2连接。第一移位寄存器511包括第一子移位寄存器511a和第二子移位寄存器511b，第二移位寄存器512包括第三子移位寄存器512a和第四子移位寄存器512b。参考图14，每行像素电路的第一扫描信号线S1和第二扫描信号线S2均与对应行的第一子移位寄存器511a和第二子移位寄存器511b连接，即第一级第一子移位寄存器511a和第一级第二子移位寄存器511b与第一行像素电路中的第一扫描信号线S1和第二扫描信号线S2连接，第二级第一子移位寄存器511a和第二级第二子移位寄存器511b与第二行像素电路中的第一扫描信号线S1和第二扫描信号线S2连接，以此类推，第n级第一子移位寄存器511a和第n级第二子移位寄存器511b与第n行像素电路中的第一扫描信号线S1和第二扫描信号线S2连接。每行像素电路的第一使能信号线Emit1和第二使能信号线Emit2均与对应行的第三子移位寄存器512a和第四子移位寄存器512b连接，即第一级第三子移位寄存器512a和第一级第四子移位寄存器512b与第一行像素电路中的第一使能信号线Emit1和第二使能信号线Emit2连接，第二级第三子移位寄存器512a和第二级第四子移位寄存器512b与第二行像素电路中的第一使能信号线Emit1和第二使能信号线Emit2连接，第三级第三子移位寄存器512a和第三级第四子移位寄存器512b与第三行像素电路中的第一使能信号线Emit1和第二使能信号线Emit2连接，以此类推，第n级第三子移位寄存器512a和第n级第四子移位寄存器512b与第n行像素电路中的第一使能信号线Emit1和第二使能信号线Emit2连接。
参考图15，以j＝2为例，第一级第一子移位寄存器511a和第一级第二子移位寄存器511b与第一行像素电路中的第一扫描信号线S1和第三行像素电路中的第二扫描信号线S2连接，第二级第一子移位寄存器511a和第二级第二子移位寄存器511b与第二行像素电路中的第一扫描信号线S1和第四行像素电路中的第二扫描信号线S2连接，以此类推。需要说明的是，对于第一行像素电路中的第二扫描信号线S2的控制信号，可以由第一级第一子移位寄存器511a之前设置的冗余移位寄存器提供，其中部分连接线未在图中示出。第一使能信号线Emit1和第二使能信号线Emit2连接方式与图14中相同，此处不再详述。
参考图16，以j＝2为例，第一级第三子移位寄存器512a和第一级第四子移位寄存器512b与第一行像素电路中的第二使能信号线Emit2和第三行像素电路中的第一使能信号线Emit1连接，第二级第三子移位寄存器512a和第二级第四子移位寄存器512b与第二行像素电路中的第二使能信号线Emit和第四行像素电路中的第一使能信号线Emit1连接，以此类推。需要说明的是，对于第一行像素电路中的第一使能信号线Emit1的控制信号，可以由第一级第三子移位寄存器512a之前设置的冗余移位寄存器提供，其中部分连接线未在图中示出。第一扫描信号线S1和第二扫描信号线S2连接方式与图14中相同，此处不再详述。
参考图17，仍然以j＝2为例，第一扫描信号线S1和第二扫描信号线S2的连接方式与图15相同，第一使能信号线Emit1和第二使能信号线Emit2的连接方式与图16相同。
需要说明的是，本发明实施例提供的阵列基板在驱动像素电路时，可以采用单边驱动方式，也可以采用双边驱动的方式。例如对于驱动扫描信号线时，第一子移位寄存器和第二子移位寄存器同时从两侧向对应的扫描信号线提供信号即为双边驱动，第一子移位寄存器向其中一条扫描信号线从左侧提供信号的同时，第二子移位寄存器向另一条扫描信号线从右侧提供信号，即为单边驱动，本发明实施例对于信号驱动的方式不作限定。
本发明实施例还提供一种显示面板，包括上述实施例提供的任意一种阵列基板。该显示面板具有窄边框的技术效果。
图18为本发明实施例提供的一种显示装置的结构示意图。参考图18，该显示装置1包括本发明实施例提供的任意一种显示面板2。该显示装置1具体可以为手机、电脑以及智能可穿戴设备等。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (28)

1.一种像素电路，其特征在于，包括：
驱动模块，所述驱动模块的控制端与第一节点电连接，所述驱动模块的第一端与第一电源电压端电连接，所述驱动模块的第二端与发光元件的第一电极电连接；
第一初始化模块，所述第一初始化模块包括第一N型晶体管和第二N型晶体管，所述第一N型晶体管的控制端与扫描信号端电连接，所述第一N型晶体管的第一端与第一参考信号端电连接，所述第一N型晶体管的第二端与所述第二N型晶体管的第一端电连接，所述第二N型晶体管的控制端与使能信号端电连接，所述第二N型晶体管的第二端与所述第一节点电连接；
数据写入模块，所述数据写入模块的控制端与所述扫描信号端电连接，所述数据写入模块的第一端与数据信号端电连接，所述数据写入模块的第二端与所述驱动模块的第一端电连接。
2.根据权利要求1所述的像素电路，其特征在于，还包括：
阈值补偿模块，所述阈值补偿模块包括第三N型晶体管，所述第三N型晶体管的控制端与所述使能信号端电连接，所述第三N型晶体管的第一端与所述驱动模块的第二端电连接，所述第三N型晶体管的第二端与所述第一节点电连接。
3.根据权利要求2所述的像素电路，其特征在于，所述第一N型晶体管、所述第二N型晶体管和所述第三N型晶体管均为包括氧化物半导体的晶体管。
4.根据权利要求2所述的像素电路，其特征在于，还包括：
存储模块，所述存储模块的第一端与所述第一电源电压端电连接，所述存储模块的第二端与所述第一节点电连接；
第二初始化模块，所述第二初始化模块的控制端与所述扫描信号端电连接，所述第二初始化模块的第一端与第二参考信号端电连接，所述第二初始化模块的第二端与所述发光元件的第一电极电连接；
第一发光控制模块，所述第一发光控制模块的控制端与所述使能信号端电连接，所述第一发光控制模块的第一端与所述第一电源电压端电连接，所述第一发光控制模块的第二端与所述驱动模块的第一端电连接；和/或，
第二发光控制模块，所述第二发光控制模块的控制端与所述使能信号端电连接，所述第二发光控制模块的第一端与所述驱动模块的第二端电连接，所述第二发光控制模块的第二端与所述发光元件的第一电极电连接，所述发光元件的第二电极与第二电源电压端电连接。
5.根据权利要求4所述的像素电路，其特征在于，所述驱动模块包括驱动晶体管，所述数据写入模块包括第四晶体管，所述第一发光控制模块包括第五晶体管，所述第二发光控制模块包括第六晶体管，所述第二初始化模块包括第七晶体管，所述存储模块包括第一电容；
所述第五晶体管的控制端与所述使能信号端电连接，所述第五晶体管的第一端与所述第一电源电压端电连接，所述第五晶体管的第二端与所述驱动晶体管的第一端电连接；
所述驱动晶体管的控制端与所述第一节点电连接，所述驱动晶体管的第二端与所述第六晶体管的第一端电连接；
所述第四晶体管的控制端与所述扫描信号端电连接，所述第四晶体管的第一端与所述数据信号端电连接，所述第四晶体管的第二端与所述驱动晶体管的第一端电连接；
所述第六晶体管的控制端与所述使能信号端电连接，所述第六晶体管的第二端与所述发光元件的第一电极电连接；
所述第七晶体管的控制端与所述扫描信号端电连接，所述第七晶体管的第一端与所述第二参考信号端电连接，所述第七晶体管的第二端与所述发光元件的第一电极电连接；
所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述第一电源电压端电连接。
6.根据权利要求5所述的像素电路，其特征在于，所述驱动晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为P型晶体管。
7.根据权利要求6所述的像素电路，其特征在于，所述P型晶体管为包括低温多晶硅半导体的晶体管。
8.一种像素电路的驱动方法，其特征在于，用于驱动权利要求1～7任一所述的像素电路，所述驱动方法包括：
在初始化阶段，控制第一初始化模块导通，控制数据写入模块以及驱动模块关断，所述第一初始化模块对第一节点的电位进行初始化；
在数据写入阶段，控制所述数据写入模块以及所述驱动模块导通，控制所述第一初始化模块关断，所述数据写入模块将数据信号写入所述第一节点；
在发光阶段，控制所述驱动模块导通，控制所述数据写入模块与所述第一初始化模块关断，所述驱动模块向发光元件提供驱动电流，所述发光元件响应所述驱动电流发光。
9.根据权利要求8所述的驱动方法，其特征在于，所述第一初始化模块包括第一N型晶体管和第二N型晶体管，所述第一N型晶体管的控制端与扫描信号端电连接，所述第二N型晶体管的控制端与使能信号端电连接；所述驱动方法还包括：
在所述初始化阶段，所述扫描信号端输出的控制信号控制所述第一N型晶体管导通，所述使能信号端输出的控制信号控制所述第二N型晶体管导通，以使所述第一初始化模块导通；
在所述数据写入阶段，所述扫描信号端输出的控制信号控制所述第一N型晶体管关断，所述使能信号端输出的控制信号控制所述第二N型晶体管导通，以使所述第一初始化模块关断；
在所述发光阶段，所述扫描信号端输出的控制信号控制所述第一N型晶体管导通，所述使能信号端输出的控制信号控制所述第二N型晶体管关断，以使所述第一初始化模块关断。
10.根据权利要求9所述的驱动方法，其特征在于，所述数据写入模块的控制端与所述扫描信号端电连接，所述扫描信号端输出的控制信号控制所述数据写入模块在所述数据写入阶段导通，在所述初始化阶段和所述发光阶段关断。
11.根据权利要求8所述的驱动方法，其特征在于，所述像素电路还包括阈值补偿模块，所述驱动模块包括驱动晶体管，所述驱动方法还包括：
在所述数据写入阶段，控制所述数据写入模块、所述驱动模块以及所述阈值补偿模块导通，控制所述第一初始化模块关断，所述数据写入模块将数据信号写入所述第一节点，并对所述驱动晶体管进行阈值补偿。
12.根据权利要求11所述的驱动方法，其特征在于，所述阈值补偿模块包括第三N型晶体管，所述第三N型晶体管的控制端与所述使能信号端电连接，所述使能信号端的输出信号控制所述第三N型晶体管在所述初始化阶段和所述数据写入阶段导通，在所述发光阶段关断。
13.根据权利要求8所述的驱动方法，其特征在于，所述像素电路还包括第二初始化模块、第一发光控制模块和/或第二发光控制模块，所述驱动方法还包括：
在所述数据写入阶段，控制所述第二初始化模块导通，所述第二初始化模块对所述发光元件的第一电极的电位进行初始化；
在所述发光阶段，控制所述第一发光控制模块和所述第二发光控制模块导通。
14.根据权利要求13所述的驱动方法，其特征在于，所述第二初始化模块的控制端与所述扫描信号端电连接，所述第一发光控制模块和所述第二发光控制模块的控制端均与所述使能信号端连接；
所述扫描信号端的输出信号控制所述第二初始化模块在所述数据写入阶段导通，在所述初始化阶段和所述发光阶段关断；
所述使能信号端的输出信号控制所述第一发光控制模块和所述第二发光控制模块在所述发光阶段导通，在所述初始化阶段和所述数据写入阶段关断。
15.一种阵列基板，其特征在于，包括显示区，所述显示区包括多个阵列排布的如权利要求1～7任一所述的像素电路。
16.根据权利要求15所述的阵列基板，其特征在于，所述像素电路包括沿第一方向延伸的第一扫描信号线、第二扫描信号线、第一使能信号线和第二使能信号线；
所述第一使能信号线和所述第二使能信号线分别位于驱动模块的两侧，所述第一扫描信号线位于所述第一使能信号线和所述驱动模块之间，所述第二扫描信号线位于所述第一使能信号线远离所述驱动模块的一侧。
17.根据权利要求16所述的阵列基板，其特征在于，所述像素电路还包括第一半导体有源层和第二半导体有源层；
所述第二扫描信号线与所述第二半导体有源层交叠，形成第一N型晶体管，所述第二扫描信号线与所述第一半导体有源层交叠，形成第七晶体管；
所述第一使能信号线与所述第二半导体有源层交叠，形成第二N型晶体管和第三N型晶体管；
所述第一扫描信号线与所述第一半导体有源层交叠，形成第四晶体管；
所述第二使能信号线与所述第一半导体有源层交叠，形成第五晶体管和第六晶体管。
18.根据权利要求17所述的阵列基板，其特征在于，所述像素电路还包括沿第二方向延伸的数据信号线和第一电源电压信号线，所述数据信号线与所述第四晶体管的第一端电连接，所述第一电源电压信号线与所述第五晶体管的第一端电连接，所述第二方向与所述第一方向交叉。
19.根据权利要求15所述的阵列基板，其特征在于，所述像素电路包括第一像素电路和第二像素电路，所述第一像素电路和所述第二像素电路共用同一条电源电压信号线，所述第一像素电路和所述第二像素电路关于所述电源电压信号线对称设置。
20.根据权利要求18所述的阵列基板，其特征在于，所述第一半导体有源层和所述第二半导体有源层通过金属走线电连接，所述金属走线与所述数据信号线或所述第一电源电压信号线同层。
21.根据权利要求17所述的阵列基板，其特征在于，所述第一半导体有源层包括低温多晶硅半导体有源层，所述第二半导体有源层包括氧化物半导体有源层。
22.根据权利要求15所述的阵列基板，其特征在于，还包括围绕所述显示区的边框区，所述边框区包括移位寄存电路，所述移位寄存电路包括多个级联的第一移位寄存器和多个级联的第二移位寄存器，所述第一移位寄存器的输出端为扫描信号端，所述第二移位寄存器的输出端为使能信号端。
23.根据权利要求22所述的阵列基板，其特征在于，所述阵列基板包括n行所述像素电路，每行所述像素电路通过第一扫描信号线和第二扫描信号线连接；
所述第一移位寄存器包括位于第一边框区的n级第一子移位寄存器和位于第二边框区的n级第二子移位寄存器；
第i级第一子移位寄存器的输出端与第i行所述像素电路中的第一扫描信号线和第二扫描信号线均连接，第i级第二子移位寄存器的输出端与第i行所述像素电路中的第一扫描信号线和第二扫描信号线均连接；
其中，0<i≤n，n≥2，且i，n均为整数。
24.根据权利要求22所述的阵列基板，其特征在于，所述阵列基板包括n行所述像素电路，每行所述像素电路通过第一扫描信号线和第二扫描信号线连接；
所述第一移位寄存器包括位于第一边框区的n级第一子移位寄存器和位于第二边框区的n级第二子移位寄存器；
第i级第一子移位寄存器的输出端与第i行所述像素电路中的第二扫描信号线和第i+j行所述像素电路中的第一扫描信号线均连接，第i级第二子移位寄存器的输出端与第i行所述像素电路中的第二扫描信号线和第i+j行所述像素电路中的第一扫描信号线均连接；
其中，0<i≤n，0<j≤n-i；n≥3，且i，j，n均为整数。
25.根据权利要求23或24所述的阵列基板，其特征在于，每行所述像素电路通过第一使能信号线和第二使能信号线连接；
所述第二移位寄存器包括位于第一边框区的n级第三子移位寄存器和位于第二边框区的n级第四子移位寄存器；
第i级第三子移位寄存器的输出端与第i行所述像素电路中的第一使能信号线和第二使能信号线均连接，第i级第四子移位寄存器的输出端与第i行所述像素电路中的第一使能信号线和第二使能信号线均连接；
其中，0<i≤n，n≥2，且i，n均为整数。
26.根据权利要求23或24所述的阵列基板，其特征在于，每行所述像素电路通过第一使能信号线和第二使能信号线连接；
所述第二移位寄存器包括位于第一边框区的n级第三子移位寄存器和位于第二边框区的n级第四子移位寄存器；
第i级第三子移位寄存器的输出端与第i行所述像素电路中的第一使能信号线和第i+j行所述像素电路中的第二使能信号线均连接，第i级第三子移位寄存器的输出端与第i行所述像素电路中的第一使能信号线和第i+j行所述像素电路中的第二使能信号线均连接；
其中，0<i≤n，0<j≤n-i；n≥3，且i，j，n均为整数。
27.一种显示面板，其特征在于，包括权利要求15～26任一所述的阵列基板。
28.一种显示装置，其特征在于，包括权利要求27所述的显示面板。
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