CN116704958A - 移位寄存器单元、栅极驱动电路、驱动方法及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路、驱动方法及显示装置 Download PDF

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CN116704958A CN202310775967.6A CN202310775967A CN116704958A CN 116704958 A CN116704958 A CN 116704958A CN 202310775967 A CN202310775967 A CN 202310775967A CN 116704958 A CN116704958 A CN 116704958A
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Abstract

本公开实施例公开了移位寄存器单元、栅极驱动电路、驱动方法及显示装置，输入子电路与第一节点耦接，被配置为响应于第一时钟信号端的信号，将输入信号端的信号提供给第一节点；第一控制子电路与第二节点耦接，被配置为响应于第一控制信号端的信号，将第一参考信号端的信号提供给对第二节点；第二控制子电路与第一节点、第二节点以及第三节点耦接，被配置为根据第二参考信号端控制第二节点的信号，响应于第三参考信号端的信号将第一节点与第三节点导通；输出子电路与第二节点和第三节点耦接，被配置为响应于第三节点的信号，将第三参考信号端的信号提供给驱动输出端，响应于第二节点的信号，将第二控制信号端的信号提供给驱动输出端。

Description

移位寄存器单元、栅极驱动电路、驱动方法及显示装置
技术领域
本公开涉及显示技术领域，特别涉及移位寄存器单元、栅极驱动电路、驱动方法及显示装置。
背景技术
随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin Film Transistor，薄膜晶体管)驱动控制电路集成在显示装置的阵列基板上，以形成对显示装置的驱动。其中，驱动控制电路通常由多个级联的移位寄存器单元构成。然而，移位寄存器单元输出不稳定，会导致显示异常。
发明内容
本公开实施例提供了移位寄存器单元，包括：输入子电路、第一控制子电路、第二控制子电路和输出子电路；
所述输入子电路与第一节点耦接，被配置为响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；
所述第一控制子电路与第二节点耦接，被配置为响应于第一控制信号端的信号，将第一参考信号端的信号提供给对所述第二节点；
所述第二控制子电路与所述第一节点、所述第二节点以及第三节点耦接，被配置为根据第二参考信号端控制所述第二节点的信号，以及，响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；
所述输出子电路与所述第二节点和所述第三节点耦接，被配置为响应于所述第三节点的信号，将所述第三参考信号端的信号提供给驱动输出端，以及，响应于所述第二节点的信号，将第二控制信号端的信号提供给驱动输出端；
其中，所述第二参考信号端的信号的电平为第一电平，所述第一参考信号端和所述第三参考信号端的信号的电平分别为第二电平，且所述第一参考信号端与所述第三参考信号端的电压不同。
在一些可能的实施方式中，所述第一控制子电路包括：第一晶体管和第二晶体管；
所述第一晶体管的栅极与所述第一控制信号端耦接，所述第一晶体管的第一极与所述第一参考信号端耦接，所述第一晶体管的第二极与所述第二晶体管的第一极耦接，所述第二晶体管的栅极与所述第三节点或所述第一节点耦接，所述第二晶体管的第二极与所述第二节点耦接；或者，
所述第一晶体管的栅极与所述第三节点或所述第一节点耦接，所述第一晶体管的第一极与所述第一参考信号端耦接，所述第一晶体管的第二极与所述第二晶体管的第一极耦接，所述第二晶体管的栅极与所述第一控制信号端耦接，所述第二晶体管的第二极与所述第二节点耦接。
在一些可能的实施方式中，所述第一控制信号端与所述输入信号端或第二时钟信号端为同一信号端；和/或，
所述第一晶体管和所述第二晶体管的有源层的材料包括金属氧化物半导体材料。
在一些可能的实施方式中，所述第一控制子电路包括：第三晶体管；
所述第三晶体管的栅极与所述第一控制信号端耦接，所述第三晶体管的第一极与所述第一参考信号端耦接，所述第三晶体管的第二极与所述第二节点耦接。
在一些可能的实施方式中，所述第一控制信号端包括所述第一节点或所述第三节点；和/或，
所述第三晶体管的有源层的材料包括金属氧化物半导体材料。
在一些可能的实施方式中，所述移位寄存器单元还包括：第三控制子电路，所述第三控制子电路与所述第三节点以及第二时钟信号端耦接，被配置为根据所述第二时钟信号端的信号控制所述第三节点的信号。
在一些可能的实施方式中，所述第三控制子电路包括：第四晶体管和第一电容；
所述第四晶体管的栅极及其第一极与所述第三节点耦接，所述第四晶体管的第二极与所述第一电容第一电极板耦接，所述第一电容第二电极板与所述第二时钟信号端耦接；或者，
所述第四晶体管的栅极与所述第一节点耦接，所述第四晶体管的第一极与所述第二时钟信号端耦接，所述第四晶体管的第二极与所述第一电容第一电极板耦接，所述第一电容第二电极板与所述第三节点耦接。
在一些可能的实施方式中，所述移位寄存器单元还包括：第四控制子电路，所述第四控制子电路与所述第二参考信号端以及所述第一节点耦接，被配置为根据所述第二参考信号端的信号控制所述第一节点的信号。
在一些可能的实施方式中，所述第四控制子电路包括：第二电容，所述第二电容的第一电极板与所述第二参考信号端耦接，所述第二电容的第二电极板与所述第一节点耦接。
在一些可能的实施方式中，所述第二控制子电路包括：第五晶体管和第六晶体管；所述第五晶体管的栅极与所述第一节点或所述第三节点耦接，所述第五晶体管的第一极与所述第二参考信号端耦接，所述第五晶体管的第二极与所述第二节点耦接，所述第六晶体管的栅极与所述第三参考信号端耦接，所述第六晶体管的第一极与所述第一节点耦接，所述第六晶体管的第二极与所述第三节点耦接；和/或，
所述输出子电路包括：第七晶体管和第八晶体管；所述第七晶体管的栅极与所述第二节点耦接，所述第七晶体管的第一极与所述第二控制信号端耦接，所述第七晶体管的第二极与所述驱动输出端耦接；所述第八晶体管的栅极与所述第三节点耦接，所述第八晶体管的第一极与所述第三参考信号端耦接，所述第八晶体管的第二极与所述驱动输出端耦接；和/或，
所述输入子电路包括：第九晶体管，所述第九晶体管的栅极与所述第一时钟信号端耦接，所述第九晶体管的第一极与所述输入信号端耦接，所述第九晶体管的第二极与所述第一节点耦接。
在一些可能的实施方式中，所述输出子电路还包括：第三电容和/或第四电容；
所述第三电容的第一电极板与所述第二节点耦接，所述第三电容的第二电极板与所述第二控制信号端或所述驱动输出端耦接；
所述第四电容的第一电极板与所述第三节点耦接，所述第四电容的第二电极板与所述驱动输出端耦接。
本公开实施例还提供了栅极驱动电路，包括：级联的多个上述的移位寄存器单元；
第一级移位寄存器单元的输入信号端与帧起始信号端耦接；
每相邻的两个移位寄存器单元中，下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的驱动输出端耦接。
本公开实施例还提供了显示装置，包括：上述的栅极驱动电路。
本公开实施例还提供了上述的移位寄存器单元的驱动方法，包括：
第一阶段，所述输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；所述第二控制子电路根据第二参考信号端控制所述第二节点的信号，以及响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；所述输出子电路响应于所述第三节点的信号，将所述第三参考信号端的信号提供给驱动输出端；
第二阶段，所述输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；所述第二控制子电路响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；所述第一控制子电路响应于第一控制信号端的信号，将第一参考信号端的信号提供给对所述第二节点；所述输出子电路响应于所述第二节点的信号，将第二控制信号端的信号提供给驱动输出端；
第三阶段，所述输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；所述第二控制子电路根据第二参考信号端控制所述第二节点的信号，以及响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；所述输出子电路响应于所述第三节点的信号，将所述第三参考信号端的信号提供给驱动输出端。
附图说明
图1为本公开实施例中的显示装置的结构示意图；
图2为本公开实施例中的栅极驱动电路的结构示意图；
图3为本公开实施例中的移位寄存器单元的一些结构示意图；
图4为本公开实施例中的移位寄存器单元的一些具体结构示意图；
图5为本公开实施例中的一些信号时序图；
图6为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图7为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图8为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图9为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图10为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图11为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图12为本公开实施例中的又一些信号时序图；
图13为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图14为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图15为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图16为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图17为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
图18为本公开实施例中的驱动方法的一些流程图；
图19为本公开实施例中的栅极驱动电路的又一些结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
在一些实施例中，如图1所示，显示装置可以包括显示面板100和驱动电路200。其中，驱动电路200与显示面板100电连接，可以通过驱动电路200驱动显示面板工作。示例性地，驱动电路200可以采用结合软件和硬件方面的实施例的形式。例如，驱动电路200可以包括集成电路(Integrated Circuit，IC)。
示例性地，显示面板100可以包括显示区域和包围显示区域的非显示区域，显示区域包括多个阵列排布的像素单元。可选地，每个像素单元包括多种不同颜色的子像素。例如，像素单元可以包括红色子像素，绿色子像素以及蓝色子像素，这样可以通过红绿蓝进行混色，以实现彩色显示。或者，像素单元也可以包括红色子像素，绿色子像素、蓝色子像素以及白色子像素，这样可以通过红绿蓝白进行混色，以实现彩色显示。当然，在实际应用中，像素单元中的子像素的发光颜色可以根据实际应用环境来设计确定，在此不作限定。
显示区域还包括多条栅线和多条数据线，其中，可以使一行子像素连接一条栅线，一列子像素连接一条数据线。当然，还可以采用其他的连接方式，在此不作赘述。
有机发光二极管(Organic Light Emitting Diode，OLED)、量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)、微型发光二极管(Micro Light EmittingDiode，Micro LED)以及迷你发光二极管(Mini LED)等发光器件具有自发光、低能耗等优点。在本公开实施例中，每一个子像素可以包括发光器件以及与发光器件连接的像素电路。其中，像素电路可以驱动连接的发光器件发光。示例性地，发光器件可以包括：OLED、QLED、Micro LED以及Mini LED中的至少一种。
通常，像素电路可以包括晶体管和电容，通过晶体管和电容的相互配合，驱动连接的发光器件发光。一般采用低温多晶硅(Low Temperature Poly-Silicon，LTPS)材料作为有源层的晶体管的迁移率高且可以做得更薄更小、功耗更低等，在具体实施时，可以使像素电路中的部分晶体管的有源层的材料设置为LTPS材料。这样可以将上述晶体管设置为LTPS型晶体管，以使像素电路实现迁移率高且可以做得更薄更小、功耗更低等。并且，一般采用金属氧化物半导体材料作为有源层的晶体管的漏电流较小，因此为了降低漏电流，在本公开一些实施例中，也可以使像素电路中的部分晶体管的有源层的材料设置为金属氧化物半导体材料，例如IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)，当然，也可以为其他金属氧化物半导体材料，在此不作限定。这样可以将上述晶体管设置为氧化物型晶体管(Oxide Thin Film Transistor)，以使像素电路的漏电流减小。
本公开实施例通过使部分晶体管设置为LTPS型晶体管，部分晶体管设置为氧化物型晶体管，可以使本公开实施例中的像素电路设置为LTPO型像素电路。这样通过将LTPS型晶体管与氧化物型晶体管这两种制备晶体管的工艺进行结合制备低温多晶硅氧化物的LTPO像素电路，可以使驱动晶体管的栅极的漏电流较小，以及使功耗较低。
示例性地，如图2所示，显示面板100的非显示区还包括栅极驱动电路10，栅极驱动电路10包括级联的多个移位寄存器单元21，一个移位寄存器单元21与一条栅线GS对应设置，并且移位寄存器单元21的驱动输出端与对应的栅线GS耦接，以向连接的栅线GS输入驱动信号。并且，栅线GS再与像素电路中的晶体管连接，可以通过栅线GS上的驱动信号控制该晶体管的导通和截止。
本公开实施例提供了移位寄存器单元，通过将第一参考信号端与第三参考信号端的电压设置为不同，可以降低移位寄存器单元中的相关晶体管的漏电风险，提高输出稳定性，降低显示异常。
如图3所示，本公开实施例提供的移位寄存器单元，可以包括：输入子电路211、第一控制子电路212、第二控制子电路213和输出子电路214。其中，输入子电路211与第一节点N1耦接，第一控制子电路212与第二节点N2耦接，第二控制子电路213与第一节点N1、第二节点N2以及第三节点N3耦接，输出子电路214与第二节点N2和第三节点N3耦接。并且，输入子电路211被配置为响应于第一时钟信号端CK1的信号，将输入信号端INP的信号提供给第一节点N1。第一控制子电路212被配置为响应于第一控制信号端CS1的信号，将第一参考信号端VREF1的信号提供给对第二节点N2。第二控制子电路213被配置为根据第二参考信号端VREF2控制第二节点N2的信号，以及，响应于第三参考信号端VREF3的信号将第一节点N1与第三节点N3导通。输出子电路214被配置为响应于第三节点N3的信号，将第三参考信号端VREF3的信号提供给驱动输出端OUTP，以及，响应于第二节点N2的信号，将第二控制信号端CS2的信号提供给驱动输出端OUTP。
以及，第二参考信号端VREF2的信号的电平为第一电平，第一参考信号端VREF1和第三参考信号端VREF3的信号的电平分别为第二电平，且第一参考信号端VREF1与第三参考信号端VREF3的电压不同。由此设置，可以降低移位寄存器单元中的相关晶体管的漏电风险，提高输出稳定性，降低显示异常。
在一些示例中，如图3所示，第一控制子电路212还可以与第三节点N3耦接，由此设置，可以使第一控制子电路212被配置为响应于第一控制信号端CS1和第三节点N3的信号，将第一参考信号端VREF1的信号提供给对第二节点N2。
示例性地，如图4所示，第一控制子电路212包括：第一晶体管M1和第二晶体管M2；其中，第一晶体管M1的栅极与第一控制信号端CS1耦接，第一晶体管M1的第一极与第一参考信号端VREF1耦接，第一晶体管M1的第二极与第二晶体管M2的第一极耦接，第二晶体管M2的栅极与第三节点N3耦接，第二晶体管M2的第二极与第二节点N2耦接。
示例性地，第一晶体管M1在第一控制信号端CS1的第一控制信号的有效电平的控制下导通，在第一控制信号的无效电平的控制下截止。可选地，第一晶体管M1可以为N型晶体管，则第一控制信号的有效电平为高电平，无效电平为低电平。第一晶体管M1可以为P型晶体管，则第一控制信号的有效电平为低电平，无效电平为高电平。
示例性地，第二晶体管M2在第三节点N3的信号的有效电平的控制下导通，在第三节点N3的信号的无效电平的控制下截止。可选地，第二晶体管M2可以为N型晶体管，则第三节点N3的信号的有效电平为高电平，无效电平为低电平。第二晶体管M2可以为P型晶体管，则第三节点N3的信号的有效电平为低电平，无效电平为高电平。
一般采用金属氧化物半导体材料作为有源层的晶体管的漏电流较小，因此为了降低漏电流，在本公开一些实施例中，可以使第一晶体管M1和第二晶体管M2的有源层的材料包括金属氧化物半导体材料，例如IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)，当然，也可以为其他金属氧化物半导体材料，在此不作限定。这样可以将第一晶体管M1和第二晶体管M2设置为氧化物型晶体管(Oxide Thin Film Transistor)，以使第一晶体管M1和第二晶体管M2的漏电流减小，提高第二节点N2的电压稳定性，从而提高驱动输出端OUTP的输出稳定性。
示例性地，在第一晶体管M1和第二晶体管M2为N型晶体管时，可以使第一参考信号端VREF1和第三参考信号端VREF3的第二电平为低电平，第二参考信号端VREF2的第一电平为高电平。并且，可以使第一参考信号端VREF1的信号的电压高于第三参考信号端VREF3的信号的电压，由此设置，在需要控制第一晶体管M1截止时，可以使得第一晶体管M1的栅源电压VgsM1和阈值电压Vth M1满足关系Vgs M1-Vth M1＜0V，使得第一晶体管M1完全关断。同时，在需要控制第二晶体管M2截止时，由于第二晶体管M2的栅极与第三节点N3耦接，第三节点N3在自举时会被拉到低于第三参考信号端VREF3的信号的电压，所以第二晶体管M2也可以完全关断。结合第一晶体管M1和第二晶体管M2，可以减小漏电的风险，提高第二节点N2的信号稳定性。
示例性地，如图4所示，输入子电路211包括：第九晶体管M9，其中，第九晶体管M9的栅极与第一时钟信号端CK1耦接，第九晶体管M9的第一极与输入信号端INP耦接，第九晶体管M9的第二极与第一节点N1耦接。
示例性地，第九晶体管M9在第一时钟信号端CK1的第一时钟信号的有效电平的控制下导通，在第一时钟信号的无效电平的控制下截止。可选地，第九晶体管M9可以为N型晶体管，则第一时钟信号的有效电平为高电平，无效电平为低电平。第九晶体管M9可以为P型晶体管，则第一时钟信号的有效电平为低电平，无效电平为高电平。
在本公开一些实施例中，可以使第九晶体管M9的有源层的材料设置为LTPS材料。这样可以将第九晶体管M9设置为LTPS型晶体管，以使移位寄存器单元实现迁移率高且可以做得更薄更小、功耗更低等。
示例性地，如图4所示，第二控制子电路213包括：第五晶体管M5和第六晶体管M6；第五晶体管M5的栅极与第三节点N3耦接，第五晶体管M5的第一极与第二参考信号端VREF2耦接，第五晶体管M5的第二极与第二节点N2耦接，第六晶体管M6的栅极与第三参考信号端VREF3耦接，第六晶体管M6的第一极与第一节点N1耦接，第六晶体管M6的第二极与第三节点N3耦接。
示例性地，第五晶体管M5在第三节点N3的信号的有效电平的控制下导通，在第三节点N3的信号的无效电平的控制下截止。可选地，第五晶体管M5可以为N型晶体管，则第三节点N3的信号的有效电平为高电平，无效电平为低电平。第五晶体管M5可以为P型晶体管，则第三节点N3的信号的有效电平为低电平，无效电平为高电平。
示例性地，第六晶体管M6在第三参考信号端VREF3的信号的控制下导通。可选地，第六晶体管M6可以为N型晶体管，则第三参考信号端VREF3的信号的电平为高电平。第六晶体管M6可以为P型晶体管，则第三参考信号端VREF3的信号的电平为低电平。
在本公开一些实施例中，可以使第五晶体管M5和第六晶体管M6的有源层的材料设置为LTPS材料。这样可以将第九晶体管M9设置为LTPS型晶体管，以使移位寄存器单元实现迁移率高且可以做得更薄更小、功耗更低等。
示例性地，如图4所示，输出子电路214包括：第七晶体管M7和第八晶体管M8；第七晶体管M7的栅极与第二节点N2耦接，第七晶体管M7的第一极与第二控制信号端CS2耦接，第七晶体管M7的第二极与驱动输出端OUTP耦接；第八晶体管M8的栅极与第三节点N3耦接，第八晶体管M8的第一极与第三参考信号端VREF3耦接，第八晶体管M8的第二极与驱动输出端OUTP耦接。
示例性地，可以使第二控制信号端CS2与第二参考信号端VREF2为同一信号端。例如，如图4所示，第七晶体管的第一极与第二参考信号端VREF2连接。
示例性地，第七晶体管M7在第二节点N2的信号的有效电平的控制下导通，在第二节点N2的信号的无效电平的控制下截止。可选地，第七晶体管M7可以为N型晶体管，则第二节点N2的信号的有效电平为高电平，无效电平为低电平。第七晶体管M7可以为P型晶体管，则第二节点N2的信号的有效电平为低电平，无效电平为高电平。
示例性地，第八晶体管M8在第三节点N3的信号的有效电平的控制下导通，在第三节点N3的信号的无效电平的控制下截止。可选地，第八晶体管M8可以为N型晶体管，则第三节点N3的信号的有效电平为高电平，无效电平为低电平。第八晶体管M8可以为P型晶体管，则第三节点N3的信号的有效电平为低电平，无效电平为高电平。
在本公开一些实施例中，可以使第七晶体管M7和第八晶体管M8的有源层的材料设置为LTPS材料。这样可以将第九晶体管M9设置为LTPS型晶体管，以使移位寄存器单元实现迁移率高且可以做得更薄更小、功耗更低等。
示例性地，如图4所示，输出子电路214还包括：第三电容C3，第三电容C3的第一电极板与第二节点N2耦接，第三电容C3的第二电极板与第二控制信号端CS2耦接。或者，也可以使第三电容C3的第二电极板与驱动输出端OUTP耦接，在此不作限定。
示例性地，如图4所示，输出子电路214还包括：第四电容C4；第四电容C4的第一电极板与第三节点N3耦接，第四电容C4的第二电极板与驱动输出端OUTP耦接。
在具体实施时，根据信号的流通方向，上述晶体管的第一极可以作为其源极，第二极可以作为其漏极；或者，第一极作为其漏极，第二极作为其源极，在此不作具体区分。
本公开实施例通过使部分晶体管设置为LTPS型晶体管，部分晶体管设置为氧化物型晶体管，可以使本公开实施例中的移位寄存器单元设置为LTPO型移位寄存器单元。这样通过将LTPS型晶体管与氧化物型晶体管这两种制备晶体管的工艺进行结合，从而使制备的移位寄存器单元可实现简单结构及窄边框方案。
以上仅是举例说明本公开实施例提供的移位寄存器单元的具体结构，在具体实施时，上述各子电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在一些示例中，如图5所示，可以使第一控制信号端CS1的第一控制信号可以与输入信号端INP的信号相同。
下面以图4所示的移位寄存器单元为例，结合图5所示的信号时序图对本公开实施例提供的上述移位寄存器单元的工作过程作以描述。具体地，选取如图5所示的信号时序图中的第一阶段T1、第二阶段T2、第三阶段T3。并且，inp代表输入信号端INP的输入信号，ck1代表第一时钟信号端CK1的第一时钟信号，outp代表驱动输出端OUTP的信号，cs1代表第一控制信号端CS1的第一控制信号。需要说明的是，图5所示的信号时序图仅是某一个移位寄存器单元在一帧时间内的工作过程。该移位寄存器单元在其他帧中的工作过程分别与该帧中的工作过程基本相同，在此不作赘述。
在第一阶段T1，首先，第一时钟信号cs1为低电平，第九晶体管M9导通，并将输入信号inp的低电平输入到第一节点N1，使第一节点N1的信号为低电平。由于第六晶体管M6受第三参考信号端VREF3的控制导通，可以将第一节点N1的低电平传输到第三节点N3，使第三节点N3为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第一控制信号为低电平，第一晶体管M1截止，并且第二晶体管M2在第三节点N3的低电平控制下截止，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
之后，第一时钟信号cs1为高电平，第九晶体管M9截止，第一节点N1处于浮接状态，但是由于第四电容C4的作用，可以使第三节点N3的信号保持为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
在第二阶段T2，首先，第一时钟信号cs1为低电平，第九晶体管M9导通，并将输入信号inp的高电平输入到第一节点N1，使第一节点N1的信号为高电平。由于第六晶体管M6受第三参考信号端VREF3的控制导通，可以将第一节点N1的高电平传输到第三节点N3，使第三节点N3为高电平，则第八晶体管M8和第五晶体管M5均截止。第一控制信号cs1为高电平，第一晶体管M1导通，并且第二晶体管M2在第三节点N3的高电平控制下导通，以将第一参考信号端VREF1的低电平信号提供给第二节点N2，使第二节点N2的信号为低电平，则第七晶体管M7导通，从而将第二参考信号端VREF2的高电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为高电平信号。
之后，第一时钟信号cs1为高电平，第九晶体管M9截止，第一节点N1处于浮接状态，但是由于第四电容C4的作用，可以使第三节点N3的信号保持为高电平，则第八晶体管M8和第五晶体管M5均截止。第一控制信号cs1为低电平，第一晶体管M1截止，第二节点N2处于浮接状态，但是由于第三电容C3的作用，可以使第二节点N2的信号保持为低电平，则第七晶体管M7导通，从而将第二参考信号端VREF2的高电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为高电平信号。
在第三阶段T3，首先，第一时钟信号cs1为低电平，第九晶体管M9导通，并将输入信号inp的低电平输入到第一节点N1，使第一节点N1的信号为低电平。由于第六晶体管M6受第三参考信号端VREF3的控制导通，可以将第一节点N1的低电平传输到第三节点N3，使第三节点N3为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第一控制信号为低电平，第一晶体管M1截止，并且第二晶体管M2在第三节点N3的低电平控制下截止，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
之后，第一时钟信号cs1为高电平，第九晶体管M9截止，第一节点N1处于浮接状态，但是由于第四电容C4的作用，可以使第三节点N3的信号保持为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
在第三阶段T3之后，重复第三阶段T3的过程，直至下一帧开始。
需要说明的是，在第三阶段T3以及之后的阶段中，由于第一晶体管M1和第二晶体管M2均截止，可以降低第二节点N2的漏电，提高第二节点N2的信号稳定性，从而可以提高第七晶体管M7的输出稳定性，进而提高驱动输出端OUTP的输出稳定性。
并且，通过使第一参考信号端VREF1的信号的电压高于第三参考信号端VREF3的信号的电压，由此设置，在第三阶段T3以及之后的阶段中，可以使得第一晶体管M1的栅源电压VgsM1和阈值电压Vth M1满足关系Vgs M1-Vth M1＜0V，使得第一晶体管M1完全关断。同时，由于第二晶体管M2的栅极与第三节点N3耦接，第三节点N3在自举时会被拉到低于第三参考信号端VREF3的信号的电压，所以第二晶体管M2也可以完全关断。进一步结合第一晶体管M1和第二晶体管M2，可以减小漏电的风险，提高第二节点N2的信号稳定性。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图6所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图6所示，可以使第一控制信号端CS1与输入信号端INP设置为同一信号端。例如，第一晶体管M1的栅极与输入信号端INP耦接。
并且，图6所示的移位寄存器单元对应的信号时序图，如图5所示。其在第一阶段T1、第二阶段T2、第三阶段T3的具体工作过程可以与图4所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图7所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图7所示，也可以使第一晶体管M1的栅极与第三节点N3耦接，第一晶体管M1的第一极与第一参考信号端VREF1耦接，第一晶体管M1的第二极与第二晶体管M2的第一极耦接，第二晶体管M2的栅极与第一控制信号端CS1耦接，第二晶体管M2的第二极与第二节点N2耦接。
进一步地，如图7所示，可以使第一控制信号端CS1与输入信号端INP设置为同一信号端。例如，第一晶体管M1的栅极与输入信号端INP耦接。
并且，图7所示的移位寄存器单元对应的信号时序图，如图5所示。并且，图7中的第二晶体管M2可以与图4中的第一晶体管M1的工作过程基本相同，图7中的第一晶体管M1可以与图4中的第二晶体管M2的工作过程基本相同，以及，在第一阶段T1、第二阶段T2、第三阶段T3的其余具体工作过程，可以与图4所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图8所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图8所示，也可以使第一控制子电路212与第一节点N1耦接，由此设置，可以使第一控制子电路212被配置为响应于第一控制信号端CS1和第一节点N1的信号，将第一参考信号端VREF1的信号提供给对第二节点N2。
示例性地，如图8所示，也可以使第一晶体管M1的栅极与第一控制信号端CS1耦接，第一晶体管M1的第一极与第一参考信号端VREF1耦接，第一晶体管M1的第二极与第二晶体管M2的第一极耦接，第二晶体管M2的栅极与第一节点N1耦接，第二晶体管M2的第二极与第二节点N2耦接。
示例性地，第二晶体管M2在第一节点N1的信号的有效电平的控制下导通，在第一节点N1的信号的无效电平的控制下截止。可选地，第二晶体管M2可以为N型晶体管，则第一节点N1的信号的有效电平为高电平，无效电平为低电平。第二晶体管M2可以为P型晶体管，则第一节点N1的信号的有效电平为低电平，无效电平为高电平。
示例性地，如图8所示，也可以使第五晶体管M5的栅极与第一节点N1耦接，示例性地，第五晶体管M5在第一节点N1的信号的有效电平的控制下导通，在第一节点N1的信号的无效电平的控制下截止。可选地，第五晶体管M5可以为N型晶体管，则第一节点N1的信号的有效电平为高电平，无效电平为低电平。第五晶体管M5可以为P型晶体管，则第一节点N1的信号的有效电平为低电平，无效电平为高电平。
并且，图8所示的移位寄存器单元对应的信号时序图，如图5所示。其在第一阶段T1、第二阶段T2、第三阶段T3的具体工作过程可以与图4所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图9所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图9所示，可以使第一控制信号端CS1与输入信号端INP设置为同一信号端。例如，第一晶体管M1的栅极与输入信号端INP耦接。
并且，图9所示的移位寄存器单元对应的信号时序图，如图5所示。其在第一阶段T1、第二阶段T2、第三阶段T3的具体工作过程可以与图8所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图10所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图10所示，也可以使第一晶体管M1的栅极与第一节点N1耦接，第一晶体管M1的第一极与第一参考信号端VREF1耦接，第一晶体管M1的第二极与第二晶体管M2的第一极耦接，第二晶体管M2的栅极与第一控制信号端CS1耦接，第二晶体管M2的第二极与第二节点N2耦接。
进一步地，如图10所示，可以使第一控制信号端CS1与输入信号端INP设置为同一信号端。例如，第一晶体管M1的栅极与输入信号端INP耦接。
并且，图10所示的移位寄存器单元对应的信号时序图，如图5所示。并且，图10中的第二晶体管M2可以与图8中的第一晶体管M1的工作过程基本相同，图10中的第一晶体管M1可以与图8中的第二晶体管M2的工作过程基本相同，以及，在第一阶段T1、第二阶段T2、第三阶段T3的其余具体工作过程，可以与图8所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图11所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图11所示，也可以使第一控制信号端CS1与第二时钟信号端CK2为同一信号端，第二控制信号端CS2与第二时钟信号端CK2为同一信号端。例如，第二晶体管M2的栅极与第二时钟信号端CK2耦接。并且，第一晶体管M1的栅极和第五晶体管M5的栅极与第三节点N3耦接。或者，可以使第一晶体管M1的栅极与第二时钟信号端CK2耦接，第二晶体管M2的栅极和第五晶体管M5的栅极与第三节点N3耦接。或者，可以使第二晶体管M2的栅极与第二时钟信号端CK2耦接，第一晶体管M1的栅极与第三节点N3耦接，第五晶体管M5的栅极与第一节点N1耦接。
下面以图11所示的移位寄存器单元为例，结合图12所示的信号时序图对本公开实施例提供的上述移位寄存器单元的工作过程作以描述。具体地，选取如图12所示的信号时序图中的第一阶段T1、第二阶段T2、第三阶段T3。并且，inp代表输入信号端INP的输入信号，ck1代表第一时钟信号端CK1的第一时钟信号，ck2代表第二时钟信号端CK2的第二时钟信号，outp代表驱动输出端OUTP的信号，cs1代表第一控制信号端CS1的第一控制信号。需要说明的是，图12所示的信号时序图仅是某一个移位寄存器单元在一帧时间内的工作过程。该移位寄存器单元在其他帧中的工作过程分别与该帧中的工作过程基本相同，在此不作赘述。
在第一阶段T1，首先，第一时钟信号cs1为低电平，第九晶体管M9导通，并将输入信号inp的低电平输入到第一节点N1，使第一节点N1的信号为低电平。由于第六晶体管M6受第三参考信号端VREF3的控制导通，可以将第一节点N1的低电平传输到第三节点N3，使第三节点N3为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第一控制信号cs1为高电平，第二晶体管M2导通，并且第一晶体管M1在第三节点N3的低电平控制下截止，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
之后，第一时钟信号cs1为高电平，第九晶体管M9截止，第一节点N1处于浮接状态，但是由于第四电容C4的作用，可以使第三节点N3的信号保持为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
在第二阶段T2，首先，第一时钟信号cs1为低电平，第九晶体管M9导通，并将输入信号inp的高电平输入到第一节点N1，使第一节点N1的信号为高电平。由于第六晶体管M6受第三参考信号端VREF3的控制导通，可以将第一节点N1的高电平传输到第三节点N3，使第三节点N3为高电平，则第八晶体管M8和第五晶体管M5均截止。第一控制信号cs1为高电平，第二晶体管M2导通，并且第一晶体管M1在第三节点N3的高电平控制下导通，以将第一参考信号端VREF1的低电平信号提供给第二节点N2，使第二节点N2的信号为低电平，则第七晶体管M7导通，从而将第二参考信号端VREF2的高电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为高电平信号。
之后，第一时钟信号cs1为高电平，第九晶体管M9截止，第一节点N1处于浮接状态，但是由于第四电容C4的作用，可以使第三节点N3和第一节点N1的信号保持为高电平，则第八晶体管M8和第五晶体管M5均截止。第一控制信号为低电平，第二晶体管M2截止，第二节点N2处于浮接状态，但是由于第三电容C3的作用，可以使第二节点N2的信号保持为低电平，则第七晶体管M7导通，从而将第二参考信号端VREF2的高电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为高电平信号。
在第三阶段T3，首先，第一时钟信号cs1为低电平，第九晶体管M9导通，并将输入信号inp的低电平输入到第一节点N1，使第一节点N1的信号为低电平。由于第六晶体管M6受第三参考信号端VREF3的控制导通，可以将第一节点N1的低电平传输到第三节点N3，使第三节点N3为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第一控制信号为高电平，第二晶体管M2导通，并且第一晶体管M1在第三节点N3的低电平控制下截止，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
之后，第一时钟信号cs1为高电平，第九晶体管M9截止，第一节点N1处于浮接状态，但是由于第四电容C4的作用，可以使第三节点N3的信号保持为低电平，则第八晶体管M8导通，从而将第三参考信号端VREF3的低电平信号提供给驱动输出端OUTP，使驱动输出端OUTP输出的驱动信号outp为低电平信号。并且，第五晶体管M5在第三节点N3的低电平控制下导通，以将第二参考信号端VREF2的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平，则第七晶体管M7截止。
在第三阶段T3之后，重复第三阶段T3的过程，直至下一帧开始。
需要说明的是，通过使第一参考信号端VREF1的信号的电压高于第三参考信号端VREF3的信号的电压，由此设置，在第三阶段T3以及之后的阶段中，可以使得第一晶体管M1的栅源电压VgsM1和阈值电压Vth M1满足关系Vgs M1-Vth M1＜0V，使得第一晶体管M1完全关断。同时，由于第二晶体管M2的栅极与第三节点N3耦接，第三节点N3在自举时会被拉到低于第三参考信号端VREF3的信号的电压，所以第二晶体管M2也可以完全关断。进一步结合第一晶体管M1和第二晶体管M2，可以减小漏电的风险，提高第二节点N2的信号稳定性。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图12所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图12所示，也可以使第一控制信号端CS1与第二时钟信号端CK2为同一信号端。例如，第二晶体管M2的栅极与第二时钟信号端CK2耦接。并且，第一晶体管M1的栅极和第五晶体管M5的栅极与第一节点N1耦接。或者，可以使第一晶体管M1的栅极与第二时钟信号端CK2耦接，第二晶体管M2的栅极和第五晶体管M5的栅极与第一节点N1耦接。
并且，图13所示的移位寄存器单元对应的信号时序图，如图12所示。其在第一阶段T1、第二阶段T2、第三阶段T3的具体工作过程可以与图11所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图14与图15所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图14与图15所示，移位寄存器单元还包括：第三控制子电路215，第三控制子电路215与第三节点N3以及第二时钟信号端CK2耦接，被配置为根据第二时钟信号端CK2的信号控制第三节点N3的信号。
示例性地，如图14与图15所示，第三控制子电路215包括：第四晶体管M4和第一电容C1；第四晶体管M4的栅极及其第一极与第三节点N3耦接，第四晶体管M4的第二极与第一电容C1第一电极板耦接，第一电容C1第二电极板与第二时钟信号端CK2耦接。其中，在第四晶体管M4在第三节点N3的控制下导通时，可以将第一电容C1第一电极板与第三节点N3导通。进一步地，可以使第四晶体管M4的有源层的材料设置为LTPS，以将第四晶体管M4设置为LTPS型晶体管。
或者，第四晶体管M4的栅极与第一节点N1耦接，第四晶体管M4的第一极与第二时钟信号端CK2耦接，第四晶体管M4的第二极与第一电容C1第一电极板耦接，第一电容C1第二电极板与第三节点N3耦接。
或者，也可以使第一晶体管M1的栅极与第三节点N3耦接，第五晶体管M5的栅极与第一节点N1耦接。
或者，也可以使第四晶体管M4的栅极与第一节点N1耦接。
并且，图14与图15所示的移位寄存器单元对应的信号时序图，如图12所示。其在第一阶段T1、第二阶段T2、第三阶段T3的具体工作过程可以与图11所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图16所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开实施例中，如图16所示，第一控制子电路212包括：第三晶体管M3；第三晶体管M3的栅极与第一控制信号端CS1耦接，第三晶体管M3的第一极与第一参考信号端VREF1耦接，第三晶体管M3的第二极与第二节点N2耦接。
示例性地，第三晶体管M3在第一控制信号端CS1的第一控制信号的有效电平的控制下导通，在第一控制信号的无效电平的控制下截止。可选地，第三晶体管M3可以为N型晶体管，则第一控制信号的有效电平为高电平，无效电平为低电平。第三晶体管M3可以为P型晶体管，则第一控制信号的有效电平为低电平，无效电平为高电平。
在本公开一些实施例中，可以使第三晶体管M3的有源层的材料包括金属氧化物半导体材料，将第三晶体管M3设置为氧化物型晶体管。
示例性地，可以使第一控制信号端CS1包括第一节点N1或第三节点N3。例如，如图16所示，第三晶体管M3的栅极与第一节点N1耦接。则第三晶体管M3可以在第一节点N1的信号的控制下导通。
并且，图16所示的移位寄存器单元对应的信号时序图，如图5所示。其在第一阶段T1、第二阶段T2、第三阶段T3的具体工作过程可以与图4所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
本公开实施例提供了又一些移位寄存器单元的信号时序图，如图17所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开一些实施例中，如图17所示，移位寄存器单元还包括：第四控制子电路216，第四控制子电路216与第二参考信号端VREF2以及第一节点N1耦接，被配置为根据第二参考信号端VREF2的信号控制第一节点N1的信号。
示例性地，如图17所示，第四控制子电路216包括：第二电容C2，第二电容C2的第一电极板与第二参考信号端VREF2耦接，第二电容C2的第二电极板与第一节点N1耦接。
并且，图17所示的移位寄存器单元对应的信号时序图，如图5所示。其在第一阶段T1、第二阶段T2、第三阶段T3的具体工作过程可以与图4所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
基于同一公开构思，本公开实施例还提供了驱动方法，如图18所示，包括：
S11、第一阶段，输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给第一节点；第二控制子电路根据第二参考信号端控制第二节点的信号，以及响应于第三参考信号端的信号将第一节点与第三节点导通；输出子电路响应于第三节点的信号，将第三参考信号端的信号提供给驱动输出端；
S12、第二阶段，输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给第一节点；第二控制子电路响应于第三参考信号端的信号将第一节点与第三节点导通；第一控制子电路响应于第一控制信号端的信号，将第一参考信号端的信号提供给对第二节点；输出子电路响应于第二节点的信号，将第二控制信号端的信号提供给驱动输出端；
S13、第三阶段，输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给第一节点；第二控制子电路根据第二参考信号端控制第二节点的信号，以及响应于第三参考信号端的信号将第一节点与第三节点导通；输出子电路响应于第三节点的信号，将第三参考信号端的信号提供给驱动输出端。
基于同一公开构思，本公开实施例还提供了栅极驱动电路，如图19所示，包括：级联的多个上述的移位寄存器单元SR(1)、SR(2)、SR(3)…SR(N-1)、SR(N)(共N个移位寄存器单元)。其中，第一级移位寄存器单元SR(1)的输入信号端INP与帧起始信号端STV耦接。每相邻的两个移位寄存器单元中，下一级移位寄存器单元的输入信号端INP与上一级移位寄存器单元的驱动输出端OUTP耦接。
具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本公开上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于电致发光显示面板中，在此不作限定。
具体地，在本公开实施例提供的上述驱动控制电路中，第奇数级移位寄存器单元的第一时钟信号均由同一时钟端即第一时钟端提供。第偶数级移位寄存器单元的第一时钟信号均由同一时钟端即第二时钟端提供。
基于同一公开构思，本公开实施例还提供了显示装置，包括本公开实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述栅极驱动电路相似，因此该显示装置的实施可以参见前述栅极驱动电路的实施，重复之处在此不再赘述。
在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
本公开实施例提供了移位寄存器单元、栅极驱动电路、驱动方法及显示装置，通过将第一参考信号端与第三参考信号端的电压设置为不同，可以降低移位寄存器单元中的相关晶体管的漏电风险，提高输出稳定性，降低显示异常。
尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
显然，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括：输入子电路、第一控制子电路、第二控制子电路和输出子电路；
所述输入子电路与第一节点耦接，被配置为响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；
所述第一控制子电路与第二节点耦接，被配置为响应于第一控制信号端的信号，将第一参考信号端的信号提供给对所述第二节点；
所述第二控制子电路与所述第一节点、所述第二节点以及第三节点耦接，被配置为根据第二参考信号端控制所述第二节点的信号，以及，响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；
所述输出子电路与所述第二节点和所述第三节点耦接，被配置为响应于所述第三节点的信号，将所述第三参考信号端的信号提供给驱动输出端，以及，响应于所述第二节点的信号，将第二控制信号端的信号提供给驱动输出端；
其中，所述第二参考信号端的信号的电平为第一电平，所述第一参考信号端和所述第三参考信号端的信号的电平分别为第二电平，且所述第一参考信号端与所述第三参考信号端的电压不同。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一控制子电路包括：第一晶体管和第二晶体管；
所述第一晶体管的栅极与所述第一控制信号端耦接，所述第一晶体管的第一极与所述第一参考信号端耦接，所述第一晶体管的第二极与所述第二晶体管的第一极耦接，所述第二晶体管的栅极与所述第三节点或所述第一节点耦接，所述第二晶体管的第二极与所述第二节点耦接；或者，
所述第一晶体管的栅极与所述第三节点或所述第一节点耦接，所述第一晶体管的第一极与所述第一参考信号端耦接，所述第一晶体管的第二极与所述第二晶体管的第一极耦接，所述第二晶体管的栅极与所述第一控制信号端耦接，所述第二晶体管的第二极与所述第二节点耦接。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一控制信号端与所述输入信号端或第二时钟信号端为同一信号端；和/或，
所述第一晶体管和所述第二晶体管的有源层的材料包括金属氧化物半导体材料。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述第一控制子电路包括：第三晶体管；
所述第三晶体管的栅极与所述第一控制信号端耦接，所述第三晶体管的第一极与所述第一参考信号端耦接，所述第三晶体管的第二极与所述第二节点耦接。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一控制信号端包括所述第一节点或所述第三节点；和/或，
所述第三晶体管的有源层的材料包括金属氧化物半导体材料。
6.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第三控制子电路，所述第三控制子电路与所述第三节点以及第二时钟信号端耦接，被配置为根据所述第二时钟信号端的信号控制所述第三节点的信号。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第三控制子电路包括：第四晶体管和第一电容；
所述第四晶体管的栅极及其第一极与所述第三节点耦接，所述第四晶体管的第二极与所述第一电容第一电极板耦接，所述第一电容第二电极板与所述第二时钟信号端耦接；或者，
所述第四晶体管的栅极与所述第一节点耦接，所述第四晶体管的第一极与所述第二时钟信号端耦接，所述第四晶体管的第二极与所述第一电容第一电极板耦接，所述第一电容第二电极板与所述第三节点耦接。
8.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第四控制子电路，所述第四控制子电路与所述第二参考信号端以及所述第一节点耦接，被配置为根据所述第二参考信号端的信号控制所述第一节点的信号。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述第四控制子电路包括：第二电容，所述第二电容的第一电极板与所述第二参考信号端耦接，所述第二电容的第二电极板与所述第一节点耦接。
10.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述第二控制子电路包括：第五晶体管和第六晶体管；所述第五晶体管的栅极与所述第一节点或所述第三节点耦接，所述第五晶体管的第一极与所述第二参考信号端耦接，所述第五晶体管的第二极与所述第二节点耦接，所述第六晶体管的栅极与所述第三参考信号端耦接，所述第六晶体管的第一极与所述第一节点耦接，所述第六晶体管的第二极与所述第三节点耦接；和/或，
所述输出子电路包括：第七晶体管和第八晶体管；所述第七晶体管的栅极与所述第二节点耦接，所述第七晶体管的第一极与所述第二控制信号端耦接，所述第七晶体管的第二极与所述驱动输出端耦接；所述第八晶体管的栅极与所述第三节点耦接，所述第八晶体管的第一极与所述第三参考信号端耦接，所述第八晶体管的第二极与所述驱动输出端耦接；和/或，
所述输入子电路包括：第九晶体管，所述第九晶体管的栅极与所述第一时钟信号端耦接，所述第九晶体管的第一极与所述输入信号端耦接，所述第九晶体管的第二极与所述第一节点耦接。
11.如权利要求10所述的移位寄存器单元，其特征在于，所述输出子电路还包括：第三电容和/或第四电容；
所述第三电容的第一电极板与所述第二节点耦接，所述第三电容的第二电极板与所述第二控制信号端或所述驱动输出端耦接；
所述第四电容的第一电极板与所述第三节点耦接，所述第四电容的第二电极板与所述驱动输出端耦接。
12.一种栅极驱动电路，其特征在于，包括：级联的多个如权利要求1-11任一项所述的移位寄存器单元；
第一级移位寄存器单元的输入信号端与帧起始信号端耦接；
每相邻的两个移位寄存器单元中，下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的驱动输出端耦接。
13.一种显示装置，其特征在于，包括：如权利要求12所述的栅极驱动电路。
14.一种如权利要求1-11任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
第一阶段，所述输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；所述第二控制子电路根据第二参考信号端控制所述第二节点的信号，以及响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；所述输出子电路响应于所述第三节点的信号，将所述第三参考信号端的信号提供给驱动输出端；
第二阶段，所述输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；所述第二控制子电路响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；所述第一控制子电路响应于第一控制信号端的信号，将第一参考信号端的信号提供给对所述第二节点；所述输出子电路响应于所述第二节点的信号，将第二控制信号端的信号提供给驱动输出端；
第三阶段，所述输入子电路响应于第一时钟信号端的信号，将输入信号端的信号提供给所述第一节点；所述第二控制子电路根据第二参考信号端控制所述第二节点的信号，以及响应于第三参考信号端的信号将所述第一节点与所述第三节点导通；所述输出子电路响应于所述第三节点的信号，将所述第三参考信号端的信号提供给驱动输出端。
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