CN117012125A - 移位寄存器、栅极驱动电路、显示面板及电子设备 - Google Patents

Abstract

本申请提供移位寄存器、栅极驱动电路、显示面板及电子设备。包括节点控制模块，与第一、第二电平信号接收端、第一、第二节点电连接；输入模块，与第一时钟信号端、触发信号输入端和第二节点电连接；输出模块，与第一、第二电平信号接收端、第一、第三节点和驱动信号输出端电连接；第一稳压模块，与第一、第四节点和第二电平信号接收端电连接；第二稳压模块，与第二、第三、第四节点、第二时钟信号端电连接；当驱动信号输出端输出的信号为低电平信号时，第三节点的信号的电位小于第一电平信号接收端接收的第一电平信号的电位；或，第二稳压模块接收第四节点的信号，控制第三节点的信号，以使第三节点的信号的电位与第一节点的信号的电位相反。

Description

移位寄存器、栅极驱动电路、显示面板及电子设备

技术领域

本申请涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路、显示面板及电子设备。

背景技术

随着显示技术的不断发展，越来越多具有显示功能的电子设备被广泛应用于人们的日常生活及工作当中，为人们的日常生活及工作带来了巨大的便利。

电子设备实现显示功能的主要部件是显示面板。其中，通过显示面板中的栅极驱动电路输出驱动信号，并利用发光控制信号线、扫描线等信号线将驱动信号传输至像素阵列中的像素电路，可以控制像素阵列进行画面的显示。在相关技术中，驱动电路通常包括多个级联的移位寄存器，上一级移位寄存器将输出信号作为驱动信号传输至信号线的同时，会将输出信号作为输入信号传输至下一级移位寄存器，以控制下一级移位寄存器输出驱动信号。

但是，现有的移位寄存器输出的输出信号容易出现不稳定的问题，输出信号的稳定性出现偏差经常会导致电路逻辑出现错误，最终导致驱动异常。所以，需要一种结构简单、且稳定性较高的电路架构。

发明内容

为了解决上述技术问题，本申请提供一种移位寄存器、栅极驱动电路、显示面板及电子设备。

第一方面，本申请实施例提供一种移位寄存器，该移位寄存器包括节点控制模块，与第一电平信号接收端、第二电平信号接收端、第一节点和第二节点电连接；输入模块，与第一时钟信号端、触发信号输入端和第二节点电连接；输出模块，与第一电平信号接收端、第二电平信号接收端、第一节点、第三节点和驱动信号输出端电连接；第一稳压模块，与第一节点、第四节点和第二电平信号接收端电连接；第二稳压模块，与第二节点、第三节点、第四节点、第二时钟信号端电连接；输入模块用于接收触发信号输入端的输入信号，并响应于第一时钟信号端接收的第一时钟信号而控制第二节点的信号；节点控制模块用于接收第一电平信号接收端接收的第一电平信号和第二电平信号接收端接收的第二电平信号，并响应于第二节点的信号，控制第一节点的信号；输出模块用于接收第二电平信号接收端接收的第二电平信号，并响应于第一节点的信号，控制所述驱动信号输出端输出的信号；或者，输出模块用于接收第一电平信号接收端的第一电平信号，并响应于第三节点的信号，控制驱动信号输出端输出的信号；第一稳压模块用于接收第二电平信号接收端接收的第二电平信号，并响应于第一节点的信号，控制第四节点的信号；第二稳压模块用于接收第二节点的信号，并响应于第二时钟信号端接收的第二时钟信号，控制第三节点的信号；其中，第一电平信号为低电平信号，第二电平信号为高电平信号；当驱动信号输出端输出的信号为低电平信号时，第三节点的信号的电位小于第一电平信号接收端接收的第一电平信号的电位；或者，第二稳压模块用于接收第四节点的信号，控制第三节点的信号，以使第三节点的信号的电位与第一节点的信号的电位相反。

由于第三节点的电位会影响输出信号，所以通过第二稳压模块控制第三节点的信号，使得当驱动信号输出端输出的信号为低电平时，第三节点的信号的电位低于第一电平信号接收端接收的低电平的电位，进而使得驱动信号输出端输出的信号为第一电平信号接收端接收的低电平，避免由于输出模块内晶体管的阈值损耗，输出模块从第一电平信号接收端接收的第一电平信号，无法传输至控制驱动信号输出端，进而影响信号的输出。此外，当第一节点的信号为高电平时，由于第二稳压模块的控制使得第三节点的信号为低电平，当第一节点的信号为低电平时，第一节点的电位控制第一稳压模块，以使第一稳压模块控制第二稳压模块将第三节点的电位调节为与第一节点相反的电位，即第一节点和第三节点的电位始终相反，可以使得驱动信号输出端输出第一电平信号或第二电平信号，不会存在第一节点和第三节点相位相同，使得驱动信号输出端无信号输出，即存在悬空点，也就是说，不论哪个时刻阶段，第一节点和第三节点的相互配合使得驱动信号输出端一直有信号输出，而不会存在悬空点，这样一来，可以避免驱动信号输出端OUT的输出信号受到负载的影响，引起的电路不稳定。

在一些可能实现的方式中，节点控制模块包括：第一控制单元，与第一电平信号接收端、第一节点和第二节点电连接；第二控制单元，与第二电平信号接收端、第一节点和第二节点电连接；第一控制单元用于接收第一电平信号接收端的第一电平信号，并响应于第二节点的信号，控制第一节点的信号；或者，第二控制单元用于接收第二电平信号接收端接收的第二电平信号，并响应于第二节点的信号，控制第一节点的信号。即分别通过独立的单元对第一节点进行控制，当第一节点需要第一电平信号时，则通过第一控制单元向第一节点传输第一电平信号；当第一节点需要第二电平信号时，则通过第二控制单元向第一节点传输第二电平信号，避免了信号的干扰，使得第一节点的信号更加的稳定。

在一些可能实现的方式中，在上述节点控制模块包括第一控制单元的基础上，第一控制单元包括至少一个有源层为氧化物半导体的晶体管，例如以IGZO作为有源层的晶体管，由于IGZO晶体管具有漏电流小的优点，所以，通过第一控制单元向第一节点提供低电平时，可以保证第一节点的信号稳定，进而保证驱动信号输出端输出信号较稳定。当驱动信号输出端输出的信号为发光控制信号时，由于像素电路中的发光控制晶体管在接收到低电平时导通，显示单元显示；在接收到高电平时截止，显示单元不显示，也就是说，驱动信号输出端输出的发光控制信号为高电平时，发光控制晶体管截止，显示单元不显示；驱动信号输出端输出的信号为低电平时，发光控制晶体管导通，显示单元显示；又由于第一控制单元向第一节点提供低电平时，驱动信号输出端输出的发光控制信号为高电平信号，因此，当驱动信号输出端输出的高电平信号稳定，可以保证像素电路中的发光控制晶体管可以彻底的截止，避免了亮屏的发生。

在一些可能实现的方式中，移位寄存器还包括：保护模块，位于第二节点和第三节点之间，以及位于第二节点和第二稳压模块之间，且与第一电平信号接收端电连接；保护模块用于阻止第三节点的信号传输至第二节点，避免输入模块受到高的Vds偏置。

在一些可能实现的方式中，输入模块包括第一晶体管；第一晶体管的栅极与第一时钟信号端电连接，第一晶体管的第一极与触发信号输入端电连接，第一晶体管的第二极与第二节点电连接。当然，输入模块具体结构并不限于此，本领域技术人员可以根据实际情况进行设置，只要保证输入信号的正常输入即可。当输入模块仅包括一个晶体管时，结构简单。

在一些可能实现的方式中，在上述节点控制模块包括第一控制单元的基础上，第一控制单元包括第二晶体管；第二晶体管的栅极与第二节点电连接，第二晶体管的第一极与第一电平信号接收端电连接，第二晶体管的第二极与第一节点电连接。当然，第一控制单元具体结构并不限于此，本领域技术人员可以根据实际情况进行设置。当第一控制单元仅包括一个晶体管时，结构简单。

在一些可能实现的方式中，在上述节点控制模块包括第二控制单元的基础上，第二控制单元包括第三晶体管；第三晶体管的栅极与第二节点电连接，第三晶体管的第一极与第二电平信号接收端电连接，第三晶体管的第二极与第一节点电连接。当然，第二控制单元具体结构并不限于此，本领域技术人员可以根据实际情况进行设置，只要保证输入信号的正常输入即可。当第二控制单元仅包括一个晶体管时，结构简单。

在一些可能实现的方式中，第一稳压模块包括第四晶体管；第四晶体管的栅极与第一节点电连接，第四晶体管的第一极与第二电平信号接收端电连接，第四晶体管的第二极与第四节点电连接。当然，第一稳压模块具体结构并不限于此，本领域技术人员可以根据实际情况进行设置。当第一稳压模块仅包括一个晶体管时，结构简单。

在一些可能实现的方式中，第二稳压模块包括第五晶体管和第一电容；第五晶体管的栅极与第三节点电连接，第五晶体管的第一极与第二时钟信号端电连接，第五晶体管的第二极分别与第一电容的第二极以及第四节点电连接，第一电容的第一极分别与第二节点和第三节点电连接。第五晶体管和第一电容构成电容耦合下拉结构，使得当驱动信号输出端输出的信号为低电平时，第三节点的信号的电位低于第一电平信号接收端接收的低电平的电位，进而使得驱动信号输出端输出的信号为第一电平信号接收端接收的低电平。当第一节点的信号为低电平时，第一节点的电位控制第一稳压模块，使通过第一稳压模块将高电平信号写入到第四节点，由于第一电容的稳压作用，使得第三节点(高电平)与第一节点N1(低电平)相反的电位，这样一来，第三节点与第一节点的电位可以始终相反，可以使得驱动信号输出端输出第一电平信号或第二电平信号，不会存在第一节点和第三节点相位相同，使得驱动信号输出端无信号输出，即存在悬空点。

在一些可能实现的方式中，在上述移位寄存器还包括保护模块的基础上，保护模块包括第六晶体管；第六晶体管的栅极与第一电平信号接收端电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极分别与第三节点和第二稳压模块电连接。

在一些可能实现的方式中，输出模块包括第二电容、第七晶体管和第八晶体管；第七晶体管的栅极、第二电容的第一极均与第一节点电连接，第七晶体管的第一极、第二电容的第二极均与第二电平信号接收端电连接，第七晶体管的第二极、第八晶体管的第二极均与驱动信号输出端电连接，第八晶体管的栅极与第三节点电连接，第八晶体管的第一极与第一电平信号接收端电连接，结构简单，且保证驱动信号输出端输出信号的稳定性。

在一些可能实现的方式中，输入模块、第一稳压模块、第二稳压模块和输出模块中的至少一者中包括至少一个有源层为硅的晶体管，当移位寄存器结合了氧化物半导体的晶体管和低温多晶硅晶体管时，具有较强的驱动能力和低功耗等特点。

在一些可能实现的方式中，当节点控制模块包括有源层为氧化物半导体的晶体管时，氧化物半导体的晶体管为N型晶体管；当输入模块、第一稳压模块、第二稳压模块和输出模块中的至少一者中包括至少一个有源层为硅的晶体管时，有源层为硅的晶体管为P型晶体管，N型晶体管和P型晶体管的结合，将有效减少移位寄存器ASG所需的薄膜晶体管个数，使得移位寄存器的结构更加的简单，有利于实现更窄边框的面板设计。

第二方面，本申请实施例还提供一种栅极驱动电路，包括相互级联的N个第一方面所述的移位寄存器，N≥2。

该栅极驱动电路具有两种功能，既可以提供控制发光支路上的发光控制晶体管的开启或关断的发光控制信号，又可以提供控制扫描信号。即，该栅极驱动电路既可以为发光控制驱动电路，也可以为扫描驱动电路，当发光控制驱动电路和扫描驱动电路均为该栅极驱动电路时，发光控制驱动电路和扫描驱动电路的结构相同，通过改变首级电路的输入信号，在不改变时钟信号的前提下，即能够产生两种不同的像素电路的驱动信号(发光控制信号或扫描信号)。且由于发光控制驱动电路和扫描驱动电路的结构相同，需要的时钟信号也相同，因此，可以复用时钟信号线，这样一来，可以减少时钟信号线的数量，有利于显示面板的窄边框设计，且可以减少显示驱动芯片内为时钟信号线提供时钟信号的时钟控制模块的数量，降低显示驱动芯片的设计成本。

第三方面，本申请实施例还提供一种显示面板，包括至少一个第二方面所述的栅极驱动电路，具有第二方面的栅极驱动电路的所有效果。

在一些可能实现的方式中，包括至少两个栅极驱动电路，其中一个栅极驱动电路为发光控制驱动电路，另一个栅极驱动电路为扫描驱动电路；发光控制驱动电路电连接的时钟信号线复用为扫描驱动电路的时钟信号线。

第四方面，本申请实施例还提供一种电子设备，包括如第三方面所述的显示面板，具有第三方面的栅极驱动电路的所有效果。

附图说明

图1是相关技术中的一种移位寄存器的结构示意图；

图2为本申请实施例提供的一种电子设备的结构示意图；

图3为本申请实施例提供的一种显示面板的结构示意图；

图4为本申请实施例提供的一种像素电路的结构示意图；

图5为本申请实施例提供的又一种显示面板的结构示意图；

图6为本申请实施例提供的又一种显示面板的结构示意图；

图7为本申请实施例提供的一种移位寄存器的结构示意图；

图8为本申请实施例提供的又一种移位寄存器的结构示意图；

图9为本申请实施例提供的又一种移位寄存器的结构示意图；

图10为本申请实施例提供的又一种移位寄存器的结构示意图；

图11为本申请实施例提供的一种移位寄存器的时序示意图；

图12为本申请实施例提供的一种移位寄存器的工作过程图；

图13为本申请实施例提供的又一种移位寄存器的工作过程图；

图14为本申请实施例提供的又一种移位寄存器的工作过程图；

图15为本申请实施例提供的又一种移位寄存器的工作过程图；

图16为本申请实施例提供的又一种移位寄存器的工作过程图；

图17为相关技术与本申请实施例的一种仿真对比图；

图18为相关技术与本申请实施例的又一种仿真对比图；

图19为相关技术与本申请实施例的又一种仿真对比图；

图20为相关技术与本申请实施例的又一种仿真对比图；

图21为本申请实施例提供的又一种移位寄存器的时序示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一目标对象和第二目标对象等是用于区别不同的目标对象，而不是用于描述目标对象的特定顺序。

在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个处理单元是指两个或两个以上的处理单元；多个系统是指两个或两个以上的系统。

图1是相关技术中的一种移位寄存器的结构示意图，如图1所示，相关技术中的移位寄存器ASG’包括晶体管T1’组成的输入模块143’，晶体管T2’、T3’、T4’、T5’、T6’、T7’、T8’、T11’、T12’、T13’组成的节点控制模块142’，晶体管T9’、T10’组成的输出模块146’。节点控制模块142’用于控制第一节点N1’和第二节点N2’的电位，进而控制输出模块146’的输出端OUT’输出低电平，还是高电平。

然而，申请人经过研究发现，输出端OUT’输出的信号存在悬空点，即第一节点N1’和第二节点N2’在一帧的时间内不是时刻反相的，在某个时刻第一节点N1’和第二节点N2’例如都是低电平，使得晶体管T9’和T10’同时关闭，这将导致输出信号极易受到负载的影响，引起电路的不稳定。

本申请实施例提供一种电子设备，本申请实施例提供的电子设备可以是手机、平板电脑、笔记本电脑、个人数字助理(personal digital assistant，简称PDA)、车载电脑、智能穿戴式设备、智能家居设备等包括显示面板的电子设备，本申请实施例对上述电子设备的具体形式不作限定。如图2所示，以下为了方便说明，以电子设备是手机为例进行说明。

如图2所示，手机100包括显示面板10、后壳20和中框30。显示面板10、后壳20和中框30可以围成容纳腔体。容纳腔体内设置有主板、电池和功能器件(图中未示出)等结构。功能器件例如包括显示驱动芯片和处理器等。处理器向显示驱动芯片发送相应的信号，以使显示驱动芯片驱动显示面板10进行显示。

后壳20的材料例如可以包括塑料、素皮、玻璃纤维等不透光材料；也可以包括玻璃等透光材料。本申请实施例对后壳20的材料不进行限定。

显示面板10例如包括液晶显示(Liquid Crystal Display，LCD)面板、有机发光二极管(Organic Light Emitting Diode，OLED)显示面板和LED显示面板等，其中，LED显示面板例如包括Micro-LED显示面板、Mini-LED显示面板等。本申请实施例对显示面板10的类型不进行限定。下面以显示面板10为OLED显示面板为例进行说明。

如图3所示，显示面板10包括显示区AA和非显示区NAA，非显示区NAA例如环绕显示区AA设置。显示面板10的显示区AA中设置有阵列排布的多个像素11、多条扫描线组12和多条数据线13。每个像素11包括像素电路111和显示单元112。多条数据线13与多列像素11中像素电路111一一对应，即一列像素11中的像素电路111对应一条数据线13。多个扫描线组12与多行像素11的像素电路111一一对应，即一行像素11中的像素电路111对应一个扫描线组12。

结合图4，像素电路111例如包括7T1C(7个晶体管和1个存储电容)，即该像素电路111可以包括驱动晶体管M1、数据写入晶体管M2、阈值补偿晶体管M3、复位晶体管M4和M5、发光控制晶体管M6和M7、以及存储电容Cst。

可以理解的是，像素电路111的具体结构包括但不限于上述示例，在其他可选的实施例中，像素电路111还可以是其他设置方式，只要可以驱动显示单元112发光即可。

上述复位晶体管M4和阈值补偿晶体管M3是以氧化物半导体材料，例如铟镓锌氧化物(indium gallium zinc oxide，IGZO)，作为有源层的晶体管；驱动晶体管M1、数据写入晶体管M2、复位晶体管M5、发光控制晶体管M6和M7是以硅，可选为多晶硅，例如为低温多晶硅(Low Temperature Poly-Silicon，LTPS)材料，作为有源层的晶体管，即将LTPS晶体管和IGZO晶体管集成在一个基板上，形成低温多晶氧化物(LTPO，Low TemperaturePolycrystalline Oxide)显示面板10。

低温多晶硅晶体管具有载流子迁移率高、响应快、和功耗小等的优点，氧化物半导体晶体管具有漏流小的优点，所以当像素电路111同时包括LTPS材料作为有源层的晶体管以及IGZO材料作为有源层的晶体管时，可以保证像素电路111具有较佳的性能。

此外，像素电路111还包括初始化信号端Vref、第一电源端PVDD、第二电源端PVEE、数据信号端Data、第一扫描信号端Scan1、第二扫描信号端Scan2、第三扫描信号端Scan3、第四扫描信号端Scan4和发光控制信号端Emit。发光控制晶体管M6的第一极与第一电源端PVDD电连接，数据写入晶体管M2的第一极与数据信号端Data电连接，数据写入晶体管M2的栅极与与第四扫描信号端Scan4电连接，阈值补偿晶体管M3的栅极与第三扫描信号端Scan3电连接，复位晶体管M4和M5的第一极分别与初始化信号端Vref电连接(两者对应的初始化信号端可以相同，也可以不同)，复位晶体管M4的栅极可以与第一扫描信号端Scan1电连接，复位晶体管M5的栅极可以与第二扫描信号端Scan2电连接，发光控制晶体管M6和M7的栅极可以分别与发光控制信号端Emit电连接，发光控制晶体管M7与第一发光元件112的阳极电连接，第一发光元件112的阴极与第二电源端PVEE电连接。

相应的，继续参见图3，每个扫描线组12包括第一扫描信号线121、第二扫描信号线122和发光控制信号线123。

相应的，一列像素11中的像素电路111对应一条数据线13即为同一列的各像素11的像素电路111中的数据信号端Data与同一条数据线13电连接。一行像素11中的像素电路111对应一个扫描线组12即为同一行的各像素11的像素电路111中的第一扫描信号端Scan1与该行对应的第一扫描信号线121电连接，同一行的各像素11的像素电路111中的第二扫描信号端Scan2与该行对应的第二扫描信号线122电连接，同一行的各像素11的像素电路111中的第三扫描信号端Scan3与其它行(具体行本领域技术人员可以根据实际情况设置)对应的第一扫描信号线121电连接，同一行的各像素11的像素电路111中的第四扫描信号端Scan4与其它行(具体行本领域技术人员可以根据实际情况设置)对应的第二扫描信号线122电连接，同一行的各像素11的像素电路111中的发光控制信号端Emit与同一条发光控制信号线123电连接。

需要说明的是，为了保证电路的简洁清楚，图3中并未示出同一行的各像素11的像素电路111中的第三扫描信号端Scan3与其它行对应的第一扫描信号线121电连接，同一行的各像素11的像素电路111中的第四扫描信号端Scan4与其它行对应的第二扫描信号线122电连接。

也就是说，运用LTPO工艺的像素电路111通常需要三种栅极控制信号，一是发光控制信号线123传输的发光控制信号，即发光控制信号线123传输的发光控制信号可以控制发光支路上的发光控制晶体管M6和M7的开启或关断；二是第一扫描信号线121传输的第一扫描信号，即第一扫描信号线121传输的第一扫描信号可以控制有源层为IGZO的复位晶体管M4和阈值补偿晶体管M3的开启或关断，亦即复位晶体管M4所在行对应的第一扫描信号线传输的第一扫描信号可以控制复位晶体管M4的开启或关断，通过其它行对应的第一扫描信号线传输的第一扫描信号控制阈值补偿晶体管M3的开启或关断；三是第二扫描信号线122传输的第二扫描信号，即第二扫描信号线122传输的第二扫描信号可以控制有源层为LTPS的复位晶体管M5和数据写入晶体管M2的开启或关断，亦即复位晶体管M5所在行对应的第二扫描信号线传输的第二扫描信号可以控制复位晶体管M5的开启或关断，通过其它行对应的第二扫描信号线传输的第二扫描信号控制数据写入晶体管M2的开启或关断。

像素电路111基于发光控制信号、第一扫描信号、第二扫描信号等驱动显示单元112发光的原理与现有技术中的7T1C的像素电路驱动显示单元发光的原理类似，在此不再赘述。

继续参见图3，显示面板10的非显示区NAA中设置有驱动电路14，其中，驱动电路14例如可以包括第一扫描驱动电路、第二扫描驱动电路和发光控制驱动电路。第一扫描驱动电路包括多个第一扫描信号输出端，第二扫描驱动电路包括多个第二扫描信号输出端，发光控制驱动电路包括多个发光控制信号输出端。第一扫描驱动电路的多个第一扫描信号输出端与显示区AA的多条第一扫描信号线121一一对应电连接，第二扫描驱动电路的多个第二扫描信号输出端与显示区AA的多条第二扫描信号线122一一对应电连接，以及，发光控制驱动电路的多个发光控制信号输出端与显示区AA的发光控制信号线123一一对应电连接。第一扫描驱动电路通过第一扫描信号输出端向第一扫描信号线121传输第一扫描信号，第二扫描驱动电路通过第二扫描信号输出端向第二扫描信号线122传输第二扫描信号，发光控制驱动电路通过发光控制信号输出端向发光控制信号线123传输发光控制信号。

需要说明的是，驱动电路14可以位于显示区AA的左侧，如图3所示。但驱动电路10的位置并不限于此，本领域技术人员可根据实际情况设置驱动电路10在显示面板中的位置，例如驱动电路14还可以设置在显示区AA的相对两侧，如图5所示。当驱动电路14设置在显示区AA的相对两侧时，位于两侧的驱动电路14同时为第一扫描信号线121、第二扫描信号线122和发光控制信号线123提供相应的信号，避免了信号线上存在压降影响显示面板的显示效果。下述实施例均以驱动电路14可以位于显示区AA的左侧为例进行的说明。

为了上述技术问题，本发明实施例提供一种栅极驱动电路，通过第一节点的电位对第一稳压模块进行控制，以使第一稳压模块控制第二稳压模块将第三节点的电位调节为与第一节点相反的电位，这样一来，第三节点和第一节点的电位可以始终相反，避免第三节点和第一节点的电位在某一时刻不相反时，使得输出信号存在悬空点，导致输出信号极易受到负载等影响，引起电路的不稳定。此外，该栅极驱动电路具有两种功能，既可以提供控制发光支路上的发光控制晶体管M6和M7的开启或关断的发光控制信号，又可以提供控制复位晶体管M4和阈值补偿晶体管M3的开启或关断的第一扫描信号。即，该栅极驱动电路既可以为发光控制驱动电路，也可以为第一扫描驱动电路，当发光控制驱动电路和第一扫描驱动电路均为该栅极驱动电路时，发光控制驱动电路和第一扫描驱动电路的结构相同，通过改变首级电路的输入信号，在不改变时钟信号的前提下，即能够产生两种不同的像素电路的驱动信号(发光控制信号或第一扫描信号)。且由于发光控制驱动电路和第一扫描驱动电路的结构相同，需要的时钟信号也相同，因此，可以复用时钟信号线，这样一来，可以减少时钟信号线的数量，有利于显示面板的窄边框设计，且可以减少显示驱动芯片内为时钟信号线提供时钟信号的时钟控制模块的数量，降低显示驱动芯片的设计成本。

下面对本申请实施例提供的栅极驱动电路的具体结构进行介绍。

如图6所示，本发明实施例中，栅极驱动电路141包括N个级联的移位寄存器ASG，例如可以包括N个移位寄存器ASG1～ASGn，N≥2，N的具体取值本领域技术人员可根据实际情况设置，此处不作限定。

每级移位寄存器ASG包括第一时钟信号端CK1、第二时钟信号端CK2、触发信号输入端IN和驱动信号输出端OUT，除最后一级移位寄存器ASGn外，其余每级移位寄存器ASG的驱动信号输出端OUT与其相邻的下一级的移位寄存器ASG的触发信号输入端IN电连接，第一级移位寄存器ASG1的触发信号输入端IN接收触发信号线(图6中未示出)发出的触发信号STV。移位寄存器ASG根据第一时钟信号端CK1输入的第一时钟信号、第二时钟信号端CK2输入的第二时钟信号和触发信号输入端IN输入的触发信号STV通过驱动信号输出端OUT向发光控制信号线123发送发光控制信号或向第一扫描信号线121发送第一扫描信号。

显示面板10还包括位于非显示区NAA的第一时钟信号线CKL1和第二时钟信号线CKL2。奇数级移位寄存器ASG的第一时钟信号端CK1与第一时钟信号线CKL1电连接，奇数级移位寄存器ASG的第二时钟信号端CK2与第二时钟信号线CKL2电连接；偶数级移位寄存器ASG的第一时钟信号端CK1与第二时钟信号线CKL2电连接，偶数级移位寄存器ASG的第二时钟信号端CK2与第一时钟信号线CKL1电连接。如图6所示，第一级移位寄存器ASG1和第三级移位寄存器ASG3的第一时钟信号端CK1与第一时钟信号线CKL1电连接，第一级移位寄存器ASG1和第三级移位寄存器ASG3的第二时钟信号端CK2与第二时钟信号线CKL2电连接，第二级移位寄存器ASG2和第四级移位寄存器ASG4的第一时钟信号端CK1与第二时钟信号线CKL2电连接，第二级移位寄存器ASG2和第四级移位寄存器ASG4的第二时钟信号端CK2与第一时钟信号线CKL1电连接。

结合图7，每级移位寄存器ASG还包括：第一电平信号接收端VGL、第二电平信号接收端VGH、节点控制模块142、输入模块143、第一稳压模块144、第二稳压模块145和输出模块146。

节点控制模块142，与第一电平信号接收端VGL、第二电平信号接收端VGH、第一节点N1和第二节点N2电连接。输入模块143，与第一时钟信号端CK1、触发信号输入端IN和第二节点N2电连接。第一稳压模块144，与第一节点N1、第二电平信号接收端VGH和第四节点N4电连接。第二稳压模块145，与第二节点N2、第三节点N3、第四节点N4、第二时钟信号端CK2电连接。输出模块146，与第一电平信号接收端VGL、第二电平信号接收端VGH、第一节点N1、第三节点N3和驱动信号输出端OUT电连接。

输入模块143用于接收触发信号输入端IN的输入信号STV，并响应于第一时钟信号端CK1接收的第一时钟信号CKV1而控制第二节点N2的信号。

节点控制模块142用于接收第一电平信号接收端VGL的第一电平信号和第二电平信号接收端VGH接收的第二电平信号，并响应于第二节点N2的信号控制第一节点N1的信号。

输出模块146用于接收第二电平信号接收端VGH接收的第二电平信号，并响应于第一节点N1的信号，控制驱动信号输出端OUT输出发光控制信号或第一扫描信号；或者，输出模块146用于接收第一电平信号接收端VGL的第一电平信号，并响应于第三节点N3的信号，控制驱动信号输出端OUT输出发光控制信号或第一扫描信号。

第一稳压模块144用于接收第二电平信号接收端VGH接收的第二电平信号，并响应于第一节点N1的信号，控制第四节点N4的信号。

第二稳压模块145用于接收第二节点N2的信号，并响应于第二时钟信号端CK2接收的第二时钟信号CKV2，控制第三节点N3的信号；其中，第一电平信号为低电平信号，第二电平信号为高电平信号；当驱动信号输出端OUT输出的信号为低电平信号时，第三节点N3的信号的电位小于第一电平信号接收端VGL接收的第一电平信号的电位；或者，第二稳压模块145用于接收第四节点N4的信号，控制第三节点N3的信号，以使第三节点N3的信号的电位与第一节点N1的信号的电位相反。

本发明实施例中，通过输入模块143接收输入信号STV并响应于第一时钟信号CKV1控制第二节点N2的信号，通过节点控制模块142接收第一电平信号和第二电平信号，并响应于第二节点N2的信号控制第一节点N1的信号，通过输出模块145接收第二电平信号，并响应于第一节点N1的信号，控制输出信号；或者，通过输出模块145接收第一电平信号，并响应于第三节点N3的信号，控制输出信号。由于第三节点N3的电位会影响输出信号，所以通过第二稳压模块145控制第三节点N3的信号，使得当驱动信号输出端OUT输出的信号为低电平时，第三节点N3的信号的电位低于第一电平信号接收端VGL接收的低电平的电位，进而使得驱动信号输出端OUT输出的信号为第一电平信号接收端VGL接收的低电平，避免由于输出模块146内晶体管的阈值损耗，输出模块145从第一电平信号接收端VGL接收的第一电平信号，无法传输至控制驱动信号输出端OUT，进而影响信号的输出。此外，当第一节点N1的信号为高电平时，由于第二稳压模块145的控制使得第三节点N3的信号为低电平，当第一节点N1的信号为低电平时，第一节点N1的电位控制第一稳压模块144，以使第一稳压模块144控制第二稳压模块145将第三节点N3的电位调节为与第一节点N1相反的电位，即第一节点N1和第三节点N3的电位始终相反，可以使得驱动信号输出端OUT输出第一电平信号或第二电平信号，不会存在第一节点N1和第三节点N3相位相同，使得驱动信号输出端OUT无信号输出，即存在悬空点，也就是说，不论哪个时刻阶段，第一节点N1和第三节点N3的相互配合使得驱动信号输出端OUT一直有信号输出，而不会存在悬空点，这样一来，可以避免驱动信号输出端OUT的输出信号受到负载的影响，引起的电路不稳定。

可选的，节点控制模块142包括至少一个晶体管，该晶体管是以氧化物半导体材料，例如IGZO，作为有源层的晶体管。输入模块143、第一稳压模块144、第二稳压模块145和输出模块146中的至少一者中包括至少一个晶体管，该晶体管是以硅，可选为多晶硅，例如为LTPS，作为有源层的晶体管。

由于节点控制模块142包括IGZO晶体管，相比于全部为LTPS晶体管，可以改善第一节点N1的漏电，使得第一节点N1的信号稳定，进行使得输出的信号稳定；且由于移位寄存器ASG结合了IGZO晶体管和LTPS晶体管，因此，可以使得移位寄存器ASG具有较强的驱动能力和低功耗等特点。

可选的，节点控制模块142包括的IGZO晶体管为N型IGZO晶体管，第一稳压模块144、第二稳压模块145和输出模块146中的至少一者中包括的LTPS晶体管为P型LTPS晶体管。N型晶体管和P型晶体管的结合，将有效减少移位寄存器ASG所需的薄膜晶体管个数，使得移位寄存器ASG的结构更加的简单，有利于实现更窄边框的面板设计。

在一些可能的实施例中，参见图8，每级移位寄存器ASG还包括：保护模块147，位于第二节点N2和第三节点N3之间，以及位于第二节点N2和第二稳压模块145之间，且与第一电平信号接收端VGL电连接。保护模块146用于阻止第三节点N3的信号传输至第二节点N2，即起到夹断作用，避免输入模块143受到高的Vds偏置。

在一些可能的实施例中，参见图9，节点控制模块142包括第一控制单元1421和第二控制单元1422。第一控制单元1421，与第一电平信号接收端VGL、第一节点N1和第二节点N2电连接。第二控制单元1422，与第二电平信号接收端VGH、第一节点N1和第二节点N2电连接。

第一控制单元1421用于接收第一电平信号接收端VGL的第一电平信号，并响应于第二节点N2的信号，控制第一节点N1的信号。或者，第二控制单元1422，用于接收第二电平信号接收端VGH接收的第二电平信号，并响应于第二节点N2的信号，控制第一节点N1的信号。也就是说，可以通过第一控制单元1421向第一节点N1提供第一电平信号，通过第二控制单元1422向第一节点N1提供第二电平信号。换言之，当第一节点N1需要第一电平信号时，则通过第一控制单元1421向第一节点N1传输第一电平信号；当第一节点N1需要第二电平信号时，则通过第二控制单元1422向第一节点N1传输第二电平信号。且当第一节点N1为第一电平信号时，输出模块145将第二电平信号接收端VGH接收的第二电平信号通过驱动信号输出端OUT输出；当第一节点N1为第二电平信号时，输出模块145无法将第二电平信号接收端VGH接收的第二电平信号通过驱动信号输出端OUT输出。

此外，第一控制单元1421包括至少一个晶体管，该晶体管是以氧化物半导体材料，例如IGZO，作为有源层的晶体管。由于IGZO晶体管具有漏电流小的优点，所以，通过第一控制单元1421向第一节点N1提供低电平时，可以保证第一节点N1的信号稳定，进而保证驱动信号输出端OUT输出信号较稳定。当驱动信号输出端OUT输出的信号为发光控制信号(即该栅极驱动电路为发光控制驱动电路)时，由于像素电路111中的发光控制晶体管M6和M7在接收到低电平时导通，显示单元112显示；在接收到高电平时截止，显示单元112不显示，也就是说，驱动信号输出端OUT输出的发光控制信号为高电平时，发光控制晶体管M6和M7截止，显示单元112不显示；驱动信号输出端OUT输出的信号为低电平时，发光控制晶体管M6和M7导通，显示单元112显示；又由于第一控制单元1421向第一节点N1提供低电平时，驱动信号输出端OUT输出的发光控制信号为高电平信号，因此，当驱动信号输出端OUT输出的高电平信号稳定，可以保证像素电路111中的发光控制晶体管M6和M7可以彻底的截止，避免了亮屏的发生。

在一些可能的实施例中，参见图10，输入模块143包括第一晶体管T1，第一晶体管T1的栅极与第一时钟信号端CK1电连接，第一晶体管T1的第一极与触发信号输入端IN电连接，第一晶体管T1的第二极与第二节点N2电连接。第一晶体管T1例如是以硅，可选为多晶硅，例如为LTPS，作为有源层的晶体管。

需要说明的是，第一晶体管T1的第一极可以为第一晶体管T1的源电极，第一晶体管T1的第二极可以为第一晶体管T1的漏电极；或者，第一晶体管T1的第一极可以为第一晶体管T1的漏电极，第一晶体管T1的第二极可以为第一晶体管T1的源电极。下述实施例中的晶体管相同，下述实施例不再赘述。

在一些可能的实施例中，参见图10，第一控制单元1421包括第二晶体管T2。第二晶体管T2的栅极与第二节点N2电连接，第二晶体管T2的第一极与第一电平信号接收端VGL电连接，第二晶体管T2的第二极与第一节点N1电连接。第二晶体管T2为以氧化物半导体材料，例如IGZO，作为有源层的晶体管。

在一些可能的实施例中，参见图10，第二控制单元1422包括第三晶体管T3。第三晶体管T3的栅极与第二节点N2电连接，第三晶体管T3的第一极与第二电平信号接收端VGH电连接，第三晶体管T3的第二极与第一节点N1电连接。

在一些可能的实施例中，参见图10，第一稳压模块144包括第四晶体管T4。第四晶体管T4的栅极与第一节点N1电连接，第四晶体管T4的第一极与第二电平信号接收端VGH电连接，第四晶体管T4的第二极与第四节点N4电连接。第四晶体管T4例如是以硅，可选为多晶硅，例如为LTPS，作为有源层的晶体管。

在一些可能的实施例中，参见图10，第二稳压模块145包括第五晶体管T5和第一电容C1。第五晶体管T5的栅极与第三节点N3电连接，第五晶体管T5的第一极与第二时钟信号端CK2电连接，第五晶体管T5的第二极与第一电容C1的第二极电连接，第一电容C1的第一极分别与第三节点N3和保护模块147电连接。第五晶体管T5例如是以硅，可选为多晶硅，例如为LTPS，作为有源层的晶体管。

在一些可能的实施例中，参见图10，保护模块146包括第六晶体管T6。第六晶体管T6的栅极与第一电平信号接收端VGL电连接，第六晶体管T6的第一极与第二节点N2电连接，第六晶体管T6的第二极分别与第三节点N3和第一电容点C1的第一极电连接。第六晶体管T6例如是以硅，可选为多晶硅，例如为LTPS，作为有源层的晶体管。

在一些可能的实施例中，参见图10，输出模块145包括第二电容C2、第七晶体管T7和第八晶体管T8。第七晶体管T7的栅极、第二电容C2的第一极均与第一节点N1电连接，第七晶体管T7的第一极、第二电容C2的第二极均与第二电平信号接收端VGH电连接，第七晶体管T7的第二极、第八晶体管T8的第二极均与驱动信号输出端OUT电连接，第八晶体管T8的栅极与第三节点N3电连接，第八晶体管T8的第一极与第一电平信号接收端VGL电连接。第七晶体管T7和第八晶体管T8例如均是以硅，可选为多晶硅，例如为LTPS，作为有源层的晶体管。

以上对栅极驱动电路的结构进行了具体介绍，下面对当栅极驱动电路为发光控制驱动电路时的工作过程进行介绍。

图11示出了当栅极驱动电路为发光控制驱动电路时的移位寄存器中各信号的时序图。下面结合当栅极驱动电路为发光控制驱动电路时的移位寄存器中各信号的时序图，对图10所示的移位寄存器的工作过程进行说明，其他结构移位寄存器中的信号的时序与此基本相同，在此不再赘述。其中，以第二晶体管T2为N型IGZO晶体管，第一晶体管T1、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8为P型LTPS晶体管，且第一电平信号接收端VGL接收的第一电平信号为-7V，第二电平信号接收端VGH接收的第二电平信号为7V为例。

在第一阶段t1，即输入信号STV数据设置阶段：结合图12，第一时钟信号端CK1接收的CKV1由高电平变低电平，第二时钟信号端CK2接收的CKV2由低电平变高电平，第一晶体管T1打开，第五晶体管T5打开，将触发信号输入端IN接收的输入信号STV的低电平写入第三节点N3，第三节点N3被拉低。输入信号STV的低电平使得第二晶体管T2关闭、第三晶体管T3打开，进而使得第一节点N1被置高，第七晶体管T7关闭。第四晶体管T4关闭，不会影响第一电容C1和第五晶体管T5的下拉，驱动信号输出端OUT输出的发光控制信号此时仍旧为低电平。

在第二阶段t2，即第一电容耦合下拉阶段：结合图13，第一时钟信号端CK1接收的CKV1由低电平变高电平，第二时钟信号端CK2接收的CKV2由高电平变低电平，第一晶体管T1和第六晶体管T6关闭，第三节点N3处于低电位。第五晶体管T5打开。当CKV2的低电平来临时，通过第一电容C1的电容耦合作用，将第三节点N3拉至更低的电位。即将第三节点N3拉至一个低于第一电平信号接收端VGL接收的低电平的电位，这样，第八晶体管T8能够输出第一电平信号接收端VGL接收的低电平，即为了补偿第八晶体管T8的阈值损失，使得驱动信号输出端OUT输出的发光控制信号为第一电平信号接收端VGL接收的低电平。

在第三阶段t3，即STV高电平再输入阶段：结合图14，第一时钟信号端CK1接收的CKV1由高电平变低电平，第二时钟信号端CK2接收的CKV2由低电平变高电平，第一晶体管T1打开，第六晶体管T6打开，将触发信号输入端IN接收的输入信号STV的高电平写入第二节点N2和第三节点N3，第二节点N2和第三节点N3被拉高，第三晶体管T3和第八晶体管T8被关闭。同时第二节点N2的高电平使得第二晶体管T2打开，将第一电平信号接收端VGL接收的低电平写入第一节点N1，第七晶体管T7打开，驱动信号输出端OUT输出的发光控制信号变为高电平。另外，第四晶体管T4被打开，第一电容C1与第五晶体管T5的电容耦合结构不起作用，第四晶体管T4打开后传输的高电平写入到第四节点N4(即第一电容C1的第二极)，由于电容的稳压作用，使得第三节点N3的信号稳定，进而保证电路结构的稳定性。

在第四阶段t4，即驱动信号输出端OUT输出的高电平保持阶段：结合图15，第一时钟信号端CK1接收的CKV1由低电平变高电平，第二时钟信号端CK2接收的CKV2由高电平变低电平，第一晶体管T1关闭。由于第一电容C1的保持作用，第二晶体管T2继续开启，第一节点N1仍旧为低电平，第四晶体管T4仍旧打开。同时跳变的CKV2无法影响第三节点N3的电压，驱动信号输出端OUT输出的发光控制信号保持在高电位。

在第五阶段t5，即STV低电平重新下拉阶段：结合图16，第一时钟信号端CK1接收的CKV1由高电平变低电平，第二时钟信号端CK2接收的CKV2由低电平变高电平，第一晶体管T1打开，第五晶体管T5打开，将触发信号输入端IN接收的输入信号STV的低电平写入第三节点N3，第三节点N3被拉低，第八晶体管T8打开。输入信号STV的低电平使得第二晶体管T2关闭、第三晶体管T3打开，进而使得第一节点N1被置高，第七晶体管T7关闭，驱动信号输出端OUT输出的发光控制信号为低电位。但是由于第八晶体管T8阈值损失，驱动信号输出端OUT输出的信号未能达到第一电平信号接收端VGL接收的低电平信号。在下一个CLK2的下脉冲到来时，通过第一电容C1和第五晶体管T5的电容耦合作用将第三节点N3拉至更低的电位，驱动信号输出端OUT输出的发光控制信号为第一电平信号接收端VGL接收的低电平信号。

当驱动信号输出端OUT输出的发光控制信号为低电平时，通过第五晶体管T5和第一电容C1控制第三节点N3的信号，使得第三节点N3的信号的电位低于第一电平信号接收端VGL接收的低电平的电位，进而使得驱动信号输出端OUT输出的发光控制信号为第一电平信号接收端VGL接收的低电平，避免由于第八晶体管T8的阈值损耗，使得第八晶体管T8从第一电平信号接收端VGL接收的低电平无法传输至控制驱动信号输出端OUT，进而影响发光控制信号的输出。此外，当第一节点N1的信号为高电平时，由于第五晶体管T5和第一电容C1的控制使得第三节点N3的信号为低电平(与第一节点N1的电位相反)，当第一节点N1的信号为低电平时，第一节点N1的电位控制第四晶体管T4(第一稳压模块144)，以通过第四晶体管T4将高电平写入到第四节点N4，由于第一电容C1的稳压作用，使得第三节点N3(高电平)与第一节点N1(低电平)相反的电位，这样一来，第三节点N3与第一节点N1的电位可以始终相反，不存在第七晶体管T7和第八晶体管T8同时关闭的情况，避免第七晶体管T7和第八晶体管T8同时关闭，使得输出信号存在悬空点，导致输出信号极易受到负载等影响，引起电路的不稳定。此外，由于第一控制单元1421的第二晶体管T2为IGZO晶体管(具有漏电流小的优点)，所以，通过第一控制单元1421向第一节点N1提供低电平时，可以保证第一节点N1的信号稳定，进而保证驱动信号输出端OUT输出的发光控制信号较稳定，避免了亮屏的发生。此外，由于移位寄存器ASG结合了IGZO晶体管和LTPS晶体管，且结合了N型晶体管和P型晶体管，因此，可以使得移位寄存器ASG具有较强的驱动能力和低功耗等特点，且有效减少移位寄存器ASG所需的薄膜晶体管个数，即移位寄存器ASG仅包括8个晶体管和2个电容，电路结构和时序简单，布线相对简单，占用面积可以有效减少，有利于显示面板的窄边框设计。此外，经验证，该栅极驱动电路可以有效规避LTPS晶体管漏电的缺点。

此外，由于LTPS晶体管的阈值电压容易受到外界电场的影响，发生阈值电压的偏移，进而影响驱动信号输出端OUT的信号输出。经验证，本申请实施例提供的包括IGZO晶体管的栅极驱动电路，即便LTPS晶体管的阈值电压偏移量较大(阈值电压偏移-2.5V～2V)，驱动信号输出端OUT仍旧可以输出比较稳定的波形，为工艺提供一定的容限误差。

为详细说明该有益效果，下面通过与相关技术(图1所示)进行对比来说明。

图17、图18、图19和图20均示出了相关技术与本申请实施例的对比仿真图，其中，横坐标为时间，纵坐标为仿真时驱动信号输出端OUT输出的信号。

图17中的四个仿真结果由上到下依次为：相关技术的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；相关技术的LTPS晶体管的阈值电压偏移-2V时，驱动信号输出端OUT的信号；本申请实施例的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；本申请实施例的的LTPS晶体管的阈值电压偏移-2V时，驱动信号输出端OUT的信号。由图17可知，当相关技术和本申请实施例的LTPS晶体管的阈值电压均偏移0V和-2V，相关技术和本申请实施例驱动信号输出端的输出的信号均正常。

图18中的四个仿真结果由上到下依次为：相关技术的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；相关技术的LTPS晶体管的阈值电压偏移-2.5V时，驱动信号输出端OUT的信号；本申请实施例的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；本申请实施例的的LTPS晶体管的阈值电压偏移-2.5V时，驱动信号输出端OUT的信号。由图18可知，当相关技术和本申请实施例的LTPS晶体管的阈值电压均偏移0V时，相关技术和本申请实施例驱动信号输出端的输出的信号均正常，但是，当相关技术和本申请实施例的LTPS晶体管的阈值电压均偏移-2.5V时，相关技术输出的信号异常，即相关技术的移位寄存器失效，而本申请实施例输出的信号仍然正常。

图19中的四个仿真结果由上到下依次为：相关技术的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；相关技术的LTPS晶体管的阈值电压偏移2V时，驱动信号输出端OUT的信号；本申请实施例的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；本申请实施例的的LTPS晶体管的阈值电压偏移2V时，驱动信号输出端OUT的信号。由图19可知，当相关技术和本申请实施例的LTPS晶体管的阈值电压均偏移0V和2V时，相关技术和本申请实施例驱动信号输出端的输出的信号均正常。

图20中的四个仿真结果由上到下依次为：相关技术的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；相关技术的LTPS晶体管的阈值电压偏移2.5V时，驱动信号输出端OUT的信号；本申请实施例的LTPS晶体管的阈值电压偏移0V时，驱动信号输出端OUT的信号；本申请实施例的的LTPS晶体管的阈值电压偏移2.5V时，驱动信号输出端OUT的信号。由图20可知，当相关技术和本申请实施例的LTPS晶体管的阈值电压均偏移0V时，相关技术和本申请实施例驱动信号输出端的输出的信号均正常，但是，当相关技术和本申请实施例的LTPS晶体管的阈值电压均偏移2.5V时，相关技术和本申请实施例输出的信号均异常。

由此可见，本申请实施例提供的包括IGZO晶体管的栅极驱动电路在LTPS阈值电压偏移-2.5V～2V(相关技术为-2V～2V)时，电路作为发光控制驱动电路仍旧可以输出比较稳定的波形，为工艺提供一定的容限误差。

需要说明的是，以上是以某批次的晶体管特性为例说明，旨在表述本提案可以容忍的阈值电压偏移范围更强，留给工艺窗口的容忍度更高。实际可容忍的偏移值不局限于此。

此外，本申请实施例提供的栅极驱动电路支撑脉冲宽度调制(Pulse WidthModulation，PWM)。以时钟周期为基准，拉长输出信号STV的脉宽，则输出上脉冲的时间可以随意调节。因此，输出脉宽可以根据低灰阶显示中的不同需求灵活调节。示例性的，参见图21，图21示出了当STV信号脉宽为3个时钟周期时，各节点电压示意图，驱动信号输出端OUT输出的信号也为3个时钟周期。

需要说明的是，当栅极驱动电路为第一扫描驱动电路时仅是输入信号STV不同，进而基于输入信号STV以及电路结构，改变其工作过程，工作过程以及产生的效果基本与上述示例相同，此处不再赘述。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (17)

1.一种移位寄存器，其特征在于，包括：

节点控制模块，与第一电平信号接收端、第二电平信号接收端、第一节点和第二节点电连接；

输入模块，与第一时钟信号端、触发信号输入端和所述第二节点电连接；

输出模块，与所述第一电平信号接收端、所述第二电平信号接收端、所述第一节点、第三节点和驱动信号输出端电连接；

第一稳压模块，与所述第一节点、第四节点和所述第二电平信号接收端电连接；

第二稳压模块，与所述第二节点、所述第三节点、所述第四节点、第二时钟信号端电连接；

所述输入模块用于接收所述触发信号输入端的输入信号，并响应于所述第一时钟信号端接收的第一时钟信号而控制所述第二节点的信号；

所述节点控制模块用于接收所述第一电平信号接收端接收的第一电平信号和所述第二电平信号接收端接收的第二电平信号，并响应于所述第二节点的信号，控制所述第一节点的信号；

所述输出模块用于接收所述第二电平信号接收端接收的第二电平信号，并响应于所述第一节点的信号，控制所述驱动信号输出端输出的信号；或者，所述输出模块用于接收所述第一电平信号接收端的第一电平信号，并响应于所述第三节点的信号，控制所述驱动信号输出端输出的信号；

所述第一稳压模块用于接收所述第二电平信号接收端接收的第二电平信号，并响应于所述第一节点的信号，控制所述第四节点的信号；

所述第二稳压模块用于接收所述第二节点的信号，并响应于第二时钟信号端接收的第二时钟信号，控制所述第三节点的信号；其中，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；当所述驱动信号输出端输出的信号为低电平信号时，所述第三节点的信号的电位小于所述第一电平信号接收端接收的第一电平信号的电位；或者，所述第二稳压模块用于接收所述第四节点的信号，控制所述第三节点的信号，以使所述第三节点的信号的电位与所述第一节点的信号的电位相反。

2.根据权利要求1所述的移位寄存器，其特征在于，所述节点控制模块包括：

第一控制单元，与所述第一电平信号接收端、所述第一节点和所述第二节点电连接；

第二控制单元，与所述第二电平信号接收端、所述第一节点和所述第二节点电连接；

所述第一控制单元用于接收所述第一电平信号接收端的第一电平信号，并响应于所述第二节点的信号，控制所述第一节点的信号；或者，所述第二控制单元用于接收所述第二电平信号接收端接收的第二电平信号，并响应于所述第二节点的信号，控制所述第一节点的信号。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制单元包括至少一个有源层为氧化物半导体的晶体管。

4.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：

保护模块，位于所述第二节点和所述第三节点之间，以及，位于所述第二节点和所述第二稳压模块之间，且与所述第一电平信号接收端电连接；

所述保护模块用于阻止所述第三节点的信号传输至所述第二节点。

5.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括第一晶体管；所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述触发信号输入端电连接，所述第一晶体管的第二极与所述第二节点电连接。

6.根据权利要求3所述的移位寄存器，其特征在于，所述第一控制单元包括第二晶体管；

所述第二晶体管的栅极与所述第二节点电连接，所述第二晶体管的第一极与所述第一电平信号接收端电连接，所述第二晶体管的第二极与所述第一节点电连接。

7.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制单元包括第三晶体管；所述第三晶体管的栅极与第二节点电连接，所述第三晶体管的第一极与所述第二电平信号接收端电连接，所述第三晶体管的第二极与所述第一节点电连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述第一稳压模块包括第四晶体管；所述第四晶体管的栅极与所述第一节点电连接，所述第四晶体管的第一极与所述第二电平信号接收端电连接，所述第四晶体管的第二极与所述第四节点电连接。

9.根据权利要求1所述的移位寄存器，其特征在于，所述第二稳压模块包括第五晶体管和第一电容；所述第五晶体管的栅极与所述第三节点电连接，所述第五晶体管的第一极与所述第二时钟信号端电连接，所述第五晶体管的第二极分别与所述第一电容的第二极以及所述第四节点电连接，所述第一电容的第一极分别与所述第二节点和所述第三节点电连接。

10.根据权利要求4所述的移位寄存器，其特征在于，所述保护模块包括第六晶体管；所述第六晶体管的栅极与所述第一电平信号接收端电连接，所述第六晶体管的第一极与所述第二节点电连接，所述第六晶体管的第二极分别与所述第三节点以及第二稳压模块电连接。

11.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括第二电容、第七晶体管和第八晶体管；

所述第七晶体管的栅极、所述第二电容的第一极均与所述第一节点电连接，所述第七晶体管的第一极、所述第二电容的第二极均与所述第二电平信号接收端电连接，所述第七晶体管的第二极、所述第八晶体管的第二极均与所述驱动信号输出端电连接，所述第八晶体管的栅极与所述第三节点电连接，所述第八晶体管的第一极与所述第一电平信号接收端电连接。

12.根据权利要求1-11任一项所述的移位寄存器，其特征在于，所述输入模块、所述第一稳压模块、所述第二稳压模块和所述输出模块中的至少一者中包括至少一个有源层为硅的晶体管。

13.根据权利要求12所述的移位寄存器，其特征在于，当所述节点控制模块包括有源层为氧化物半导体的晶体管时，所述氧化物半导体的晶体管为N型晶体管；

当所述输入模块、所述第一稳压模块、所述第二稳压模块和所述输出模块中的至少一者中包括至少一个有源层为硅的晶体管时，所述有源层为硅的晶体管为P型晶体管。

14.一种栅极驱动电路，其特征在于，包括相互级联的N个如权利要求1-13任一项所述的移位寄存器，N≥2。

15.一种显示面板，其特征在于，包括至少一个如权利要求14所述的栅极驱动电路。

16.根据权利要求15所述的显示面板，其特征在于，包括至少两个栅极驱动电路，其中一个栅极驱动电路为发光控制驱动电路，另一个栅极驱动电路为扫描驱动电路；

所述发光控制驱动电路电连接的时钟信号线复用为所述扫描驱动电路的时钟信号线。

17.一种电子设备，其特征在于，包括如权利要求15或16所述的显示面板。