CN107633833A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，用于解决现有的GOA电路中的每一级移位寄存器仅能向一行栅线输出栅极扫描信号的问题。该移位寄存器单元包括第一输入模块在第一信号输入端的控制下，将第一控制电压端的电压输出至上拉节点；n级输出模块在上拉节点的控制下，依次将输出时钟信号端的信号输出至各级信号输出端其中n≥2，n为正整数；第一下拉控制模块在第一时钟信号端的控制下，将第一控制电压端的电压输出至下拉节点；第二下拉控制模块在上拉节点的控制下，将下拉节点的电压下拉至第一电压端；下拉模块在下拉节点的控制下，将上拉节点的电压下拉至第一电压端。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
液晶显示器(Liquid Crystal Display，简称LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。
液晶显示器包括相互对盒的彩膜基板和阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的周边区域。上述显示区域设置有横纵交叉的栅线和数据线，栅线和数据线交叉界定出多个像素单元。周边区域设置有数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到数据线。此外，周边区域还设置有栅级驱动电路可以将输入的时钟信号经过移位寄存器转换成控制上述像素单元开启/关断的电压，并逐行施加到栅线上。
现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域。其中，GOA电路中的每一级移位寄存器的输出端与一行栅线相连接。栅线在逐行扫描的过程中，一行栅线被扫描时，能够接收到与该栅线相连接移位寄存器的输出端输出的栅极扫描信号，而与未被扫描的栅线相连接的移位寄存器处于非工作状态，从而使得输出端能够保持无信号输出的状态。然而，现有的GOA电路中的每一级移位寄存器仅能向一行栅线输出栅极扫描信号，在显示面板上制作GOA电路，移位寄存器的个数需要与栅线行数相匹配，这样一来，不利于实现显示面板的窄边框发展。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，用于解决现有的GOA电路中的每一级移位寄存器仅能向一行栅线输出栅极扫描信号的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的第一方面，提供一种移位寄存器单元，包括第一输入模块、第一下拉控制模块、第二下拉控制模块、下拉模块以及n级输出模块，其中n≥2，n为正整数；所述第一输入模块连接第一信号输入端、第一控制电压端、上拉节点，所述第一输入模块用于在所述第一信号输入端的控制下，将所述第一控制电压端的电压输出至所述上拉节点；每级所述输出模块连接所述上拉节点、信号输出端、输出时钟信号端，每级所述输出模块用于在所述上拉节点的控制下，将所述输出时钟信号端的信号输出至所述信号输出端；所述第一下拉控制模块连接所述第一控制电压端、第一时钟信号端、下拉节点，所述第一下拉控制模块用于在所述第一时钟信号端的控制下，将所述第一控制电压端的电压输出至所述下拉节点；所述第二下拉控制模块连接所述上拉节点、所述下拉节点、第一电压端，所述第二下拉控制模块用于在所述上拉节点的控制下，将所述下拉节点的电压下拉至所述第一电压端；所述下拉模块连接所述上拉节点、所述下拉节点、所述第一电压端，所述下拉模块用于在所述下拉节点的控制下，将所述上拉节点的电压下拉至所述第一电压端。
可选的，所述第一输入模块包括第一晶体管；所述第一晶体管的栅极连接所述第一信号输入端，第一极连接所述第一控制电压端，第二极连接所述上拉节点。
可选的，每级所述输出模块包括输出晶体管和稳压电容；所述输出晶体管的栅极连接所述上拉节点，第一极连接所述输出时钟信号端，第二极连接所述信号输出端；所述稳压电容的一端连接所述上拉节点，另一端连接所述输出信号输出端。
可选的，所述第一下拉控制模块包括第二晶体管；所述第二晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一控制电压端，第二极连接所述下拉节点；所述第二下拉控制模块包括第三晶体管；所述第三晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极连接所述第一电压端；所述下拉模块包括第四晶体管；所述第四晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极连接所述第一电压端。
可选的，所述下拉模块还连接各级所述信号输出端，所述下拉模块还用于在所述下拉节点的控制下，将所述信号输出端的电位拉低至所述第一电压端。
可选的，所述下拉模块还包括输出下拉晶体管；所述输出下拉晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第一电压端。
可选的，所述移位寄存器单元还包括连接在所述第一输入模块与所述上拉节点之间的第一稳压降噪模块，所述第一稳压降噪模块还连接所述第一电压端，和/或第二电压端；所述第一稳压降噪模块用于稳定所述上拉节点的电压，和降低所述上拉节点的噪声杂波。
可选的，所述第一稳压降噪模块包括第一电容，和/或，第五晶体管；所述第一电容的一端连接所述第一输入模块的输出端，另一端连接所述第一电压端；所述第五晶体管的栅极连接所述第二电压端，第一极连接所述第一输入模块的输出端，第二极连接所述上拉节点。
可选的，所述移位寄存器单元还包括连接在所述第一下拉控制模块与所述下拉节点之间的第二稳压降噪模块，所述第二稳压降噪模块还连接所述第一电压端、和/或第二电压端；所述第二稳压降噪模块用于稳定所述下拉节点的电压，和降低所述下拉节点的噪声杂波。
可选的，所述第二稳压降噪模块包括第二电容，和/或第六晶体管；所述第二电容的一端连接所述第一下拉控制模块的输出端，另一端连接所述第一电压端；所述第六晶体管的栅极连接所述第二电压端，第一极连接所述第一下拉控制模块的输出端，第二极连接所述下拉节点。
本发明实施例的第二方面，提供一种移位寄存器单元，包括第一方面所述的任意一种移位寄存器单元的技术特征，所述移位寄存器单元还包括第二输入模块和第三下拉控制模块；所述第二输入模块连接第二信号输入端、第二控制电压端、所述上拉节点，所述第一输入模块用于在所述第二信号输入端的控制下，将所述第二控制电压端的电压输出至所述上拉节点；所述第三下拉控制模块连接所述第二控制电压端、第二时钟信号端、所述下拉节点；所述第三下拉控制模块用于在所述第二时钟信号端的控制下，将所述第二控制电压端的电压输出至所述下拉节点。
可选的，所述第二输入模块包括第八晶体管；所述第八晶体管的栅极连接所述第二信号输入端，第一极连接所述第二控制电压端，第二极连接所述上拉节点。
可选的，所述第三下拉控制模块包括第九晶体管；所述第九晶体管的栅极连接所述第二时钟信号端，第一极连接所述第二控制电压端，第二极连接所述下拉节点。
本发明实施例的第三方面，提供一种栅极驱动电路，包括多个级联的如第一方面所述的移位寄存器单元；第一级移位寄存器单元的第一信号输入端连接起始信号端；除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端连接该级移位寄存器单元的上一级移位寄存器单元的最后一级信号输出端。
本发明实施例的第四方面，提供一种栅极驱动电路，包括多个级联的如第二方面所述的移位寄存器单元；第一级移位寄存器单元的第一信号输入端连接起始信号端；除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端连接该级移位寄存器单元的上一级移位寄存器单元的最后一级信号输出端；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端连接该级移位寄存器单元的下一级移位寄存器单元的第一级信号输出端；最后一级移位寄存器单元的第二信号输入端连接所述起始信号端。
本发明实施例的第五方面，提供一种显示装置，包括如第三方面或第四方面所述的栅极驱动电路。
本发明实施例的第六方面，提供一种用于驱动如第一方面和第二方面所述的移位寄存器单元的方法，一图像帧内，所述驱动方法包括：
第一阶段，第一输入模块在第一信号输入端的控制下，将第一控制电压端的电压输出至上拉节点；第二下拉控制模块在所述上拉节点的控制下，将下拉节点的电压下拉至所述第一电压端；各级输出模块存储所述上拉节点的信号，并在所述上拉节点的控制下，将各级输出时钟信号端输出的信号输出至各级信号输出端；
输出阶段，所述各级输出模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，依次将所述各级输出时钟信号端的信号输出至所述各级信号输出端，所述各级信号输出端依次输出栅极扫描信号；
复位阶段，在第一时钟信号端的控制下，第一下拉控制模块将所述第一控制电压端的电压输出至所述下拉节点；下拉模块在所述下拉节点的控制下，将所述上拉节点的电压下拉至所述第一电压端。
基于此，本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，该移位寄存器单元，包括第一输入模块、第一下拉控制模块、第二下拉控制模块、下拉模块、以及n级输出模块。其中，第一输入模块连接第一信号输入端、第一控制电压端、上拉节点，第一输入模块用于在第一信号输入端的控制下，将所述第一控制电压端的电压输出至上拉节点。每级输出模块均连接上拉节点、信号输出端、输出时钟信号端，输出模块用于在上拉节点的控制下，将输出时钟信号端的信号输出至信号输出端。第一下拉控制模块连接第一控制电压端、第一时钟信号端、下拉节点，第一下拉控制模块用于在第一时钟信号端的控制下，将第一控制电压端的电压输出至下拉节点。第二下拉控制模块连接上拉节点、下拉节点、第一电压端，第二下拉控制模块用于在上拉节点的控制下，将下拉节点PD的电压下拉至第一电压端。下拉模块连接上拉节点、下拉节点、第一电压端，下拉模块用于在下拉节点的控制下，将上拉节点的电压下拉至第一电压端。
在此基础上，在一图像帧内，通过第一输入模块可以对上拉节点的电位进行控制，而该上拉节点可以控制各级输出模块将各级输出时钟信号端的时钟信号依次输出至各级信号输出端，以使得各级信号输出端在输出阶段能够分别对与各级信号输出端相连接的栅线依次输出栅极扫描信号。此外，第一下拉控制模块和第二下拉控制模块能够控制下拉节点的电位，以将下拉节点的电位下拉至第一电压端的电位；或者将下拉节点的电位拉高，以使得下拉节点能够控制下拉模块将上拉节点的电位下拉至第一电压端的电位。并且，对于同一级移位寄存器单元，在一级输出时钟信号端的时钟信号为高电平时，该级信号输出端输出栅极扫描信号；此时其他级输出时钟信号端的时钟信号为低电平，从而其他级信号输出端不输出栅极扫描信号，因此各级信号输出端可以分别向与该信号输出端相连的栅线输出栅极扫描信号。
这样一来，由于本发明提供的一级移位寄存器单元具有多级信号输出端，因此一级移位寄存器单元可以输出多级栅极扫描信号；相比于现有一级移位寄存器单元仅向一行栅线输出栅极扫描信号，可以减少显示面板上GOA电路布图的面积，从而实现更窄边框的效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
图2为图1中各个模块的具体结构示意图；
图3为控制图2所示的移位寄存器单元的一种信号时序图；
图4为图1所示的移位寄存器单元中，下拉模块还连接各级信号输出端的结构示意图；
图5为图4中各个模块的具体结构示意图；
图6为图4所示的移位寄存器单元还包括第一稳压降噪模块和第二稳压降噪模块的结构示意图；
图7为图6中各个模块的具体结构示意图；
图8为图4所示的移位寄存器单元还包括放电模块的结构示意图；
图9为图7中各个模块的具体结构示意图；
图10为图1所示的移位寄存器单元还包括第一输入模块和第三下拉控制模块的结构示意图；
图11为本发明实施例提供的一种移位寄存器单元的具体结构示意图；
图12为控制图11所示的移位寄存器单元正向输出的一种信号时序图；
图13为本发明实施例提供的另一种移位寄存器单元的具体结构示意图；
图14a为本发明实施例提供的一种栅极驱动电路的结构示意图；
图14b为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图15为现有移位寄存器单元的一种具体结构示意图。
附图标记：
10-第一输入模块；11-第二输入模块；20-输出模块；21-第一输出模块；22-第二输出模块；30-第一下拉控制模块；40-第二下拉控制模块；31-第三下拉控制模块；50-下拉模块；60-第一稳压降噪模块；70-第二稳压降噪模块；80-放电模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，如图1所示，包括第一输入模块10、第一下拉控制模块30、第二下拉控制模块40下拉模块30以及n级输出模块20，其中n≥2，n为正整数。
其中，第一输入模块10连接第一信号输入端INPUT1、第一控制电压端CN、上拉节点PU，第一输入模块10用于在第一信号输入端INPUT1的控制下，将第一控制电压端CN的电压输出至上拉节点PU。
每级输出模块20连接上拉节点PU、信号输出端OUTPUT、输出时钟信号端CLK，输出模块20用于在上拉节点PU的控制下，将输出时钟信号端CLK的信号输出至信号输出端OUTPUT。
第一下拉控制模块30连接第一控制电压端CN、第一时钟信号端CK1、下拉节点PD，第一下拉控制模块30用于在第一时钟信号端CK1的控制下，将第一控制电压端CN的电压输出至下拉节点PD。
第二下拉控制模块40连接上拉节点PU、下拉节点PD、第一电压端VGL，第二下拉控制模块40用于在上拉节点PU的控制下，将下拉节点PD的电压下拉至第一电压端VGL。
下拉模块50连接上拉节点PU、下拉节点PD、第一电压端VGL，下拉模块50用于在下拉节点PD的控制下，将上拉节点PU的电压下拉至第一电压端VGL。
基于此，本发明实施例提供一种移位寄存器单元，包括第一输入模块10、第一下拉控制模块30、第二下拉控制模块40、下拉模块30以及n级输出模块20。其中，第一输入模块10连接第一信号输入端INPUT1、第一控制电压端CN、上拉节点PU，第一输入模块10用于在第一信号输入端INPUT1的控制下，将所述第一控制电压端CN的电压输出至上拉节点PU。每级输出模块20均连接上拉节点PU、信号输出端OUTPUT、输出时钟信号端CLK，输出模块20用于在上拉节点PU的控制下，将输出时钟信号端CLK的信号输出至信号输出端OUTPUT。第一下拉控制模块30连接第一控制电压端CN、第一时钟信号端CK1、下拉节点PD，第一下拉控制模块30用于在第一时钟信号端CK1的控制下，将第一控制电压端CN的电压输出至下拉节点PD。第二下拉控制模块40连接上拉节点PU、下拉节点PD、第一电压端VGL，第二下拉控制模块40用于在上拉节点PU的控制下，将下拉节点PD的电压下拉至第一电压端VGL。下拉模块50连接上拉节点PU、下拉节点PD、第一电压端VGL，下拉模块50用于在下拉节点PD的控制下，将上拉节点PU的电压下拉至第一电压端VGL。
在此基础上，在一图像帧内，通过第一输入模块10可以对上拉节点PU的电位进行控制，而该上拉节点PU可以控制各级输出模块20将各级输出时钟信号端CLK的时钟信号依次输出至各级信号输出端OUTPUT，以使得各级信号输出端OUTPUT在输出阶段能够分别对与各级信号输出端OUTPUT相连接的栅线依次输出栅极扫描信号。此外，第一下拉控制模块30和第二下拉控制模块40能够控制下拉节点PD的电位，以将下拉节点PD的电位下拉至第一电压端VGL的电位；或者将下拉节点PD的电位拉高，以使得下拉节点PD能够控制下拉模块50将上拉节点PU的电位下拉至第一电压端VGL的电位。并且，对于同一级移位寄存器单元，在一级输出时钟信号端CLK的时钟信号为高电平时，该级信号输出端OUTPUT输出栅极扫描信号；此时其他级输出时钟信号端CLK的时钟信号为低电平，从而其他级信号输出端OUTPUT不输出栅极扫描信号，因此各级信号输出端OUTPUT可以分别向与该信号输出端OUTPUT相连的栅线输出栅极扫描信号。
这样一来，由于本发明提供的移位寄存器单元具有多级信号输出端OUTPUT，因此一级移位寄存器单元可以输出多级栅极扫描信号；相比于现有一级移位寄存器单元仅向一行栅线输出栅极扫描信号，可以减少显示面板上GOA电路布图的面积，从而实现更窄边框的效果。
以下结合图2对移位寄存器单元中上述各个模块的电路结构进行详细的举例说明。
具体的，如图2所示，第一输入模块10可以包括第一晶体管T1。其中第一晶体管T1的栅极连接第一信号输入端INPUT1，第一极连接第一控制电压端CN，第二极连接上拉节点PU。
每级输出模块20包括输出晶体管M和稳压电容CC。其中，输出晶体管M的栅极连接上拉节点PU，第一极连接输出时钟信号端CLK，第二极连接信号输出端OUTPUT。稳压电容CC的一端连接上拉节点PU，另一端连接输出信号输出端OUTPUT。
需要说明的是，图2的电路结构以移位寄存器单元包括两级输出模块20，即第一输出模块21和第二输出模块22为例进行示意。
具体的，第一输出模块21包括第一输出晶体管M1和第一稳压电容CC1。其中，第一输出晶体管M1的栅极连接上拉节点PU，第一极连接输出第一输出时钟信号端CLK1，第二极连接第一信号输出端OUTPUT1。第一稳压电容CC1的一端连接上拉节点PU，另一端连接输出第一信号输出端OUTPUT1。
第二输出模块22包括第二输出晶体管M2和第二稳压电容CC2。其中，第二输出晶体管M2的栅极连接上拉节点PU，第一极连接输出第二输出时钟信号端CLK2，第二极连接第二信号输出端OUTPUT2。第二稳压电容CC2的一端连接上拉节点PU，另一端连接输出第二信号输出端OUTPUT2。
如图2所示，第一下拉控制模块30包括第二晶体管T2。其中，第二晶体管T2的栅极连接第一时钟信号端CK1，第一极连接第一控制电压端CN，第二极连接下拉节点PD。
第二下拉控制模块40包括第三晶体管T3。其中，第三晶体管T3的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极连接第一电压端VGL。
下拉模块50包括第四晶体管T4。其中，第四晶体管T4的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极连接第一电压端VGL。
需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
以下以上述晶体管均为N型晶体管为例，并结合图3对如图2所示的移位寄存器单元中的各个晶体管，在一图像帧内的不同的阶段(P1～P4)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端VGL恒定输出低电平为例进行的说明。
第一阶段P1，INPUT1＝1，CLK1＝0，CLK2＝0，CK1＝0，PU＝1，PD＝0。其中“0”表示低电平，“1”表示高电平。
在此情况下，由于第一信号输入端INPUT1输出高电平，因此第一晶体管T1导通，从而将第一信号输入端INPUT1的高电平输出至上拉节点PU，并通过第一稳压电容CC1和第二稳压电容CC2对该高电平进行存储。在上拉节点PU的控制下，第一输出晶体管M1和第二输出晶体管M2导通，将第一输出时钟信号端CLK1的低电平至第一信号输出端OUTPUT1，将第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2。此外，在上拉节点PU的高电位的控制下，第三晶体管T3导通，将下拉节点PD的电位下拉至第一电压端VGL。
此外，由于第一时钟信号端CK1输出低电平，因此第二晶体管T2处于截止状态；由于下拉节点PD的电位为低电平，因此第四晶体管T4处于截止状态。
综上所述，各级信号输出端OUTPUT在上述第一阶段P1均输出低电平。
第二阶段P2，INPUT1＝0，CLK1＝1，CLK2＝0，CK1＝0，PU＝1，PD＝0。
在此情况下，由于第一信号输入端INPUT1输出低电平，因此第一晶体管T1处于截止状态。第一稳压电容CC1和第二稳压电容CC2将第一阶段P1存储的高电平用于对上拉节点PU进行充电，从而使得第一输出晶体管M1和第二输出晶体管M2保持导通状态。在此情况下，第一输出时钟信号端CLK1的高电平通过第一输出晶体管M1输出至第一信号输出端OUTPUT1，第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2。
此外，在第一稳压电容CC1和第二稳压电容CC2的自举作用下，上拉节点PU的电位进一步升高，以维持第一输出晶体管M1和第二输出晶体管M2处于导通的状态，从而使得第一输出时钟信号端CLK1的高电平能够作为栅极扫描信号输出至与第一信号输出端OUTPUT1相连接的栅线上。此外，同第一阶段P1，第三晶体管T3处于导通状态，第二晶体管T2和第四晶体管T4处于截止状态。
综上所述，第一信号输出端OUTPUT1在第二阶段P2输出高电平，以向与第一信号输出端OUTPUT1相连接的栅线输出栅极扫描信号。除第一信号输出端OUTPUT1外，其他各级信号输出端OUTPUT均输出低电平，即不输出栅极扫描信号。
第三阶段P3，INPUT1＝0，CLK1＝0，CLK2＝1，CK1＝0，PU＝1，PD＝0。
在此情况下，由于第一信号输入端INPUT1输出低电平，因此第一晶体管T1截止。第一稳压电容CC1和第二稳压电容CC2将第一阶段P1存储的高电平用于对上拉节点PU进行充电，从而使得第一输出晶体管M1和第二输出晶体管M2保持导通状态。在此情况下，第一输出时钟信号端CLK1的低电平通过第一输出晶体管M1输出至第一信号输出端OUTPUT1，以对第一信号输出端OUTPUT1进行复位；第二输出时钟信号端CLK2的高电平输出至第二信号输出端OUTPUT2。
此外，在第一稳压电容CC1和第二稳压电容CC2的自举作用下，上拉节点PU的电位维持高电平，以维持第一输出晶体管M1和第二输出晶体管M2处于导通的状态，从而使得第二输出时钟信号端CLK2的高电平能够作为栅极扫描信号输出至与第二信号输出端OUTPUT2相连接的栅线上。此外，同第一阶段P1，第三晶体管T3处于导通状态，第二晶体管T2和第四晶体管T4处于截止状态。
综上所述，第二信号输出端OUTPUT2在第三阶段P3输出高电平，以向与第二信号输出端OUTPUT2相连接的栅线输出栅极扫描信号。除第二信号输出端OUTPUT2外，其他各级信号输出端OUTPUT均输出低电平，即不输出栅极扫描信号。
在此基础上，第三阶段P3中，如图3所示，当CLK2＝0时，此时第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2，以对第二信号输出端OUTPUT2进行复位。
第四阶段P4，INPUT1＝0，CLK1＝0，CLK2＝0，CK1＝1，PU＝0，PD＝1。
在此情况下，由于第一时钟信号端CK1输出高电平，第二晶体管T2导通，通过第二晶体管T2将第一时钟信号端CK1的高电平输出至下拉节点PD。在下拉节点PD的控制下，第四晶体管T4导通，通过第四晶体管T4将上拉节点PU的电位下拉至第一电压端VGL，以对上拉节点PU进行复位。在上拉节点PU的控制下，第三晶体管T3、第一输出晶体管M1、第二输出晶体管M2截止，以使第一信号输出端OUTPUT1和第二信号输出端OUTPU T2不输出栅极扫描信号。
接下来，可以在下一图像帧之前重复第四阶段P4的第一时钟信号端CK1的控制信号，以使得下拉节点PD的电位保持高电平，并在下拉节点PD的控制下，拉低上拉节点PU的电位以使得第一输出晶体管M1和第二输出晶体管M2处于截止状态。
需要说明的是，第一，上述实施例是以移位寄存器单元包括两级输出模块为例进行的说明，当移位寄存器单元包括更多级输出模块时，该移位寄存器单元在工作时，第一阶段P1和第四阶段P4的工作过程不变，并增加在上拉节点PU的控制下，分别将输出时钟信号端CLK的信号通过输出晶体管M输出的步骤，其具体工作原理和第二阶段P2和第三阶段P3相同，此处不再赘述。
第二，上述实施例中晶体管的导通、截止过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图3中各个控制信号进行翻转，而移位寄存器单元中各个模块的晶体管的通断过程同上所述，此处不再赘述。
在此基础上，可选的，如图4所示，下拉模块50还连接各级信号输出端OUTPUT，下拉模块50还用于在下拉节点PD的控制下，将各级信号输出端OUTPUT的电位拉低至第一电压端VGL，以进一步对各级信号输出端OUTPUT进行复位。
在此情况下，示例的，下拉模块50还可以包括输出下拉晶体管Q。其中，输出下拉晶体管Q的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极连接第一电压端VGL。
以移位寄存器单元包括两级输出模块，即第一输出模块21和第二输出模块22为例，进一步具体的，如图5所示，下拉模块50还可以包括第一输出下拉晶体管Q1和第二输出下拉晶体管Q2。其中，第一输出下拉晶体管Q1的栅极连接下拉节点PD，第一极连接第一信号输出端OUTPUT1，第二极连接第一电压端VGL；第二输出下拉晶体管Q2的栅极连接下拉节点PD，第一极连接第二信号输出端OUTPUT2，第二极连接第一电压端VGL。
在此情况下，上述第四阶段P4中，在下拉节点PD的控制下，第一输出下拉晶体管Q1和第二输出下拉晶体管Q2导通，并通过第一输出下拉晶体管Q1将第一信号输出端OUTPUT1的电位下拉至第一电压端VGL；通过第二输出下拉晶体管Q2将第二信号输出端OUTPUT2的电位下拉至第一电压端VGL，以对第一信号输出端OUTPUT1和第二信号输出端OUTPUT2进行复位，同时防止第一信号输出端OUTPUT1和第二信号输出端OUTPUT2异常输出，提高了移位寄存器单元工作的稳定性。
在此基础上，可选的，如图6所示，移位寄存器单元还包括连接在第一输入模块10与上拉节点PU之间的第一稳压降噪模块60，第一稳压降噪模块60还可以仅连接如图6所示的第一电压端VGL，或者仅连接如图6所示的第二电压端VGH。其中，第一稳压降噪模块60用于稳定上拉节点PU的电压，和降低上拉节点PU的噪声杂波。
以下对第一稳压降噪模块60的具体电路结构进行举例说明。
示例的，第一稳压降噪模块60可以仅包括如图7所示的第一电容C1、或者仅包括如图7所示的第五晶体管T5，又或者如图7所示，同时包括第一电容C1和第五晶体管T5。
其中，第一电容C1的一端连接第一输入模块10的输出端，另一端连接第一电压端VGL。第五晶体管T5的栅极连接第二电压端VGH，第一极连接第一输入模块10的输出端，第二极连接上拉节点PU。
需要说明的是，第一输入模块10的输出端是指，第一输入模块10中，在第一信号输入端INPUT1的控制下，将第一控制电压端CN的电压输出至上拉节点PU的一端。图7中第一输入模块10的输出端为第一晶体管T1的第二极。
在此情况下，当第一稳压降噪模块60包括第一电容C1时，在第一电容C1的滤波作用下，第一电容C1可以对上拉节点PU的噪声杂波进行滤除；同时可以利用第一电容C1的自举作用保持上拉节点PU稳定。
当第一稳压降噪模块60包括第五晶体管T5时，在第二电压端VGH的控制下，第五晶体管T5作为单管传输门工作，一直处于导通状态；第一输入模块10输出的信号经第五晶体管T5传输至上拉节点PU，从而稳定上拉节点PU的电压；同时第五晶体管T5可以降低第一输入模块10的输出信号的杂波传输至上拉节点PU的几率，从而降低上拉节点PU的噪声杂波。
在此基础上，可选的，如图6所示，移位寄存器单元还包括连接在第一下拉控制模块30与下拉节点PD之间的第二稳压降噪模块70，第二稳压降噪模块70还可以仅连接如图6所示的第一电压端VGL、或者仅连接如图6所示的第二电压端VGH，又或者如图6所示，同时连接第一电压端VGL和第二电压端VGH。其中，第二稳压降噪模块70用于稳定下拉节点PD的电压，和降低下拉节点PD的噪声杂波。
以下对第二稳压降噪模块70的具体电路结构进行举例说明。
示例的，第二稳压降噪模块70可以仅包括如图7所示的第二电容C2、或者仅包括如图7所示的第六晶体管T6，又或者如图7所示，同时包括第二电容C2和第六晶体管T6。
其中，第二电容C2的一端连接第一下拉控制模块30的输出端，另一端连接第一电压端VGL。第五晶体管T5的栅极连接第二电压端VGH，第一极连接第一输入模块10的输出端，第二极连接下拉节点PD。
需要说明的是，第一下拉控制模块30的输出端是指，第一下拉控制模块30中，在第一时钟信号端CK1的控制下，将第一控制电压端CN的电压输出至下拉节点PD的一端。示例的，如图7所示，第一下拉控制模块30的输出端为第二晶体管T2的第二极。
在此情况下，当第二稳压降噪模块70包括第二电容C2时，在第二电容C2的滤波作用下，第二电容C2可以对下拉节点PD的噪声杂波进行滤除；同时可以利用第二电容C1的自举作用保持下拉节点PD稳定。
当第二稳压降噪模块70包括第六晶体管T6时，在第二电压端VGH的控制下，第六晶体管T6作为单管传输门工作，一直处于导通状态；第一下拉控制模块30输出的信号经第六晶体管T6传输至下拉节点PD，从而稳定下拉节点PD的电压；同时第六晶体管T6可以降低第一下拉控制模块30的输出信号的杂波传输至下拉节点PD的几率，从而降低下拉节点PD的噪声杂波。
在此基础上，如图8所示，移位寄存器单元还可以包括放电模块80，放电模块80连接下拉节点PD、复位信号端RESET。其中，放电模块80用于在复位信号端RESET的控制下，将复位信号端RESET的电压输出至下拉节点PD。
以下对放电模块80的具体电路结构进行举例说明。
示例的，如图9所示，放电模块80包括第七晶体管T7，第七晶体管T7的栅极和第一极连接复位信号端RESET，第二极连接下拉节点PD。
在此基础上，在下一图像帧开始扫描之前，向复位信号端RESET输入高电平，在复位信号端RESET的控制下，第七晶体管T7导通，通过第七晶体管T7将复位信号端RESET的高电平输出至下拉节点PD，从而将下拉节点PD的电位拉高。在下拉节点PD的控制下，第一输出下拉晶体管Q1和第二输出下拉晶体管Q2导通，从而通过第一输出下拉晶体管Q1将第一信号输出端OUTPUT1和第二信号输出端OUTPUT2的电位下拉至第一电压端VGL。这样一来，可以在下一图像帧开始扫描之前，对移位寄存器单元的各级信号输出端OUTPUT的信号进行复位，以避免相邻图像帧的信号之间发生串扰。
此外，可选的，如图10所示，移位寄存器单元还可以包括第二输入模块11和第三下拉控制模块31。其中，第二输入模块11连接第二信号输入端INPUT2、第二控制电压端CNB、上拉节点PU，第一输入模块10用于在第二信号输入端INPUT2的控制下，将第二控制电压端CNB的电压输出至上拉节点PU。
第三下拉控制模块31连接第二控制电压端CNB、第二时钟信号端CK2、下拉节点PD；第三下拉控制模块31用于在第二时钟信号端CK2的控制下，将第二控制电压端CNB的电压输出至下拉节点PD。
以下对第二输入模块11和第三下拉控制模块31的具体电路结构进行举例说明。
示例的，如图11所示，第二输入模块11包括第八晶体管T8，第八晶体管T8的栅极连接第二信号输入端INPUT2，第一极连接第二控制电压端CNB，第二极连接上拉节点PU。
第三下拉控制模块31包括第九晶体管T9，第九晶体管T9的栅极连接第二时钟信号端CK2，第一极连接第二控制电压端CNB，第二极连接下拉节点PD。
在此基础上，如图11所示，上述移位寄存器单元还可以包括第十晶体管T10，第十晶体管T10的栅极连接上拉节点PU，第一极连接第二输出下拉晶体管Q2的栅极，第二极连接第一电压端VGL。
需要说明的是，可以以图11中第一控制电压端CN和第二控制电压端CNB作为正反扫的控制信号端。当CN＝1，CNB＝0时，移位寄存器单元为正向输出，即移位寄存器单元的各级信号输出端OUTPUT依次正向输出；当CN＝0，CNB＝1时，移位寄存器单元为反向输出，即移位寄存器单元的各级信号输出端OUTPUT依次反向输出。此时第一信号输入端INPUT1连接上一级移位寄存器单元的最后一级信号输出端OUTPUT，第二信号输入端INPUT2连接下一级移位寄存器单元的第一信号输出端OUTPUT1。
以下以移位寄存器单元正向输出为例，结合图12所示的时序电路对图11所示的移位寄存器单元的在一图像帧内的工作过程进行说明。其中，本发明实施例中是以第二电压端VGH恒定输出高电平为例进行的说明。
正向输出时，CN为高电平，CNB为低电平。向第一信号输入端INPUT1输入高电平，向第二信号输入端INPUT2输入低电平。在第二电压端VGH的控制下，第五晶体管T5和第六晶体管T6始终处于导通状态。
第一阶段P1，INPUT1＝1，CLK1＝0，CLK2＝0，CK1＝0，CK2＝0，PU＝1，PD＝0。
在此情况下，由于第一信号输入端INPUT1输出高电平，因此第一晶体管T1导通，从而将第一信号输入端INPUT1的高电平通过第五晶体管T5输出至上拉节点PU，并通过第一稳压电容CC1和第二稳压电容CC2对该高电平进行存储。其中，第五晶体管T5可以降低第一晶体管T1输出信号的杂波传输至上拉节点PU的几率，从而降低上拉节点PU的噪声杂波。在第一电容C1的滤波作用下，第一电容C1可以对上拉节点PU的噪声杂波进行滤除；同时可以利用第一电容C1的自举作用保持上拉节点PU稳定。
在上拉节点PU的控制下，第一输出晶体管M1和第二输出晶体管M2导通，将第一输出时钟信号端CLK1的低电平至第一信号输出端OUTPUT1，将第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2。此外，在上拉节点PU的高电位的控制下，第三晶体管T3、第十晶体管T10导通，通过第三晶体管T3和第十晶体管T10将下拉节点PD的电位下拉至第一电压端VGL。
此外，由于第二信号输入端INPUT2输出低电平，因此第八晶体管T8处于截止状态；由于第一时钟信号端CK1输出低电平，因此第二晶体管T2处于截止状态；由于第二时钟信号端CK2输出低电平，因此第九晶体管T9处于截止状态；由于下拉节点PD的电位为低电平，因此第四晶体管T4、第一输出下拉晶体管Q1、第二输出下拉晶体管Q2处于截止状态。由于复位信号端RESET输出低电平，因此第七晶体管T7处于截止状态。
综上所述，各个信号输出端OUTPUT在上述第一阶段P1均输出低电平。
第二阶段P2，INPUT1＝0，CLK1＝1，CLK2＝0，CK1＝0，CK2＝0，PU＝1，PD＝0。
在此情况下，由于第一信号输入端INPUT1输出低电平，因此第一晶体管T1处于截止状态。第一稳压电容CC1和第二稳压电容CC2将第一阶段P1存储的高电平用于对上拉节点PU进行充电，从而使得第一输出晶体管M1和第二输出晶体管M2保持导通状态。在此情况下，第一输出时钟信号端CLK1的高电平通过第一输出晶体管M1输出至第一信号输出端OUTPUT1，第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2。
此外，在第一稳压电容CC1和第二稳压电容CC2的自举作用下，上拉节点PU的电位进一步升高，以维持第一输出晶体管M1和第二输出晶体管M2处于导通的状态，从而使得第一输出时钟信号端CLK1的高电平能够作为栅极扫描信号输出至与第一信号输出端OUTPUT1相连接的栅线上。此外，同第一阶段P1，第三晶体管T3处于导通状态，第二晶体管T2、第四晶体管T4、第八晶体管T8、第九晶体管T9、第一输出下拉晶体管Q1、第二输出下拉晶体管Q2、第七晶体管T7处于截止状态。
综上所述，第一信号输出端OUTPUT1在第二阶段P2输出高电平，以向与第一信号输出端OUTPUT1相连接的栅线输出栅极扫描信号。除第一信号输出端OUTPUT1外，其他各级信号输出端OUTPUT均输出低电平，即不输出栅极扫描信号。
第三阶段P3，INPUT1＝0，CLK1＝0，CLK2＝1，CK1＝0，CK2＝0，PU＝1，PD＝0。
在此情况下，由于第一信号输入端INPUT1输出低电平，因此第一晶体管T1截止。第一稳压电容CC1和第二稳压电容CC2将第一阶段P1存储的高电平用于对上拉节点PU进行充电，从而使得第一输出晶体管M1和第二输出晶体管M2保持导通状态。在此情况下，第一输出时钟信号端CLK1的低电平通过第一输出晶体管M1输出至第一信号输出端OUTPUT1，第二输出时钟信号端CLK2的高电平输出至第二信号输出端OUTPUT2。
此外，在第一稳压电容CC1和第二稳压电容CC2的自举作用下，上拉节点PU的电位维持高电平，以维持第一输出晶体管M1和第二输出晶体管M2处于导通的状态，从而使得第二输出时钟信号端CLK2的高电平能够作为栅极扫描信号输出至与第二信号输出端OUTPUT2相连接的栅线上。此外，同第一阶段P1，第三晶体管T3处于导通状态，第二晶体管T2、第四晶体管T4、第七晶体管T7、第八晶体管T8、第九晶体管T9、第一输出下拉晶体管Q1、第二输出下拉晶体管Q2处于截止状态。
综上所述，第二信号输出端OUTPUT2在第三阶段P3输出高电平，以向与第二信号输出端OUTPUT2相连接的栅线输出栅极扫描信号。除第二信号输出端OUTPUT2外，其他各级信号输出端OUTPUT均输出低电平。
在此基础上，第三阶段P3中，如图12所示，当CLK2＝0时，此时第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2，以对第二信号输出端OUTPUT2进行复位。
第四阶段P4，INPUT1＝0，CLK1＝0，CLK2＝0，CK1＝1，CK2＝1，PU＝0，PD＝1。
在此情况下，由于第一时钟信号端CK1输出高电平，第二晶体管T2导通，将第一时钟信号端CK1的高电平输出至第六晶体管T6，并通过第六晶体管T6输出至下拉节点PD。其中，第六晶体管T6可以稳定下拉节点PD的电压，第六晶体管T6还可以降低第二晶体管T2的输出信号的杂波传输至下拉节点PD的几率，从而降低下拉节点PD的噪声杂波。同时在第二电容C2的滤波作用下，第二电容C2可以对下拉节点PD的噪声杂波进行滤除；且利用第二电容C1的自举作用可以保持下拉节点PD稳定。
在下拉节点PD的控制下，第四晶体管T4导通，通过第四晶体管T4将上拉节点PU的电位下拉至第一电压端VGL，以对上拉节点PU进行复位；第一输出下拉晶体管Q1和第二输出下拉晶体管Q2导通，通过第一输出下拉晶体管Q1将第一信号输出端OUTPUT1的电位下拉至第一电压端VGL，通过第二输出下拉晶体管Q2将第二信号输出端OUTPUT2的电位下拉至第一电压端VGL，以对第一信号输出端OUTPUT1、第二信号输出端OUTPUT2进行复位。在上拉节点PU的控制下，第三晶体管T3、第一输出晶体管M1和第二输出晶体管M2截止。
接下来，可以在下一图像帧之前重复第四阶段P4的第一时钟信号端CK1和第二时钟信号端CK2的控制信号，以使得下拉节点PD的电位保持高电平，并在下拉节点PD的控制下，拉低上拉节点PU的电位以使得第一输出晶体管M1和第二输出晶体管M2处于截止状态。
在此基础上，在下一图像帧开始扫描之前，向复位信号端RESET输入高电平，第七晶体管T7导通，将复位信号端RESET的高电平通过第七晶体管T7输出至下拉节点PD，在下拉节点PD的控制下，对上拉节点PU、第一信号输出端OUTPUT1和第二信号输出端OUTPUT2进行进一步复位，以避免相邻图像帧的信号之间发生串扰。
需要说明的是，当移位寄存器单元反向输出时，向第一控制电压端CN输入低电平，向第二控制电压端CNB输入高电平，第一阶段P1时，在第二信号输入端INPUT2的控制下，将第二控制电压端CNB的电压输出至上拉节点PU；第四阶段P4时，向第二时钟信号端CK2输入高电平，在第二时钟信号端CK2的控制下，将第二控制电压端CNB的电压输出至下拉节点PD。第二阶段P2和第三阶段P3的工作原理和正向输出的工作原理相同，此处不再赘述。
此外，现有的移位寄存器单元通过如图15所示包括10个晶体管和2个电容，以向两行栅线依次输出栅极扫描信号为例，此时需要包括两个级联的如图14所示的移位寄存器单元，即20个晶体管和2个电容。而本发明实施例提供的一级移位寄存器单元就可以向至少两行栅线依次输出栅极扫描信号，相比于现有的移位寄存器单元，可以使用更少的晶体管个数，从而可以降低移位寄存器单元的功耗。
在此基础上，如图13所示，移位寄存器单元还可以包括第十一晶体管T11，第十一晶体管T11的栅极连接第二电压端VGH，第一极连接第一晶体管T1和第八晶体管T8的第二极，第二极连接第二输出晶体管M2的栅极。这样一来，可以利用第十一晶体管T11进一步降低第二输出晶体管M2的栅极的噪声杂波，并稳定第二输出晶体管M2的栅极的信号。
本发明实施例提供了一种如图14a所示的栅极驱动电路，包括多个级联的如图1-图9提供的任一种移位寄存器单元，其中，第一级移位寄存器单元RS1的第一信号输入端INPUT1连接起始信号端STV；除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元的第一信号输入端INPUT1连接该级移位寄存器单元的上一级移位寄存器单元的最后一级信号输出端OUTPUT。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描。
需要说明的是，图14a是以每级移位寄存器单元包括两级信号输出端OUTPUT为例进行的示意。具体的，第一级移位寄存器单元RS1的第一信号输入端INPUT1连接起始信号端STV；除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元的第一信号输入端INPUT1连接该级移位寄存器单元的上一级移位寄存器单元的第二信号输出端OUTPUT2。
基于此，本发明实施例提供了一种栅极驱动电路，包括多个级联的如图1-图9所示的任一种移位寄存器单元，具有与图1-图9所示的任意一种移位寄存器单元相同的结构和有益效果，由于前述实施例已经对上述移位寄存器单元的具体结构和有益效果进行了说明，本发明对此不再赘述。
本发明实施例还提供了一种栅极驱动电路，如图14b所示，包括多个级联的如图10或图11所示的任意一种移位寄存器单元。
其中，第一级移位寄存器单元RS1的第一信号输入端INPUT1连接起始信号端STV；除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元的第一信号输入端INPUT1连接该级移位寄存器单元的上一级移位寄存器单元的最后一级信号输出端OUTPUT；除了最后一级移位寄存器单元RSn以外，每一级移位寄存器单元的第二信号输入端INPUT2连接该级移位寄存器单元的下一级移位寄存器单元的第一级信号输出端OUTPUT1；最后一级移位寄存器单元RSn的第二信号输入端INPUT2连接起始信号端STV。
其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行正向逐行扫描。或者该栅极驱动电路的最后一级移位寄存器单元RSn在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行反向逐行扫描。
需要说明的是，图14b是以每级移位寄存器单元包括两级信号输出端OUTPUT为例进行的示意。具体的，第一级移位寄存器单元RS1的第一信号输入端INPUT1连接起始信号端STV；除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元的第一信号输入端INPUT1连接该级移位寄存器单元的上一级移位寄存器单元的第二信号输出端OUTPUT2；除了最后一级移位寄存器单元RSn以外，每一级移位寄存器单元的第二信号输入端INPUT2连接该级移位寄存器单元的下一级移位寄存器单元的第一信号输出端OUTPUT1；最后一级移位寄存器单元RSn的第二信号输入端INPUT2连接起始信号端STV。
基于此，本发明实施例提供了一种栅极驱动电路，包括如图10或图11所示的任一种移位寄存器单元，该移位寄存器单元具有与图10或者图11所示的移位寄存器单元相同的结构和有益效果，由于前述实施例已经对上述移位寄存器单元的具体结构和有益效果进行了说明，本发明对此不再赘述。
本发明实施例提供了一种显示装置，包括如上所述的任一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果，由于前述实施例已经对该栅极驱动电路的结构和有益效果进行了详尽的描述，此处不再赘述。
本发明实施例还提供了一种用于驱动上述任意一种移位寄存器单元的方法，具体的一图像帧内，该驱动方法包括：
在如图3所示的第一阶段P1：
第一输入模块10在第一信号输入端INPUT1的控制下，将第一控制电压端CN的电压输出至上拉节点PU；第二下拉控制模块40在上拉节点PU的控制下，将下拉节点PD的电压下拉至第一电压端VGL。各级输出模块20存储上拉节点PU的信号，并在上拉节点PU的控制下，将各级输出时钟信号端CLK输出的时钟信号输出至各级信号输出端OUTPUT。此外，第一下拉控制模块30和下拉模块50均未开启。
当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，其中，图2以移位寄存器单元包括两级输出模块，即第一输出模块21和第二输出模块22为例进行示意。如图3所示，在该输入阶段P1中，第一输出时钟信号端CLK1和第二输出时钟信号端CLK2输入低电平，第一输入信号端INPUT1输入高电平，第一时钟信号端CK1输入低电平。此外，上拉节点PU为高电平，下拉节点PD为低电平，各级信号输出端OUTPUT输出低电平。
基于此，在该输入阶段P1中上述各个模块中晶体管的通断情况为：由于第一信号输入端INPUT1输出高电平，因此第一晶体管T1导通，从而将第一信号输入端INPUT1的高电平输出至上拉节点PU，并通过第一稳压电容CC1和第二稳压电容CC2对该高电平进行存储。在上拉节点PU的控制下，第一输出晶体管M1和第二输出晶体管M2导通，将第一输出时钟信号端CLK1的低电平至第一信号输出端OUTPUT1，将第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2。此外，在上拉节点PU高电位的控制下，第三晶体管T3导通，将下拉节点PD的电位下拉至第一电压端VGL。
此外，由于第一时钟信号端CK1输出低电平，因此第二晶体管T2处于截止状态；由于下拉节点PD的电位为低电平，因此第四晶体管T4处于截止状态。
在输出阶段：
各级输出模块20将上一阶段存储的信号输出至上拉节点PU，在上拉节点PU的控制下，依次将各级输出时钟信号端CLK的信号输出至各级信号输出端OUTPUT，各级信号输出端OUTPUT依次输出栅极扫描信号。此外，在该阶段，第一下拉控制模块40和下拉模块50均未开启，第一输入模块10无信号输出。
当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，其中图2以移位寄存器单元包括两级输出模块，即第一输出模块21和第二输出模块22为例进行示意；如图3所示，上述输出阶段包括第二阶段P2和第三阶段P3，具体的
在如图3所示的第二阶段P2中，第一输出时钟信号端CLK1输入高电平，第二输出时钟信号端CLK2输入低电平，第一信号输入端INPUT1输入低电平，第一时钟信号端CK1输入低电平。此外，上拉节点PU为高电平，下拉节点PD为低电平，第一信号输出端OUTPUT1输出高电平，第二信号输出端OUTPUT2输出低电平。
在如图3所示的第三阶段P3中，第一输出时钟信号端CLK1输入低电平，第二输出时钟信号端CLK2输入高电平，第一信号输入端INPUT1输入低电平，第一时钟信号端CK1输入低电平。此外，上拉节点PU为高电平，下拉节点PD为低电平，第一信号输出端OUTPUT1输出低电平，以对第一信号输出端OUTPUT1复位，第二信号输出端OUTPUT2输出高电平。
基于此，在该第二阶段P2中上述各个模块中晶体管的通断情况为：由于第一信号输入端INPUT1输出低电平，因此第一晶体管T1处于截止状态。第一稳压电容CC1和第二稳压电容CC2将第一阶段P1存储的高电平用于对上拉节点PU进行充电，从而使得第一输出晶体管M1和第二输出晶体管M2保持导通状态。在此情况下，第一输出时钟信号端CLK1的高电平通过第一输出晶体管M1输出至第一信号输出端OUTPUT1，第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2。
此外，在第一稳压电容CC1和第二稳压电容CC2的自举作用下，上拉节点PU的电位进一步升高，以维持第一输出晶体管M1和第二输出晶体管M2处于导通的状态，从而使得第一输出时钟信号端CLK1的高电平能够作为栅极扫描信号输出至与第一信号输出端OUTPUT1相连接的栅线上。此外，同第一阶段P1，第三晶体管T3处于导通状态，第二晶体管T2和第四晶体管T4处于截止状态。
在该第三阶段P3中上述各个模块中晶体管的通断情况为：由于第一信号输入端INPUT1输出低电平，因此第一晶体管T1截止。第一稳压电容CC1和第二稳压电容CC2将第一阶段P1存储的高电平用于对上拉节点PU进行充电，从而使得第一输出晶体管M1和第二输出晶体管M2保持导通状态。在此情况下，第一输出时钟信号端CLK1的低电平通过第一输出晶体管M1输出至第一信号输出端OUTPUT1，以对第一信号输出端OUTPUT1进行复位，第二输出时钟信号端CLK2的高电平输出至第二信号输出端OUTPUT2。
此外，在第一稳压电容CC1和第二稳压电容CC2的自举作用下，上拉节点PU的电位维持高电平，以维持第一输出晶体管M1和第二输出晶体管M2处于导通的状态，从而使得第二输出时钟信号端CLK2的高电平能够作为栅极扫描信号输出至与第二信号输出端OUTPUT2相连接的栅线上。此外，同第一阶段P1，第三晶体管T3处于导通状态，第二晶体管T2和第四晶体管T4处于截止状态。
在此基础上，第三阶段P3中，如图12所示，当CLK2＝0时，此时第二输出时钟信号端CLK2的低电平输出至第二信号输出端OUTPUT2，以对第二信号输出端OUTPUT2进行复位。
在复位阶段，即如图3所示的第四阶段P4：
在第一时钟信号端CK1的控制下，第一下拉控制模块30将第一控制电压端CN的电压输出至下拉节点PD。下拉模块50在下拉节点PD的控制下，将上拉节点PU的电压下拉至第一电压端VGL。此外第四阶段P4中，第一输入模块10无信号输出，各级信号输出端OUTPUT无信号输出。
当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在第四阶段P4中，第一输出时钟信号端CLK1输入低电平，第二输出时钟信号端CLK2输入高电平，第一时钟信号端CK1输入高电平，第一信号输入端INPUT1输入低电平。此外，上拉节点PU为低电平，下拉节点PD为高电平，第一信号输出端OUTPUT1输出低电平，第二信号输出端OUTPUT2输出低电平。
基于此，在该第四阶段P4中上述各个模块中晶体管的通断情况为：由于第一时钟信号端CK1输出高电平，第二晶体管T2导通，通过第二晶体管T2将第一时钟信号端CK1的高电平输出至下拉节点PD。在下拉节点PD的控制下，第四晶体管T4导通，通过第四晶体管T4将上拉节点PU的电位下拉至第一电压端VGL，以对上拉节点PU进行复位。在上拉节点PU的控制下，第三晶体管T3和第一输出晶体管M1截止，以使第一信号输出端OUTPUT1和第二信号输出端OUTPU T2不输出栅极扫描信号，从而对各级信号输出端OUTPUT进行复位。
接下来，可以在下一图像帧之前重复第四阶段P4的第一时钟信号端CK1的控制信号，以使得下拉节点PD的电位保持高电平，并在下拉节点PD的控制下，拉低上拉节点PU的电位以使得输出晶体管M处于截止状态。
基于此，在一图像帧内，通过第一输入模块10可以对上拉节点PU的电位进行控制，而该上拉节点PU可以控制各级输出模块20将各级输出时钟信号端CLK的时钟信号依次输出至各级信号输出端OUTPUT，以使得各级信号输出端OUTPUT在输出阶段能够分别对与各级信号输出端OUTPUT相连接的栅线依次输出栅极扫描信号。此外，第一下拉控制模块30和第二下拉控制模块40能够控制下拉节点PD的电位，以将下拉节点PD的电位下拉至第一电压端VGL的电位；或者将下拉节点PD的电位拉高，以使得下拉节点PD能够控制下拉模块50将上拉节点PU的电位下拉至第一电压端VGL的电位。并且，对于同一级移位寄存器单元，在一级输出时钟信号端CLK的时钟信号为高电平时，该级信号输出端OUTPUT输出栅极扫描信号；此时其他级输出时钟信号端CLK的时钟信号为低电平，从而其他级信号输出端OUTPUT不输出栅极扫描信号，因此各级信号输出端OUTPUT可以分别向与该信号输出端OUTPUT相连的栅线输出栅极扫描信号。
这样一来，由于本发明提供的移位寄存器单元具有多级信号输出端OUTPUT，因此一级移位寄存器单元可以输出多级栅极扫描信号；相比于现有一级移位寄存器单元仅向一行栅线输出栅极扫描信号，可以减少显示面板上GOA电路布图的面积，从而实现更窄边框的效果。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括第一输入模块、第一下拉控制模块、第二下拉控制模块、下拉模块以及n级输出模块，其中n≥2，n为正整数；
所述第一输入模块连接第一信号输入端、第一控制电压端、上拉节点，所述第一输入模块用于在所述第一信号输入端的控制下，将所述第一控制电压端的电压输出至所述上拉节点；
每级所述输出模块均连接所述上拉节点、信号输出端、输出时钟信号端，每级所述输出模块用于在所述上拉节点的控制下，将所述输出时钟信号端的信号输出至所述信号输出端；
所述第一下拉控制模块连接所述第一控制电压端、第一时钟信号端、下拉节点，所述第一下拉控制模块用于在所述第一时钟信号端的控制下，将所述第一控制电压端的电压输出至所述下拉节点；
所述第二下拉控制模块连接所述上拉节点、所述下拉节点、第一电压端，所述第二下拉控制模块用于在所述上拉节点的控制下，将所述下拉节点的电压下拉至所述第一电压端；
所述下拉模块连接所述上拉节点、所述下拉节点、所述第一电压端，所述下拉模块用于在所述下拉节点的控制下，将所述上拉节点的电压下拉至所述第一电压端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括第一晶体管；
所述第一晶体管的栅极连接所述第一信号输入端，第一极连接所述第一控制电压端，第二极连接所述上拉节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，每级所述输出模块包括输出晶体管和稳压电容；
所述输出晶体管的栅极连接所述上拉节点，第一极连接所述输出时钟信号端，第二极连接所述信号输出端；
所述稳压电容的一端连接所述上拉节点，另一端连接所述输出信号输出端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制模块包括第二晶体管；所述第二晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一控制电压端，第二极连接所述下拉节点；
所述第二下拉控制模块包括第三晶体管；所述第三晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极连接所述第一电压端；
所述下拉模块包括第四晶体管；所述第四晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极连接所述第一电压端。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块还连接各级所述信号输出端，所述下拉模块还用于在所述下拉节点的控制下，将所述信号输出端的电位拉低至所述第一电压端。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述下拉模块还包括输出下拉晶体管；
所述输出下拉晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第一电压端。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括连接在所述第一输入模块与所述上拉节点之间的第一稳压降噪模块，所述第一稳压降噪模块还连接所述第一电压端，和/或第二电压端；
所述第一稳压降噪模块用于稳定所述上拉节点的电压，和降低所述上拉节点的噪声杂波。
8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第一稳压降噪模块包括第一电容，和/或，第五晶体管；
所述第一电容的一端连接所述第一输入模块的输出端，另一端连接所述第一电压端；
所述第五晶体管的栅极连接所述第二电压端，第一极连接所述第一输入模块的输出端，第二极连接所述上拉节点。
9.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括连接在所述第一下拉控制模块与所述下拉节点之间的第二稳压降噪模块，所述第二稳压降噪模块还连接所述第一电压端、和/或第二电压端；
所述第二稳压降噪模块用于稳定所述下拉节点的电压，和降低所述下拉节点的噪声杂波。
10.根据权利要求9所述的移位寄存器单元，其特征在于，所述第二稳压降噪模块包括第二电容，和/或第六晶体管；
所述第二电容的一端连接所述第一下拉控制模块的输出端，另一端连接所述第一电压端；
所述第六晶体管的栅极连接所述第二电压端，第一极连接所述第一下拉控制模块的输出端，第二极连接所述下拉节点。
11.根据权利要求1-10任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二输入模块和第三下拉控制模块；
所述第二输入模块连接第二信号输入端、第二控制电压端、所述上拉节点，所述第一输入模块用于在所述第二信号输入端的控制下，将所述第二控制电压端的电压输出至所述上拉节点；
所述第三下拉控制模块连接所述第二控制电压端、第二时钟信号端、所述下拉节点；所述第三下拉控制模块用于在所述第二时钟信号端的控制下，将所述第二控制电压端的电压输出至所述下拉节点。
12.根据权利要求11所述的移位寄存器单元，其特征在于，所述第二输入模块包括第八晶体管；
所述第八晶体管的栅极连接所述第二信号输入端，第一极连接所述第二控制电压端，第二极连接所述上拉节点。
13.根据权利要求11所述的移位寄存器单元，其特征在于，所述第三下拉控制模块包括第九晶体管；
所述第九晶体管的栅极连接所述第二时钟信号端，第一极连接所述第二控制电压端，第二极连接所述下拉节点。
14.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-10任一项所述的移位寄存器单元；
第一级移位寄存器单元的第一信号输入端连接起始信号端；
除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端连接该级移位寄存器单元的上一级移位寄存器单元的最后一级信号输出端。
15.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求11-13任一项所述的移位寄存器单元；
第一级移位寄存器单元的第一信号输入端连接起始信号端；
除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端连接该级移位寄存器单元的上一级移位寄存器单元的最后一级信号输出端；
除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端连接该级移位寄存器单元的下一级移位寄存器单元的第一级信号输出端；
最后一级移位寄存器单元的第二信号输入端连接所述起始信号端。
16.一种显示装置，其特征在于，包括如权利要求14或15任一项所述的栅极驱动电路。
17.一种用于驱动如权利要求1-13任一项所述的移位寄存器单元的方法，其特征在于，一图像帧内，所述驱动方法包括：
第一阶段，第一输入模块在第一信号输入端的控制下，将第一控制电压端的电压输出至上拉节点；第二下拉控制模块在所述上拉节点的控制下，将下拉节点的电压下拉至所述第一电压端；
各级输出模块存储所述上拉节点的信号，并在所述上拉节点的控制下，将各级输出时钟信号端输出的信号输出至各级信号输出端；
输出阶段，所述各级输出模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，依次将所述各级输出时钟信号端的信号输出至所述各级信号输出端，所述各级信号输出端依次输出栅极扫描信号；
复位阶段，在第一时钟信号端的控制下，第一下拉控制模块将所述第一控制电压端的电压输出至所述下拉节点；
下拉模块在所述下拉节点的控制下，将所述上拉节点的电压下拉至所述第一电压端。
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