CN104282255A - 移位寄存器、栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明实施例公开了一种移位寄存器、栅极驱动电路及其驱动方法、显示装置，涉及显示技术领域，能够实现双向扫描。该移位寄存器中，第一直流信号端和第一时钟信号端通过双向扫描控制/第一节点预充电单元控制第一信号输入端与第一节点之间的信号传输，第二直流信号端和第三时钟信号端通过双向扫描控制/第一节点预充电单元控制第二信号输入端与第一节点之间的信号传输；第一节点上拉单元维持第一节点的高电平；第一节点下拉单元维持第一节点的低电平；第二节点上拉单元控制高电压信号端与第二节点之间的信号传输；第二节点下拉单元维持第二节点的低电平；输出单元控制第二时钟信号端与输出端之间的信号传输；输出端下拉单元维持输出端的低电平。

Description

移位寄存器、栅极驱动电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及其驱动方法、显示装置。

背景技术

用于驱动显示装置的栅极驱动电路中包括多个金属氧化物半导体场效应晶体管，金属氧化物半导体场效应晶体管分为PMOS和NMOS。其中，栅极驱动电路同时包括PMOS和NMOS时，为了同时保证PMOS和NMOS的性能，使得栅极驱动电路的制作过程复杂，成本较高，同时栅极驱动电路的特性和良品率较差。

为了提高栅极驱动电路的良品率，降低栅极驱动电路的成本，目前，常采用仅包括NMOS或者仅包括PMOS的栅极驱动电路来驱动显示装置。示例性地，图1为栅极驱动电路的移位寄存器的电路图，图2为图1对应的时序图，该移位寄存器的电路采用4相时钟信号(CK1、CK2、CK3和CK4)驱动，其中，CK1实现第一节点PU预充电，CK2实现OUTPUT输出、CK3和CK4实现将第二节点PD上拉至高电平，以将第一节点PU和输出端OUTPUT下拉至低电平。

发明人发现，在上述栅极驱动电路的驱动过程中，CK1、CK2、CK3和CK4的时钟顺序不能改变，否则移位寄存器不能正常工作，因此，上述栅极驱动电路只能实现正向扫描，不能实现反向扫描，对要求双向扫描的显示装置不能适用。

发明内容

本发明所要解决的技术问题在于提供一种移位寄存器、栅极驱动电路及其驱动方法、显示装置，能够实现双向扫描。

为解决上述技术问题，本发明实施例提供了一种移位寄存器，采用如下技术方案：

一种移位寄存器包括双向扫描控制/第一节点预充电单元、第一节点上拉单元、第一节点下拉单元、第二节点上拉单元、第二节点下拉单元、输出单元和输出端下拉单元；

所述双向扫描控制/第一节点预充电单元连接第一信号输入端、第二信号输入端、第一直流信号端、第二直流信号端、第一时钟信号端和第三时钟信号端，其中，所述第一直流信号端和所述第一时钟信号端通过所述双向扫描控制/第一节点预充电单元控制所述第一信号输入端与第一节点之间的信号传输，所述第二直流信号端和所述第三时钟信号端通过所述双向扫描控制/第一节点预充电单元控制所述第二信号输入端与所述第一节点之间的信号传输；

所述第一节点上拉单元用于维持所述第一节点的高电平；

所述第一节点下拉单元连接低电压信号端，用于维持所述第一节点的低电平；

所述第二节点上拉单元连接所述第一时钟信号端、所述第三时钟信号端、所述第一直流信号端、所述第二直流信号端和高电压信号端，用于控制所述高电压信号端与第二节点之间的信号传输；

所述第二节点下拉单元连接所述低电压信号端，用于维持所述第二节点的低电平；

所述输出单元连接第二时钟信号端和输出端，用于控制所述第二时钟信号端与所述输出端之间的信号传输；

所述输出端下拉单元连接所述输出端和所述低电压信号端，用于维持所述输出端的低电平。

所述双向扫描控制/第一节点预充电单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；

所述第一薄膜晶体管的栅极连接所述第一直流信号端，所述第一薄膜晶体管的源极连接所述第一信号输入端，所述第一薄膜晶体管的漏极连接所述第二薄膜晶体管的源极，所述第二薄膜晶体管的栅极连接所述第一时钟信号端，所述第二薄膜晶体管的漏极连接所述第一节点；

所述第三薄膜晶体管的栅极连接所述第二直流信号端，所述第三薄膜晶体管的源极连接所述第二信号输入端，所述第三薄膜晶体管的漏极连接所述第四薄膜晶体管的源极，所述第四薄膜晶体管的栅极连接所述第三时钟信号端，所述第四薄膜晶体管的漏极连接所述第一节点。

所述双向扫描控制/第一节点预充电单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；

所述第一薄膜晶体管的源极连接所述第一信号输入端，所述第一薄膜晶体管的漏极连接所述第一节点，所述第一薄膜晶体管的栅极连接所述第二薄膜晶体管的漏极，所述第二薄膜晶体管的栅极连接所述第一直流信号端，所述第二薄膜晶体管的源极连接所述第一时钟信号端；

所述第三薄膜晶体管的源极连接所述第二信号输入端，所述第三薄膜晶体管的漏极连接所述第一节点，所述第三薄膜晶体管的栅极连接所述第四薄膜晶体管的漏极，所述第四薄膜晶体管的栅极连接所述第二直流信号端，所述第四薄膜晶体管的源极连接所述第三时钟信号端。

所述第一节点上拉单元包括第一电容，所述第一电容的第一端连接所述第一节点，所述第一电容的第二端连接所述输出端。

所述第一节点下拉单元包括第五薄膜晶体管，所述第五薄膜晶体管的源极连接所述第一节点，所述第五薄膜晶体管的栅极连接所述第二节点，所述第五薄膜晶体管的漏极连接所述低电压信号端。

所述第二节点上拉单元包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管和第二电容，所述第六薄膜晶体管的源极连接所述第三时钟信号端，所述第六薄膜晶体管的栅极连接所述第一直流信号端，所述第六薄膜晶体管的漏极连接所述第八薄膜晶体管的栅极；所述第七薄膜晶体管的源极连接所述第一时钟信号端，所述第七薄膜晶体管的栅极连接所述第二直流信号端，所述第七薄膜晶体管的漏极连接所述第八薄膜晶体管的栅极，所述第八薄膜晶体管的源极连接所述高电压信号端，所述第八薄膜晶体管的漏极连接所述第二节点，所述第二电容的第一端连接所述第二节点，所述第二电容的第二端连接所述低电压信号端。

所述第二节点上拉单元包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第二电容，所述第六薄膜晶体管的源极连接所述第三时钟信号端，所述第六薄膜晶体管的栅极连接所述第一直流信号端，所述第六薄膜晶体管的漏极连接所述第七薄膜晶体管的栅极，所述第七薄膜晶体管的源极连接所述第一直流信号端，所述第七薄膜晶体管的漏极连接所述第二节点，所述第八薄膜晶体管的源极连接所述第一时钟信号端，所述第八薄膜晶体管的栅极连接所述第二直流信号端，所述第八薄膜晶体管的漏极连接所述第九薄膜晶体管的栅极，所述第九薄膜晶体管的源极连接所述第二直流信号端，所述第九薄膜晶体管的漏极连接所述第二节点，所述第二电容的第一端连接所述第二节点，所述第二电容的第二端连接所述低电压信号端。

所述第二节点下拉单元包括第十薄膜晶体管，所述第十薄膜晶体管的源极连接所述第二节点，所述第十薄膜晶体管的栅极连接所述第一节点，所述第十薄膜晶体管的漏极连接所述低电压信号端。

所述输出单元包括第十一薄膜晶体管，所述第十一薄膜晶体管的源极连接所述第二时钟信号端，所述第十一薄膜晶体管的栅极连接所述第一节点，所述第十一薄膜晶体管的漏极连接所述输出端。

所述输出端下拉单元包括第十二薄膜晶体管，所述第十二薄膜晶体管的源极连接所述输出端，所述第十二薄膜晶体管的栅极连接所述第二节点，所述第十二薄膜晶体管的漏极连接所述低电压信号端。

本发明实施例提供了一种移位寄存器，该移位寄存器包括双向扫描控制/第一节点预充电单元、第一节点上拉单元、第一节点下拉单元、第二节点上拉单元、第二节点下拉单元、输出单元和输出端下拉单元。其中，第一直流信号端和第一时钟信号端通过双向扫描控制/第一节点预充电单元控制第一信号输入端与第一节点之间的信号传输，第二直流信号端和第三时钟信号端通过双向扫描控制/第一节点预充电单元控制第二信号输入端与第一节点之间的信号传输；第二节点上拉单元连接第一时钟信号端、第三时钟信号端、第一直流信号端、第二直流信号端和高电压信号端，用于控制高电压信号端与第二节点之间的信号传输，从而使得包括上述移位寄存器的栅极驱动电路正向扫描和反向扫描时均能正常工作。

进一步地，本发明实施例还提供了一种栅极驱动电路，该栅极驱动电路包括相互级联的多个以上任一种实施方式所述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的第一信号输入端均连接自身的上一级移位寄存器的输出端，每一级移位寄存器的第二信号输入端均连接自身的下一级移位寄存器的输出端，每一级移位寄存器的输出端连接自身的上一级移位寄存器的第二信号输入端和自身的下一级移位寄存器的第一信号输入端。

此外，本发明实施例还提供了一种显示装置，该显示装置包括以上所述的栅极驱动电路。

为了进一步解决上述技术问题，本发明实施例提供了一种栅极驱动电路的驱动方法，采用如下技术方案：

一种栅极驱动电路的驱动方法，正向扫描时包括：

第一阶段，第一信号输入端、第一直流信号端和第一时钟信号端输入高电平，第二信号输入端、第二直流信号端、第二时钟信号端和第三时钟信号端输入低电平，双向扫描控制/第一节点预充电单元对第一节点进行预充电，所述第一节点的电平升高，输出单元将所述第二时钟信号端输入的第二时钟信号传输至输出端，所述输出端输出低电平，第二节点下拉单元对第二节点进行放电，所述第二节点的电平降低；

第二阶段，所述第一直流信号端和所述第二时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第二直流信号端、所述第一时钟信号端和所述第三时钟信号端输入低电平，第一节点上拉单元使所述第一节点的电平继续升高，所述输出单元将所述第二时钟信号端输入的第二时钟信号传输至所述输出端，所述输出端输出高电平，所述第二节点下拉单元对所述第二节点进行放电，所述第二节点保持低电平；

第三阶段，所述第一直流信号端和所述第三时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第二直流信号端、所述第一时钟信号端和所述第二时钟信号端输入低电平，第二节点上拉单元将高电压信号端输入的高电压信号传输至所述第二节点，所述第二节点的电平升高，第一节点下拉单元对所述第一节点进行放电，所述第一节点的电平降低，输出端下拉单元对所述输出端进行放电，所述输出端输出低电平；

反向扫描时包括：

第一阶段，所述第二信号输入端、所述第二直流信号端和所述第三时钟信号端输入高电平，所述第一信号输入端、所述第一直流信号端、所述第一时钟信号端和所述第二时钟信号端输入低电平，所述双向扫描控制/第一节点预充电单元对所述第一节点进行预充电，所述第一节点的电平升高，所述输出单元将所述第二时钟信号端输入的第二时钟信号传输至所述输出端，所述输出端输出低电平，所述第二节点下拉单元对所述第二节点进行放电，所述第二节点的电平降低；

第二阶段，所述第二直流信号端和所述第二时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第一直流信号端、所述第一时钟信号端和所述第三时钟信号端输入低电平，所述第一节点上拉单元使所述第一节点的电平继续升高，所述输出单元将所述第二时钟信号端输入的第二时钟信号传输至所述输出端，所述输出端输出高电平，第二节点下拉单元对所述第二节点进行放电，所述第二节点保持低电平；

第三阶段，所述第二直流信号端和所述第一时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第一直流信号端、所述第二时钟信号端和所述第三时钟信号端输入低电平，所述第二节点上拉单元将所述高电压信号端输入的高电压信号传输至所述第二节点，所述第二节点的电平升高，所述第一节点下拉单元对所述第一节点进行放电，所述第一节点的电平降低，所述输出端下拉单元对所述输出端进行放电，所述输出端输出低电平。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的移位寄存器的电路图；

图2为图1中的移位寄存器的时序图；

图3为本发明实施例中的移位寄存器的电路图一；

图4为本发明实施例中的移位寄存器的电路图二；

图5为本发明实施例中的移位寄存器的电路图三；

图6为本发明实施例中的移位寄存器的电路图四；

图7为本发明实施例中的栅极驱动电路的电路图；

图8为本发明实施例中的栅极驱动电路正向扫描时的时序图；

图9为本发明实施例中的栅极驱动电路正向扫描时的输出波形图；

图10为本发明实施例中的栅极驱动电路反向扫描时的时序图；

图11为本发明实施例中的栅极驱动电路反向扫描时的输出波形图。

附图标记说明：

1—双向扫描控制/第一2—第一节点上拉单元；3—第一节点下拉单元；节点预充电单元；

4—第二节点上拉单元；5—第二节点下拉单元；6—输出单元；

7—输出端下拉单元。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种移位寄存器，如图3至图6所示，该移位寄存器包括双向扫描控制/第一节点预充电单元1、第一节点上拉单元2、第一节点下拉单元3、第二节点上拉单元4、第二节点下拉单元5、输出单元6和输出端下拉单元7。

其中，双向扫描控制/第一节点预充电单元1连接第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CN、第一直流信号端CNB、第一时钟信号端CK1和第三时钟信号端CK3，其中，第一直流信号端CN和第一时钟信号端CK1通过双向扫描控制/第一节点预充电单元1控制第一信号输入端OUTPUT_N-1与第一节点PU之间的信号传输，第一直流信号端CNB和第三时钟信号端CK3通过双向扫描控制/第一节点预充电单元1控制第二信号输入端OUTPUT_N+1与第一节点PU之间的信号传输。

第一节点上拉单元2用于维持第一节点PU的高电平。

第一节点下拉单元3连接低电压信号端Vss，用于维持第一节点PU的低电平。

第二节点上拉单元4连接第一时钟信号端CK1、第三时钟信号端CK3、第一直流信号端CN、第一直流信号端CNB和高电压信号端Vdd，用于控制高电压信号端Vdd与第二节点PD之间的信号传输。

第二节点下拉单元5连接低电压信号端Vss，用于维持第二节点PD的低电平。

输出单元6连接第二时钟信号端CK2和输出端OUTPUT_N，用于控制第二时钟信号端CK2与输出端OUTPUT_N之间的信号传输。

所述输出端下拉单元7连接所述输出端OUTPUT_N和所述低电压信号端Vss，用于维持所述输出端OUTPUT_N的低电平。

为了便于本领域技术人员理解，下面对各个单元的具体可能的结构进行详细的描述。

示例性地，本发明实施例提供了两种双向扫描控制/第一节点PU预充电单元1的具体结构。

第一种，如图3和图5所示，双向扫描控制/第一节点预充电单元1包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4。

其中，第一薄膜晶体管T1的栅极连接第一直流信号端CN，第一薄膜晶体管T1的源极连接第一信号输入端OUTPUT_N-1，第一薄膜晶体管T1的漏极连接第二薄膜晶体管T2的源极，第二薄膜晶体管T2的栅极连接第一时钟信号端CK1，第二薄膜晶体管T2的漏极连接第一节点PU。

第三薄膜晶体管T3的栅极连接第一直流信号端CNB，第三薄膜晶体管T3的源极连接第二信号输入端OUTPUT_N+1，第三薄膜晶体管T3的漏极连接第四薄膜晶体管T4的源极，第四薄膜晶体管T4的栅极连接第三时钟信号端CK3，第四薄膜晶体管T4的漏极连接第一节点PU。

第二种，如图4和图6所示，双向扫描控制/第一节点预充电单元1包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4。

其中，第一薄膜晶体管T1的源极连接第一信号输入端OUTPUT_N-1，第一薄膜晶体管T1的漏极连接第一节点PU，第一薄膜晶体管T1的栅极连接第二薄膜晶体管T2的漏极，第二薄膜晶体管T2的栅极连接第一直流信号端CN，第二薄膜晶体管T2的源极连接第一时钟信号端CK1。

第三薄膜晶体管T3的源极连接第二信号输入端OUTPUT_N+1，第三薄膜晶体管T3的漏极连接第一节点PU，第三薄膜晶体管T3的栅极连接第四薄膜晶体管T4的漏极，第四薄膜晶体管T4的栅极连接第一直流信号端CNB，第四薄膜晶体管T4的源极连接第三时钟信号端CK3。

示例性地，第一节点上拉单元2包括第一电容C1，第一电容C1的第一端连接第一节点PU，第一电容C1的第二端连接输出端OUTPUT_N。

示例性地，第一节点下拉单元3包括第五薄膜晶体管T5，第五薄膜晶体管T5的源极连接第一节点PU，第五薄膜晶体管T5的栅极连接第二节点PD，第五薄膜晶体管T5的漏极连接低电压信号端Vss。

示例性地，本发明实施例提供了两种第二节点上拉单元4的具体结构。

第一种，如图3和图4所示，第二节点上拉单元4包括第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第二电容C2，第六薄膜晶体管T6的源极连接第三时钟信号端CK3，第六薄膜晶体管T6的栅极连接第一直流信号端CN，第六薄膜晶体管T6的漏极连接第八薄膜晶体管T8的栅极。第七薄膜晶体管T7的源极连接第一时钟信号端CK1，第七薄膜晶体管T7的栅极连接第一直流信号端CNB，第七薄膜晶体管T7的漏极连接第八薄膜晶体管T8的栅极，第八薄膜晶体管T8的源极连接高电压信号端Vdd，第八薄膜晶体管T8的漏极连接第二节点PD，第二电容的第一端连接第二节点PD，第二电容C2的第二端连接低电压信号端Vss。

第二种，如图5和图6所示，第二节点上拉单元4包括第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9和第二电容C2，第六薄膜晶体管T6的源极连接第三时钟信号端CK3，第六薄膜晶体管T6的栅极连接第一直流信号端CN，第六薄膜晶体管T6的漏极连接第七薄膜晶体管T7的栅极，第七薄膜晶体管T7的源极连接第一直流信号端CN，第七薄膜晶体管T7的漏极连接第二节点PD，第八薄膜晶体管T8的源极连接第一时钟信号端CK1，第八薄膜晶体管T8的栅极连接第二直流信号端CNB，第八薄膜晶体管T8的漏极连接第九薄膜晶体管T9的栅极，第九薄膜晶体管T9的源极连接第二直流信号端CNB，第九薄膜晶体管T9的漏极连接第二节点PD，第二电容C2的第一端连接第二节点PD，第二电容C2的第二端连接低电压信号端Vss。

示例性地，第二节点下拉单元5包括第十薄膜晶体管T10，第十薄膜晶体管T10的源极连接第二节点PD，第十薄膜晶体管T10的栅极连接第一节点PU，第十薄膜晶体管T10的漏极连接低电压信号端Vss。

示例性地，输出单元6包括第十一薄膜晶体管T11，第十一薄膜晶体管T11的源极连接第二时钟信号端CK2，第十一薄膜晶体管T11的栅极连接第一节点PU，第十一薄膜晶体管T11的漏极连接输出端OUTPUT_N。

示例性地，输出端下拉单元7包括第十二薄膜晶体管T12，第十二薄膜晶体管T12的源极连接输出端OUTPUT_N，第十二薄膜晶体管T12的栅极连接第二节点PD，第十二薄膜晶体管T12的漏极连接低电压信号端Vss。

需要说明的是，第一薄膜晶体管T1至第十二薄膜晶体管T12均为N型薄膜晶体管或者P型薄膜晶体管，本发明实施例中优选第一薄膜晶体管T1至第十二薄膜晶体管T12均为N型薄膜晶体管。

本发明实施例提供了一种移位寄存器，该移位寄存器包括双向扫描控制/第一节点预充电单元、第一节点上拉单元、第一节点下拉单元、第二节点上拉单元、第二节点下拉单元、输出单元和输出端下拉单元。其中，第一直流信号端和第一时钟信号端通过双向扫描控制/第一节点预充电单元控制第一信号输入端与第一节点之间的信号传输，第一直流信号端和第三时钟信号端通过双向扫描控制/第一节点预充电单元控制第二信号输入端与第一节点之间的信号传输；第二节点上拉单元连接第一时钟信号端、第三时钟信号端、第一直流信号端、第一直流信号端和高电压信号端，用于控制高电压信号端与第二节点之间的信号传输，从而使得包括上述移位寄存器的栅极驱动电路正向扫描和反向扫描时均能正常工作。

进一步地，本发明实施例还提供了一种栅极驱动电路，能够实现双向扫描。如图7所示，该栅极驱动电路包括相互级联的多个以上任一种实施方式所述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的所述第一信号输入端OUTPUT_N-1均连接自身的上一级移位寄存器的输出端OUTPUT_N，每一级移位寄存器的第二信号输入端OUTPUT_N+1均连接自身的下一级移位寄存器的输出端OUTPUT_N，每一级移位寄存器的输出端OUTPUT_N连接自身的上一级移位寄存器的第二信号输入端OUTPUT_N+1和自身的下一级移位寄存器的第一信号输入端OUTPUT_N-1。

为了便于本领域技术人员理解，本发明实施例还提供了一种用于驱动上述栅极驱动电路的驱动方法。

当正向扫描时，该驱动方法包括如图8所示的三个阶段，输出波形图如图9所示。

第一阶段a，第一信号输入端OUTPUT_N-1、第一直流信号端CN和第一时钟信号端CK1输入高电平，第二信号输入端OUTPUT_N+1、第一直流信号端CNB、第二时钟信号端CK2和第三时钟信号端CK3输入低电平，双向扫描控制/第一节点预充电单元1对第一节点PU进行预充电，第一节点PU的电平升高，输出单元6将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，输出端OUTPUT_N输出低电平，第二节点下拉单元5对第二节点PD进行放电，第二节点PD的电平降低。

第二阶段b，第一直流信号端CN和第二时钟信号端CK2输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CNB、第一时钟信号端CK1和第三时钟信号端CK3输入低电平，第一节点上拉单元2使第一节点PU的电平继续升高，输出单元6将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，输出端OUTPUT_N输出高电平，第二节点下拉单元5对第二节点PD进行放电，第二节点PD保持低电平。

第三阶段c，第一直流信号端CN和第三时钟信号端CK3输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CNB、第一时钟信号端CK1和第二时钟信号端CK2输入低电平，第二节点上拉单元4将高电压信号端Vdd输入的高电压信号传输至第二节点PD，第二节点PD的电平升高，第一节点下拉单元3对第一节点PU进行放电，第一节点PU的电平降低，输出端下拉单元7对输出端OUTPUT_N进行放电，输出端OUTPUT_N输出低电平，且在下一个扫描周期前，输出端OUTPUT_N一直输出低电平。

当反向扫描时，该驱动方法包括如图10所示的三个阶段，输出波形图如图11所示。

第一阶段a，第二信号输入端OUTPUT_N+1、第一直流信号端CNB和第三时钟信号端CK3输入高电平，第一信号输入端OUTPUT_N-1、第一直流信号端CN、第一时钟信号端CK1和第二时钟信号端CK2输入低电平，双向扫描控制/第一节点预充电单元1对第一节点PU进行预充电，第一节点PU的电平升高，输出单元6将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，输出端OUTPUT_N输出低电平，第二节点下拉单元5对第二节点PD进行放电，第二节点PD的电平降低。

第二阶段b，第一直流信号端CNB和第二时钟信号端CK2输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CN、第一时钟信号端CK1和第三时钟信号端CK3输入低电平，第一节点上拉单元2使第一节点PU的电平继续升高，输出单元6将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，输出端OUTPUT_N输出高电平，第二节点下拉单元5对第二节点PD进行放电，第二节点PD保持低电平；

第三阶段c，第一直流信号端CNB和第一时钟信号端CK1输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CN、第二时钟信号端CK2和第三时钟信号端CK3输入低电平，第二节点上拉单元4将高电压信号端Vdd输入的高电压信号传输至第二节点PD，第二节点PD的电平升高，第一节点下拉单元3对第一节点PU进行放电，第一节点PU的电平降低，输出端下拉单元7对输出端OUTPUT_N进行放电，输出端OUTPUT_N输出低电平，且在下一个扫描周期前，输出端OUTPUT_N一直输出低电平。

示例性地，当栅极驱动电路中的移位寄存器的电路图如图3所示时，当正向扫描时，第一阶段a，第一信号输入端OUTPUT_N-1、第一直流信号端CN和第一时钟信号端CK1输入高电平，第二信号输入端OUTPUT_N+1、第一直流信号端CNB、第二时钟信号端CK2和第三时钟信号端CK3输入低电平，第一薄膜晶体管T1和第二薄膜晶体管T2开启，双向扫描控制/第一节点预充电单元1对第一节点PU进行预充电，使得第一节点PU的电平升高，第十一薄膜晶体管T11开启，从而将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，由于第二时钟信号端CK2输入低电平，因此，输出端OUTPUT_N输出低电平，同时，第一节点PU的高电平使第十薄膜晶体管T10开启，第二节点PD通过第十薄膜晶体管T10进行放电，使得第二节点PD的电平降低。此时，第一电容C1两端的电压差为Vgh-Vgl，其中Vgh为第二时钟信号端CK2输入的高电平电压，Vgl为第二时钟信号端CK2输入的低电平电压。

第二阶段b，第一直流信号端CN和第二时钟信号端CK2输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CNB、第一时钟信号端CK1和第三时钟信号端CK3输入低电平，第一电容C1使第一节点PU的电平继续升高，第十一薄膜晶体管T11开启，从而将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，由于第二时钟信号端CK2输入高电平，从而使得输出端OUTPUT_N输出高电平，同时，第一节点PU的高电平使第十薄膜晶体管T10开启，第二节点PD通过第十薄膜晶体管T10进行放电，第二节点PD保持低电平。此时，第一电容C1两端的电压差为2Vgh-Vgl，其中，Vgh为第二时钟信号端CK2输入的高电平电压，Vgl为第二时钟信号端CK2输入的低电平电压。

第三阶段c，第一直流信号端CN和第三时钟信号端CK3输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CNB、第一时钟信号端CK1和第二时钟信号端CK2输入低电平，第六薄膜晶体管T6开启，从而将高电压信号端Vdd输入的高电压信号传输至第二节点PD，使得第二节点PD的电平升高，同时第二电容C2维持第二节点PD的高电平，进而使得第五薄膜晶体管T5开启，第一节点PU通过第五薄膜晶体管T5进行放电，使得第一节点PU的电平降低，同时，第二节点PD的高电平使得第十二薄膜晶体管T12开启，输出端OUTPUT_N通过第十二薄膜晶体管T12进行放电，使得输出端OUTPUT_N输出低电平。

在下一个扫描周期前，第十薄膜晶体管T10一直关闭，使得第二节点PD的高电平得以维持，从而第十二薄膜晶体管T12开启，进而使得输出端OUTPUT_N一直输出低电平。

当反向扫描时，第一阶段a，第二信号输入端OUTPUT_N+1、第一直流信号端CNB和第三时钟信号端CK3输入高电平，第一信号输入端OUTPUT_N-1、第一直流信号端CN、第一时钟信号端CK1和第二时钟信号端CK2输入低电平，第三薄膜晶体管T3和第四薄膜晶体管T4开启，双向扫描控制/第一节点预充电单元1对第一节点PU进行预充电，使得第一节点PU的电平升高，第十一薄膜晶体管T11开启，从而将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，由于第二时钟信号端CK2输入低电平，因此，输出端OUTPUT_N输出低电平，同时，第一节点PU的高电平使第十薄膜晶体管T10开启，第二节点PD通过第十薄膜晶体管T10进行放电，使得第二节点PD的电平降低。此时，第一电容C1两端的电压差为Vgh-Vgl，其中，Vgh为第二时钟信号端CK2输入的高电平电压，Vgl为第二时钟信号端CK2输入的低电平电压。

第二阶段b，第一直流信号端CNB和第二时钟信号端CK2输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CN、第一时钟信号端CK1和第三时钟信号端CK3输入低电平，第一电容C1使第一节点PU的电平继续升高，第十一薄膜晶体管T11开启，从而将第二时钟信号端CK2输入的第二时钟信号传输至输出端OUTPUT_N，由于第二时钟信号端CK2输入高电平，从而使得输出端OUTPUT_N输出高电平，同时，第一节点PU的高电平使第十薄膜晶体管T10开启，第二节点PD通过第十薄膜晶体管T10进行放电，第二节点PD保持低电平。此时，第一电容C1两端的电压差为2Vgh-Vgl，其中，Vgh为第二时钟信号端CK2输入的高电平电压，Vgl为第二时钟信号端CK2输入的低电平电压。

第三阶段c，第一直流信号端CNB和第一时钟信号端CK1输入高电平，第一信号输入端OUTPUT_N-1、第二信号输入端OUTPUT_N+1、第一直流信号端CN、第二时钟信号端CK2和第三时钟信号端CK3输入低电平，第七薄膜晶体管T7开启，从而将高电压信号端Vdd输入的高电压信号传输至第二节点PD，使得第二节点PD的电平升高，同时第二电容C2维持第二节点PD的高电平，进而使得第五薄膜晶体管T5开启，第一节点PU通过第五薄膜晶体管T5进行放电，使得第一节点PU的电平降低，同时，第二节点PD的高电平使得第十二薄膜晶体管T12开启，输出端OUTPUT_N通过第十二薄膜晶体管T12进行放电，使得输出端OUTPUT_N输出低电平，且在下一个扫描周期前，输出端OUTPUT_N一直输出低电平。

在下一个扫描周期前，第十薄膜晶体管T10一直关闭，使得第二节点PD的高电平得以维持，从而第十二薄膜晶体管T12开启，进而使得输出端OUTPUT_N一直输出低电平。

需要说明的是，如图7所示，当移位寄存器为第一级移位寄存器时，移位寄存器的第一信号输入端OUTPUT_N-1连接起始信号输入端Stv，当移位寄存器为最后一级移位寄存器时，移位寄存器的第二信号输入端OUTPUT_N+1连接起始信号输入端Stv。

此外，本发明实施例还提供了一种显示装置，该显示装置包括以上所述的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、有机发光显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种移位寄存器，其特征在于，包括双向扫描控制/第一节点预充电单元、第一节点上拉单元、第一节点下拉单元、第二节点上拉单元、第二节点下拉单元、输出单元和输出端下拉单元；

所述双向扫描控制/第一节点预充电单元连接第一信号输入端、第二信号输入端、第一直流信号端、第二直流信号端、第一时钟信号端和第三时钟信号端，其中，所述第一直流信号端和所述第一时钟信号端通过所述双向扫描控制/第一节点预充电单元控制所述第一信号输入端与第一节点之间的信号传输，所述第二直流信号端和所述第三时钟信号端通过所述双向扫描控制/第一节点预充电单元控制所述第二信号输入端与所述第一节点之间的信号传输；

所述第一节点上拉单元用于维持所述第一节点的高电平；

所述第一节点下拉单元连接低电压信号端，用于维持所述第一节点的低电平；

所述第二节点上拉单元连接所述第一时钟信号端、所述第三时钟信号端、所述第一直流信号端、所述第二直流信号端和高电压信号端，用于控制所述高电压信号端与第二节点之间的信号传输；

所述第二节点下拉单元连接所述低电压信号端，用于维持所述第二节点的低电平；

所述输出单元连接第二时钟信号端和输出端，用于控制所述第二时钟信号端与所述输出端之间的信号传输；

所述输出端下拉单元连接所述输出端和所述低电压信号端，用于维持所述输出端的低电平。

2.根据权利要求1所述的移位寄存器，其特征在于，所述双向扫描控制/第一节点预充电单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；

所述第一薄膜晶体管的栅极连接所述第一直流信号端，所述第一薄膜晶体管的源极连接所述第一信号输入端，所述第一薄膜晶体管的漏极连接所述第二薄膜晶体管的源极，所述第二薄膜晶体管的栅极连接所述第一时钟信号端，所述第二薄膜晶体管的漏极连接所述第一节点；

所述第三薄膜晶体管的栅极连接所述第二直流信号端，所述第三薄膜晶体管的源极连接所述第二信号输入端，所述第三薄膜晶体管的漏极连接所述第四薄膜晶体管的源极，所述第四薄膜晶体管的栅极连接所述第三时钟信号端，所述第四薄膜晶体管的漏极连接所述第一节点。

3.根据权利要求1所述的移位寄存器，其特征在于，所述双向扫描控制/第一节点预充电单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；

所述第一薄膜晶体管的源极连接所述第一信号输入端，所述第一薄膜晶体管的漏极连接所述第一节点，所述第一薄膜晶体管的栅极连接所述第二薄膜晶体管的漏极，所述第二薄膜晶体管的栅极连接所述第一直流信号端，所述第二薄膜晶体管的源极连接所述第一时钟信号端；

所述第三薄膜晶体管的源极连接所述第二信号输入端，所述第三薄膜晶体管的漏极连接所述第一节点，所述第三薄膜晶体管的栅极连接所述第四薄膜晶体管的漏极，所述第四薄膜晶体管的栅极连接所述第二直流信号端，所述第四薄膜晶体管的源极连接所述第三时钟信号端。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点上拉单元包括第一电容，所述第一电容的第一端连接所述第一节点，所述第一电容的第二端连接所述输出端。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点下拉单元包括第五薄膜晶体管，所述第五薄膜晶体管的源极连接所述第一节点，所述第五薄膜晶体管的栅极连接所述第二节点，所述第五薄膜晶体管的漏极连接所述低电压信号端。

6.根据权利要求1所述的移位寄存器，其特征在于，所述第二节点上拉单元包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管和第二电容；

所述第六薄膜晶体管的源极连接所述第三时钟信号端，所述第六薄膜晶体管的栅极连接所述第一直流信号端，所述第六薄膜晶体管的漏极连接所述第八薄膜晶体管的栅极；所述第七薄膜晶体管的源极连接所述第一时钟信号端，所述第七薄膜晶体管的栅极连接所述第二直流信号端，所述第七薄膜晶体管的漏极连接所述第八薄膜晶体管的栅极，所述第八薄膜晶体管的源极连接所述高电压信号端，所述第八薄膜晶体管的漏极连接所述第二节点，所述第二电容的第一端连接所述第二节点，所述第二电容的第二端连接所述低电压信号端。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第二节点上拉单元包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第二电容；

所述第六薄膜晶体管的源极连接所述第三时钟信号端，所述第六薄膜晶体管的栅极连接所述第一直流信号端，所述第六薄膜晶体管的漏极连接所述第七薄膜晶体管的栅极，所述第七薄膜晶体管的源极连接所述第一直流信号端，所述第七薄膜晶体管的漏极连接所述第二节点；

所述第八薄膜晶体管的源极连接所述第一时钟信号端，所述第八薄膜晶体管的栅极连接所述第二直流信号端，所述第八薄膜晶体管的漏极连接所述第九薄膜晶体管的栅极，所述第九薄膜晶体管的源极连接所述第二直流信号端，所述第九薄膜晶体管的漏极连接所述第二节点，所述第二电容的第一端连接所述第二节点，所述第二电容的第二端连接所述低电压信号端。

8.根据权利要求1所述的移位寄存器，其特征在于，所述第二节点下拉单元包括第十薄膜晶体管，所述第十薄膜晶体管的源极连接所述第二节点，所述第十薄膜晶体管的栅极连接所述第一节点，所述第十薄膜晶体管的漏极连接所述低电压信号端。

9.根据权利要求1所述的移位寄存器，其特征在于，所述输出单元包括第十一薄膜晶体管，所述第十一薄膜晶体管的源极连接所述第二时钟信号端，所述第十一薄膜晶体管的栅极连接所述第一节点，所述第十一薄膜晶体管的漏极连接所述输出端。

10.根据权利要求1所述的移位寄存器，其特征在于，所述输出端下拉单元包括第十二薄膜晶体管，所述第十二薄膜晶体管的源极连接所述输出端，所述第十二薄膜晶体管的栅极连接所述第二节点，所述第十二薄膜晶体管的漏极连接所述低电压信号端。

11.一种栅极驱动电路，其特征在于，包括相互级联的多个如权利要求1-10任一项所述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的第一信号输入端均连接自身的上一级移位寄存器的输出端，每一级移位寄存器的第二信号输入端均连接自身的下一级移位寄存器的输出端，每一级移位寄存器的输出端连接自身的上一级移位寄存器的第二信号输入端和自身的下一级移位寄存器的第一信号输入端。

12.一种显示装置，其特征在于，包括如权利要求11所述的栅极驱动电路。

13.一种栅极驱动电路的驱动方法，其特征在于，

正向扫描时包括：

第一阶段，第一信号输入端、第一直流信号端和第一时钟信号端输入高电平，第二信号输入端、第二直流信号端、第二时钟信号端和第三时钟信号端输入低电平，双向扫描控制/第一节点预充电单元对第一节点进行预充电，所述第一节点的电平升高，输出单元将所述第二时钟信号端输入的第二时钟信号传输至输出端，所述输出端输出低电平，第二节点下拉单元对第二节点进行放电，所述第二节点的电平降低；

第二阶段，所述第一直流信号端和所述第二时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第二直流信号端、所述第一时钟信号端和所述第三时钟信号端输入低电平，第一节点上拉单元使所述第一节点的电平继续升高，所述输出单元将所述第二时钟信号端输入的第二时钟信号传输至所述输出端，所述输出端输出高电平，所述第二节点下拉单元对所述第二节点进行放电，所述第二节点保持低电平；

第三阶段，所述第一直流信号端和所述第三时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第二直流信号端、所述第一时钟信号端和所述第二时钟信号端输入低电平，第二节点上拉单元将高电压信号端输入的高电压信号传输至所述第二节点，所述第二节点的电平升高，第一节点下拉单元对所述第一节点进行放电，所述第一节点的电平降低，输出端下拉单元对所述输出端进行放电，所述输出端输出低电平；

反向扫描时包括：

第一阶段，所述第二信号输入端、所述第二直流信号端和所述第三时钟信号端输入高电平，所述第一信号输入端、所述第一直流信号端、所述第一时钟信号端和所述第二时钟信号端输入低电平，所述双向扫描控制/第一节点预充电单元对所述第一节点进行预充电，所述第一节点的电平升高，所述输出单元将所述第二时钟信号端输入的第二时钟信号传输至所述输出端，所述输出端输出低电平，所述第二节点下拉单元对所述第二节点进行放电，所述第二节点的电平降低；

第二阶段，所述第二直流信号端和所述第二时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第一直流信号端、所述第一时钟信号端和所述第三时钟信号端输入低电平，所述第一节点上拉单元使所述第一节点的电平继续升高，所述输出单元将所述第二时钟信号端输入的第二时钟信号传输至所述输出端，所述输出端输出高电平，第二节点下拉单元对所述第二节点进行放电，所述第二节点保持低电平；

第三阶段，所述第二直流信号端和所述第一时钟信号端输入高电平，所述第一信号输入端、所述第二信号输入端、所述第一直流信号端、所述第二时钟信号端和所述第三时钟信号端输入低电平，所述第二节点上拉单元将所述高电压信号端输入的高电压信号传输至所述第二节点，所述第二节点的电平升高，所述第一节点下拉单元对所述第一节点进行放电，所述第一节点的电平降低，所述输出端下拉单元对所述输出端进行放电，所述输出端输出低电平。