CN113516949A - 像素控制电路及显示面板 - Google Patents

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CN113516949A CN202110852502.7A CN202110852502A CN113516949A CN 113516949 A CN113516949 A CN 113516949A CN 202110852502 A CN202110852502 A CN 202110852502A CN 113516949 A CN113516949 A CN 113516949A
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Abstract

本申请提供一种像素控制电路及显示面板；该像素控制电路包括输出单元、上拉单元和下拉单元，上拉单元包括第一高压输入端、第一输出端和第一晶体管，第一晶体管电性连接于第一高压输入端和第一输出端之间，第一晶体管为双栅晶体管，第一高压输入端电性连接高压信号线，下拉单元包括第二输出端，第一输出端和第二输出端电性连接输出单元。本申请通过设置第一高压输入端，由高压信号线向第一高压输入端提供恒高压信号，并在第一高压输入端与第一输出端之间设置双栅晶体管，以减小第一高压输入端与第一输出端之间的漏电流，提升了像素控制电路输出的像素控制信号的稳定性。

Description

像素控制电路及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种像素控制电路及显示面板。
背景技术
主动矩阵有机发光二极管(AMOLED)显示面板因其具有高对比度、广色域、低功耗、可折叠等特性，逐渐成为新一代主流显示技术。AMOLED中通过像素电路驱动每个像素单元内的有机发光二极管进行发光。为了降低AMOLED显示面板的功耗，提升显示器件的续航能力，会在像素电路中将低温多晶硅晶体管与氧化物晶体管进行组合使用，即形成低温多晶硅氧化物(LTPO)的晶体管组合电路。像素电路的输出需要通过控制信号进行调整，而控制信号是由像素控制电路提供。目前，像素控制电路会通过一个时钟信号对其输出单元的输出进行控制，但是该时钟信号同时供给多个信号输入端，导致其负载较大，电压上升或下降所需时间增加，进而影响控制信号的输出，最终导致显示异常。
所以，目前的像素控制电路存在像素电路控制信号输出异常的技术问题。
发明内容
本申请提供一种像素控制电路及显示面板，用于缓解目前像素控制电路存在的像素电路控制信号输出异常的技术问题。
本申请提供一种像素控制电路，其包括：
输出单元，所述输出单元包括第一输出控制端、第二输出控制端和控制信号输出端；
上拉单元，所述上拉单元包括第一高压输入端、第一输出端和第一晶体管，所述第一晶体管电性连接于所述第一高压输入端和所述第一输出端之间，所述第一晶体管为双栅晶体管，所述第一高压输入端电性连接高压信号线，所述第一输出端电性连接所述第一输出控制端；
下拉单元，所述下拉单元包括第二输出端，所述第二输出端电性连接所述第二输出控制端。
在本申请的像素控制电路中，所述第一晶体管包括第一栅极和第二栅极，所述第一栅极和所述第二栅极均电性连接所述第二输出端。
在本申请的像素控制电路中，所述第一晶体管的源极电性连接所述第一高压输入端，所述第一晶体管的漏极电性连接所述第一输出端。
在本申请的像素控制电路中，所述下拉单元还包括控制信号输入端、第二高压输入端、第四低压输入端、第六时钟输入端、第七时钟输入端和第八时钟输入端；
所述控制信号输入端电性连接控制信号线；
所述第二高压输入端电性连接所述高压信号线；
所述第四低压输入端电性连接低压信号线；
所述第六时钟输入端电性连接第二时钟信号线；
所述第七时钟输入端和所述第八时钟输入端均电性连接第三时钟信号线。
在本申请的像素控制电路中，所述下拉单元还包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第三电容；
所述第九晶体管的栅极和源极分别电性连接所述第六时钟输入端和所述控制信号输入端；
所述第十晶体管的栅极、源极和漏极分别电性连接所述第四低压输入端、所述第九晶体管的漏极和所述第二输出端；
所述第十一晶体管的源极电性连接所述第二高压输入端；
所述第十二晶体管的栅极、源极和漏极分别电性连接所述第八时钟输入端、所述第十一晶体管的漏极和所述第九晶体管的漏极；
所述第三电容的两极分别电性连接所述第七时钟输入端和所述第二输出端。
在本申请的像素控制电路中，所述输出单元包括第二晶体管，所述第二晶体管的栅极电性连接所述第一输出端，所述第二晶体管的源极电性连接第一时钟输入端，所述第二晶体管的漏极电性连接所述控制信号输出端；
所述第一时钟输入端电性连接第一时钟信号线。
在本申请的像素控制电路中，所述输出单元还包括第三晶体管，所述第三晶体管的栅极电性连接所述第二输出端，所述第三晶体管的源极电性连接第一低压输入端，所述第三晶体管的漏极电性连接所述控制信号输出端；
所述第一低压输入端电性连接低压信号线。
在本申请的像素控制电路中，所述上拉单元还包括第二低压输入端、第三低压输入端、第二时钟输入端、第三时钟输入端、第四时钟输入端和第五时钟输入端；
所述第二低压输入端和所述第三低压输入端均电性连接所述低压信号线；
所述第二时钟输入端和所述第五时钟输入端均电性连接所述第二时钟信号线；
所述第三时钟输入端和所述第四时钟输入端均电性连接所述第三时钟信号线。
在本申请的像素控制电路中，所述上拉单元还包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容；
所述第四晶体管的栅极和源极分别电性连接所述第二时钟输入端和所述第二低压输入端；
所述第五晶体管的栅极和源极分别电性连接所述第三低压输入端和所述第四晶体管的漏极；
所述第六晶体管的栅极和源极分别电性连接所述第五晶体管的漏极和所述第三时钟输入端；
所述第七晶体管的栅极、源极和漏极分别电性连接所述第四时钟输入端、所述第六晶体管的漏极和所述第一输出端；
所述第八晶体管的栅极、源极和漏极分别电性连接所述第九晶体管的漏极、所述第五时钟输入端和所述第四晶体管的漏极；
所述第一电容的两极分别电性连接所述第六晶体管的栅极和漏极；
所述第二电容的两极分别电性连接所述第二晶体管的栅极和源极。
本申请还提供一种显示面板，其包括发光元件、与所述发光元件电性连接的像素电路、以及与所述像素电路电性连接且向所述像素电路提供像素控制信号的像素控制电路；
所述的像素控制电路包括如上所述的像素控制电路。
本申请的有益效果是：本申请提供一种像素控制电路及显示面板，该像素控制电路包括输出单元、上拉单元和下拉单元，输出单元包括第一输出控制端、第二输出控制端和控制信号输出端，上拉单元包括第一高压输入端、第一输出端和第一晶体管，第一晶体管电性连接于第一高压输入端和第一输出端之间，第一晶体管为双栅晶体管，第一高压输入端电性连接高压信号线，第一输出端电性连接第一输出控制端，下拉单元包括第二输出端，第二输出端电性连接第二输出控制端。本申请通过设置第一高压输入端，由高压信号线向第一高压输入端提供恒高压信号，并在第一高压输入端与第一输出端之间设置双栅晶体管，以减小第一高压输入端与第一输出端之间的漏电流，上述设置提高了第一输出端输出信号的稳定性，进而提升了该像素控制电路输出的像素控制信号的稳定性，有利于提高对应的显示面板的显示质量。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1是本申请实施例提供的像素控制电路原理图。
图2是本申请实施例提供的像素控制电路的一种结构图。
图3是本申请实施例提供的像素控制电路的工作时序图。
图4是本申请实施例提供的显示面板的局部结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种像素控制电路及显示面板，所述像素控制电路包括输出单元、上拉单元和下拉单元，输出单元包括第一输出控制端、第二输出控制端和控制信号输出端，上拉单元包括第一高压输入端、第一输出端和第一晶体管，第一晶体管电性连接于第一高压输入端和第一输出端之间，第一晶体管为双栅晶体管，第一高压输入端电性连接高压信号线，第一输出端电性连接第一输出控制端，下拉单元包括第二输出端，第二输出端电性连接第二输出控制端。本申请实施例通过设置第一高压输入端，由高压信号线向第一高压输入端提供恒高压信号，并在第一高压输入端与第一输出端之间设置双栅晶体管，以减小第一高压输入端与第一输出端之间的漏电流，上述设置提高了第一输出端输出信号的稳定性，进而提升了该像素控制电路输出的像素控制信号的稳定性，有利于提高对应的显示面板的显示质量。
下面结合具体实施例对本申请提供的像素控制电路进行说明。
请参阅图1，图1是本申请实施例提供的像素控制电路原理图。所述像素控制电路包括输出单元10、上拉单元20和下拉单元30。所述输出单元10用于输出像素控制信号，所述像素控制信号用于调整与所述像素控制电路电性连接的像素电路的输出功能；所述像素电路与发光元件电性连接，用于控制所述发光元件的发光功能。
具体地，所述输出单元10包括第一输出控制端101、第二输出控制端102、以及控制信号输出端103，所述控制信号输出端103用于输出所述像素控制信号，所述第一输出控制端101和所述第二输出控制端102用于调控所述控制信号输出端103输出的像素控制信号。
进一步地，所述输出单元10还包括第一时钟输入端104和第一低压输入端105。所述第一时钟输入端104电性连接第一时钟信号线，所述第一时钟信号线向所述第一时钟输入端104提供第一时钟信号；所述第一低压输入端105电性连接低压信号线，所述低压信号线向所述第一低压输入端105提供恒低压信号。在所述第一输出控制端101的信号和所述第二输出控制端102的信号的调控下，所述控制信号输出端103选择性的输出所述第一时钟信号或所述恒低压信号。
所述上拉单元20与所述输出单元10电性连接，用于控制所述输出单元10输出高电压信号。具体地，所述上拉单元20包括第一高压输入端201、第一输出端202和第一晶体管T1，所述第一晶体管T1电性连接于所述第一高压输入端201和所述第一输出端202之间，所述第一输出端202与所述第一输出控制端101电性连接，所述第一高压输入端201电性连接高压信号线，所述高压信号线向所述第一高压输入端201提供恒高压信号，所述第一晶体管T1为双栅晶体管。所述第一高压输入端201接收的恒高压信号通过所述第一晶体管T1和所述第一输出端202传输至所述第一输出控制端101，以实现对所述输出单元10输出的像素控制信号的调控。
本实施例通过高压信号线向所述上拉单元20提供恒高压信号，该恒高压信号进一步通过所述第一晶体管T1和所述第一输出端202传输至第一输出控制端101，进而对控制信号的输出进行调控；由于该恒高压信号的电压恒定，不会出现因负载大而导致的电压不稳，并且在第一高压输入端201与第一输出端202之间设置双栅晶体管，以减小第一高压输入端201与第一输出端202之间的漏电流，上述设置提高了第一输出端202输出信号的稳定性，进而提升了该像素控制电路输出的像素控制信号的稳定性。
进一步地，所述上拉单元20还包括第二低压输入端203、第三低压输入端204、第二时钟输入端205、第三时钟输入端206、第四时钟输入端207和第五时钟输入端208。所述第二低压输入端203和所述第三低压输入端204均电性连接所述低压信号线，所述低压信号线向所述第二低压输入端203和所述第三低压输入端204提供恒低压信号。所述第二时钟输入端205和所述第五时钟输入端208电性连接第二时钟信号线，所述第二时钟信号线向所述第二时钟输入端205和所述第五时钟输入端208提供第二时钟信号。所述第三时钟输入端206和所述第四时钟输入端207均电性连接第三时钟信号线，所述第三时钟信号线向所述第三时钟输入端206和所述第四时钟输入端207提供第三时钟信号。
所述下拉单元30与所述输出单元10电性连接，用于控制所述输出单元10输出低电压信号。具体地，所述下拉单元30包括第二输出端301，所述第二输出端301与所述第二输出控制端102电性连接。
所述下拉单元30还包括控制信号输入端302、第二高压输入端303、第四低压输入端304、第六时钟输入端305、第七时钟输入端306和第八时钟输入端307。所述控制信号输入端302电性连接控制信号线，所述控制信号线向所述控制信号输入端302提供输出控制信号。所述第二高压输入端303电性连接所述高压信号线，所述高压信号线向所述第二高压输入端303提供恒高压信号。所述第四低压输入端304电性连接所述低压信号线，所述低压信号线向所述第四低压输入端304提供恒低压信号。所述第六时钟输入端305电性连接所述第二时钟信号线，所述第二时钟信号线向所述第六时钟输入端305提供所述第二时钟信号。所述第七时钟输入端306和所述第八时钟输入端307电性连接所述第三时钟信号线，所述第三时钟信号线向所述第七时钟输入端306和所述第八时钟输入端307提供所述第三时钟信号。
请进一步参阅图2，图2是本申请实施例提供的像素控制电路的一种结构图。
在本实施例中，所述上拉单元20包括所述第一晶体管T1，所述第一晶体管T1为双栅晶体管，所述第一晶体管T1电性连接于所述第一高压输入端201与所述第一输出端202之间。所述第一晶体管T1用于将所述高压信号线向所述第一高压输入端201传输的恒高压信号进一步传输至所述第一输出端202，并由所述第一输出端202将该恒高压信号传输至所述输出单元10的第一输出控制端101。
具体地，所述第一晶体管T1包括第一栅极G1和第二栅极G2，所述第一栅极G1和所述第二栅极G2均电性连接第二节点N2，所述第二节点N2电性连接所述下拉单元30的第二输出端301；所述第一晶体管T1的源极电性连接所述第一高压输入端201；所述第一晶体管T1的漏极电性连接第一节点N1，所述第一节点N1电性连接所述第一输出端202。由于所述第一晶体管T1为双栅晶体管，本实施例可以大大减小所述第一高压输入端201向所述第一节点N1的漏电流，从而提升所述第一节点N1的电压稳定性。
所述输出单元10包括第二晶体管T2，所述第二晶体管T2的栅极与所述第一输出端202电性连接，并与所述第一晶体管T1的漏极及所述第一节点N1电性连接；所述第二晶体管T2的源极电性连接所述第一时钟输入端104，所述第二晶体管T2的漏极电性连接所述控制信号输出端103，所述第一时钟输入端104电性连接所述第一时钟信号线。
所述输出单元10还包括第三晶体管T3，所述第三晶体管T3的栅极电性连接所述第二输出端301，所述第三晶体管T3的源极电性连接第一低压输入端105，所述第三晶体管T3的漏极电性连接所述控制信号输出端103。所述第一低压输入端105电性连接所述低压信号线。
所述上拉单元20还包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一电容C1和第二电容C2。
所述第四晶体管T4的栅极、源极和漏极分别电性连接所述第二时钟输入端205、所述第二低压输入端203和所述第五晶体管T5的源极，所述第二时钟输入端205电性连接所述第二时钟信号线，所述第二低压输入端203电性连接所述低压信号线。
所述第五晶体管T5的栅极、源极和漏极分别电性连接所述第三低压输入端204、所述第四晶体管T4的漏极和所述第六晶体管T6的栅极，所述第三低压输入端204电性连接所述低压信号线。
所述第六晶体管T6的栅极、源极和漏极分别电性连接所述第五晶体管T5的漏极、所述第三时钟输入端206和所述第七晶体管T7的源极，所述第三时钟输入端206电性连接所述第三时钟信号线。
所述第七晶体管T7的栅极、源极和漏极分别电性连接所述第四时钟输入端207、所述第六晶体管T6的漏极和所述第一节点N1，所述第四时钟输入端207电性连接所述第三时钟信号线，所述第一节点N1电性连接所述第一输出端202。
所述第八晶体管T8的源极和漏极分别电性连接所述第五时钟输入端208和所述第四晶体管T4的漏极，所述第五时钟输入端208电性连接所述第二时钟信号线。
所述第一电容C1的两极分别电性连接所述第六晶体管T6的栅极和漏极；所述第二电容C2的两极分别电性连接所述第二晶体管T2的栅极和源极。
进一步地，所述下拉单元30还包括第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第三电容C3。
所述第九晶体管T9的栅极、源极和漏极分别电性连接所述第六时钟输入端305、所述控制信号输入端302和所述第十晶体管T10的源极，所述第六时钟输入端305电性连接所述第二时钟信号线，所述控制信号输入端302电性连接所述控制信号线。
所述第十晶体管T10的栅极、源极和漏极分别电性连接所述第四低压输入端304、所述第九晶体管T9的漏极和第二节点N2，所述第二节点N2电性连接所述第二输出端301，所述第四低压输入端304电性连接所述低压信号线。
所述第十一晶体管T11的栅极、源极和漏极分别电性连接所述第四晶体管T4的漏极、所述第二高压输入端303和所述第十二晶体管T12的源极，所述第二高压输入端303电性连接所述高压信号线。
所述第十二晶体管T12的栅极、源极和漏极分别电性连接所述第八时钟输入端307、所述第十一晶体管T11的漏极和所述第九晶体管T9的漏极，所述第八时钟输入端307电性连接所述第三时钟信号线。
所述第三电容C3的两极分别电性连接所述第七时钟输入端306和所述第二输出端301，所述第七时钟输入端306电性连接所述第三时钟信号线。
可选地，在本实施例中所述第一晶体管T1至所述第十二晶体管T12均选为P型晶体管；在其它一些实施例，所述第一晶体管T1至所述第十二晶体管T12中的至少一部分还可以选取为N型晶体管。
下面结合图1至图3对本申请实施例提供的像素控制电路的工作原理进行说明，图3是本申请实施例提供的像素控制电路的工作时序图。其中，所述第一时钟信号线提供第一时钟信号CK1，所述第二时钟信号线提供第二时钟信号CK2，所述第三时钟信号线提供第三时钟信号CK3，所述控制信号线提供输出控制信号EIN，所述控制信号输出端103输出像素控制信号Eout。
对于t0时间段：由于t0时间段之前的第一高压输入端201的恒高压信号、第三时钟信号CK3、第一时钟信号CK1和第二存储电容C2的综合作用，使得第一节点N1在t0时间段内保持高电平；并且在t0时间段内，出现第九晶体管T9和第十晶体管T10打开，输出控制信号EIN将第二节点N2的电平抬高，并通过第三电容C3维持高电平；在第一节点N1和第二节点N2均为高电平的条件下，第二晶体管T2和第三晶体管T3均关闭，像素控制信号Eout维持低电平。
对于t1时间段：第三时钟信号CK3为低电平，第七晶体管T7打开，并且在第一电容C1的作用下，第六晶体管T6维持打开状态，第一节点N1点的电位被拉低而维持低电平；第十一晶体管T11、第十二晶体管T12和第十晶体管T10打开，第二节点N2维持高电平；在第一节点N1为低电平，第二节点N2为高电平的条件下，第二晶体管T2打开，第三晶体管T3关闭，像素控制信号Eout表现为第一时钟信号CK1的高电平。
对于t2时间段：初始阶段，在第一时钟信号CK1和第二电容C2的作用下，第一节点N1的电位进一步降低，像素控制信号Eout表现为第一时钟信号CK1的低电平；在之后阶段，第九晶体管T9和第十晶体管T10打开，输出控制信号EIN将第二节点N2电位拉低，第一晶体管T1和第三晶体管T3打开，第一节点N1电位抬升，第二晶体管T2关闭，第三晶体管T3打开，像素控制信号Eout表现为第一低压输入端105输入的低电平信号。
综上所述，本申请实施例提供的像素控制电路包括输出单元、上拉单元和下拉单元，输出单元包括第一输出控制端、第二输出控制端和控制信号输出端，上拉单元包括第一高压输入端、第一输出端和第一晶体管，第一晶体管电性连接于第一高压输入端和第一输出端之间，第一晶体管为双栅晶体管，第一高压输入端电性连接高压信号线，第一输出端电性连接第一输出控制端，下拉单元包括第二输出端，第二输出端电性连接第二输出控制端。本申请实施例通过设置第一高压输入端，由高压信号线向第一高压输入端提供恒高压信号，并在第一高压输入端与第一输出端之间设置双栅晶体管，以减小第一高压输入端与第一输出端之间的漏电流，上述设置提高了第一输出端输出信号的稳定性，进而提升了该像素控制电路输出的像素控制信号的稳定性。
本申请实施例还提供一种显示面板，所述显示面板包括发光元件、与所述发光元件电性连接的像素电路、以及与所述像素电路电性连接且向所述像素电路提供像素控制信号的像素控制电路，所述的像素控制电路可以是本申请上述实施例提供的像素控制电路，所述像素电路用于控制所述发光元件的发光功能。
在一种实施例，请参阅图4，图4是本申请实施例提供的显示面板的局部结构示意图。
所述显示面板包括基板401、设置于所述基板401上的缓冲层402、设置于所述缓冲层402上的第一半导体层403、覆盖所述第一半导体层403的第一绝缘层404、设置于所述第一绝缘层404上的第一导电栅极405和第二导电栅极406、覆盖所述第一导电栅极405和所述第二导电栅极406的第二绝缘层407、设置于所述第二绝缘层407上的第一源漏极408和第二半导体层410、对应所述第二半导体层410的两端设置的第二源漏极409、覆盖所述第一源漏电极408和所述第二源漏电极409的平坦层411、设置于所述平坦层411上的钝化层412、以及设置于所述钝化层412上的导电电极413。
所述第一半导体层403包括低温多晶硅氧化半导体，所述第一导电栅极405对应所述第一半导体层403设置，所述第一源漏极408对应设置于所述第一半导体层403的相对两端；所述第一半导体层403、所述第一导电栅极405和所述第一源漏极408构成低温多晶硅型二极管。
所述第二导电栅极406与所述第二半导体层410对应设置，所述第二半导体层410包括氧化铟镓锌等金属氧化物半导体；所述第二半导体层410、所述第二导电栅极406和所述第二源漏极409构成金属氧化物型二极管。
所述像素电路包括一个或多个所述低温多晶硅型二极管、以及一个或多个所述金属氧化物型二极管。
所述导电电极413可以是氧化铟锡电极，所述导电电极413进一步与所述显示面板上的发光元件电性连接。
需要说明的是，虽然本申请以具体实施例揭露如上，但上述实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种像素控制电路，其特征在于，包括：
输出单元，所述输出单元包括第一输出控制端、第二输出控制端和控制信号输出端；
上拉单元，所述上拉单元包括第一高压输入端、第一输出端和第一晶体管，所述第一晶体管电性连接于所述第一高压输入端和所述第一输出端之间，所述第一晶体管为双栅晶体管，所述第一高压输入端电性连接高压信号线，所述第一输出端电性连接所述第一输出控制端；
下拉单元，所述下拉单元包括第二输出端，所述第二输出端电性连接所述第二输出控制端。
2.根据权利要求1所述的像素控制电路，其特征在于，所述第一晶体管包括第一栅极和第二栅极，所述第一栅极和所述第二栅极均电性连接所述第二输出端。
3.根据权利要求2所述的像素控制电路，其特征在于，所述第一晶体管的源极电性连接所述第一高压输入端，所述第一晶体管的漏极电性连接所述第一输出端。
4.根据权利要求3所述的像素控制电路，其特征在于，所述下拉单元还包括控制信号输入端、第二高压输入端、第四低压输入端、第六时钟输入端、第七时钟输入端和第八时钟输入端；
所述控制信号输入端电性连接控制信号线；
所述第二高压输入端电性连接所述高压信号线；
所述第四低压输入端电性连接低压信号线；
所述第六时钟输入端电性连接第二时钟信号线；
所述第七时钟输入端和所述第八时钟输入端均电性连接第三时钟信号线。
5.根据权利要求4所述的像素控制电路，其特征在于，所述下拉单元还包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第三电容；
所述第九晶体管的栅极和源极分别电性连接所述第六时钟输入端和所述控制信号输入端；
所述第十晶体管的栅极、源极和漏极分别电性连接所述第四低压输入端、所述第九晶体管的漏极和所述第二输出端；
所述第十一晶体管的源极电性连接所述第二高压输入端；
所述第十二晶体管的栅极、源极和漏极分别电性连接所述第八时钟输入端、所述第十一晶体管的漏极和所述第九晶体管的漏极；
所述第三电容的两极分别电性连接所述第七时钟输入端和所述第二输出端。
6.根据权利要求5所述的像素控制电路，其特征在于，所述输出单元包括第二晶体管，所述第二晶体管的栅极电性连接所述第一输出端，所述第二晶体管的源极电性连接第一时钟输入端，所述第二晶体管的漏极电性连接所述控制信号输出端；
所述第一时钟输入端电性连接第一时钟信号线。
7.根据权利要求6所述的像素控制电路，其特征在于，所述输出单元还包括第三晶体管，所述第三晶体管的栅极电性连接所述第二输出端，所述第三晶体管的源极电性连接第一低压输入端，所述第三晶体管的漏极电性连接所述控制信号输出端；
所述第一低压输入端电性连接低压信号线。
8.根据权利要求7所述的像素控制电路，其特征在于，所述上拉单元还包括第二低压输入端、第三低压输入端、第二时钟输入端、第三时钟输入端、第四时钟输入端和第五时钟输入端；
所述第二低压输入端和所述第三低压输入端均电性连接所述低压信号线；
所述第二时钟输入端和所述第五时钟输入端均电性连接所述第二时钟信号线；
所述第三时钟输入端和所述第四时钟输入端均电性连接所述第三时钟信号线。
9.根据权利要求8所述的像素控制电路，其特征在于，所述上拉单元还包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容；
所述第四晶体管的栅极和源极分别电性连接所述第二时钟输入端和所述第二低压输入端；
所述第五晶体管的栅极和源极分别电性连接所述第三低压输入端和所述第四晶体管的漏极；
所述第六晶体管的栅极和源极分别电性连接所述第五晶体管的漏极和所述第三时钟输入端；
所述第七晶体管的栅极、源极和漏极分别电性连接所述第四时钟输入端、所述第六晶体管的漏极和所述第一输出端；
所述第八晶体管的栅极、源极和漏极分别电性连接所述第九晶体管的漏极、所述第五时钟输入端和所述第四晶体管的漏极；
所述第一电容的两极分别电性连接所述第六晶体管的栅极和漏极；
所述第二电容的两极分别电性连接所述第二晶体管的栅极和源极。
10.一种显示面板，其特征在于，包括发光元件、与所述发光元件电性连接的像素电路、以及与所述像素电路电性连接且向所述像素电路提供像素控制信号的像素控制电路；
所述的像素控制电路包括权利要求1至9中任一所述的像素控制电路。
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