CN105654905A - 移位寄存器及其驱动方法、驱动电路和显示装置 - Google Patents

移位寄存器及其驱动方法、驱动电路和显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器及其驱动方法、驱动电路和显示装置，所述移位寄存器包括上拉单元、下拉单元以及输出单元，所述上拉单元分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉单元分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，所述输出单元分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接。本发明提供的移位寄存器根据所述第一输入端、所述第二输入端、第一电压端、第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。

Description

移位寄存器及其驱动方法、驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、驱动电路和显示装置。
背景技术
随着有源矩阵有机发光二极体(Active-MatrixOrganicLightEmittingDiode，AMOLED)技术的不断发展，通过控制发光占空比的方式调制有源矩阵有机发光二极体亮度的技术日趋成熟。现有技术将发光控制移位寄存器整合至扫描控制移位寄存器的结构之中，导致时钟信号的数量增加，从而降低了驱动效率，提高了产品成本。
发明内容
为解决上述问题，本发明提供一种移位寄存器及其驱动方法、驱动电路和显示装置，用于解决现有技术将发光控制移位寄存器整合至扫描控制移位寄存器的结构之中，导致时钟信号的数量增加的问题。
为此，本发明提供一种移位寄存器，包括：
上拉单元，分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，用于根据所述第一输入端、所述第一电压端和所述第一信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位；
下拉单元，分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，用于根据所述第二输入端、所述第二电压端、所述第一电压端的输入信号和所述上拉节点的电位控制所述下拉节点的电位；
输出单元，分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接，用于根据所述第一电压端、第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。
可选的，所述输出单元包括：
第一输出模块，分别与第一电压端、输出端以及下拉节点连接，用于根据所述第一电压端的输入信号和所述下拉节点的电位控制所述输出端的输出信号；
第二输出模块，分别与第二信号端、输出端以及上拉节点连接，用于根据所述第二信号端的输入信号和所述上拉节点的电位控制所述输出端的输出信号。
可选的，所述上拉模块包括第一晶体管和第六晶体管；
所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第一极与所述下拉节点连接，所述第一晶体管的第二极与所述第一电压端连接；
所述第六晶体管的栅极与所述第一信号端连接，所述第六晶体管的第一极与所述第一输入端连接，所述第六晶体管的第二极与所述上拉节点连接。
可选的，所述下拉模块包括第二晶体管和第五晶体管；
所述第二晶体管的栅极与所述下拉节点连接，所述第二晶体管的第一极与所述第一电压端连接，所述第二晶体管的第二极与所述上拉节点连接；
所述第五晶体管的栅极与所述第二输入端连接，所述第五晶体管的第一极与所述第二电压端连接，所述第五晶体管的第二极与所述下拉节点连接。
可选的，所述第一输出模块包括第三晶体管和第一电容；
所述第三晶体管的栅极与所述下拉节点连接，所述第三晶体管的第一极与所述第一电压端连接，所述第三晶体管的第二极与所述输出端连接；
所述第一电容并联于所述下拉节点与所述第一电压端之间。
可选的，所述第二输出模块包括第四晶体管和第二电容；
所述第四晶体管的栅极与所述上拉节点连接，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的第二极与所述第二信号端连接；
所述第二电容并联于所述上拉节点与所述输出端之间。
本发明还提供一种移位寄存器的驱动方法，所述移位寄存器包括上述任一所述的移位寄存器，所述第一电压端为高电平，所述第二电压端为低电平，所述驱动方法包括：
第一阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第二阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第三阶段，所述第一输入端的输入信号为低电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为低电平，所述下拉单元控制所述下拉节点为高电平，所述输出单元控制所述输出端输出高电平；
第四阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为低电平，所述下拉单元控制所述下拉节点为高电平，所述输出单元控制所述输出端输出低电平；
第五阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第六阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
可选的，还包括：
第七阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第八阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
可选的，所述第六阶段与所述第七阶段之间包括：
以第一预定次数重复执行所述第五阶段与所述第六阶段的步骤。
可选的，还包括：
以第二预定次数重复执行所述第五阶段、所述第六阶段、所述第七阶段以及所述第八阶段的步骤。
本发明还提供一种驱动电路，包括上述任一所述的移位寄存器。
本发明还提供一种显示装置，包括上述的驱动电路。
本发明具有下述有益效果：
本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置之中，所述移位寄存器包括上拉单元、下拉单元以及输出单元，所述上拉单元分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉单元分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，所述输出单元分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接。本发明提供的移位寄存器为扫描控制移位寄存器，所述扫描控制移位寄存器可以与现有技术之中的发光控制移位寄存器相互结合，从而实现对有机发光二极管的控制。本发明提供的扫描控制移位寄存器与现有技术之中的发光控制移位寄存器共用一组时钟信号，从而将现有技术之中的时钟信号的数量减少一半。因此，本发明提供的移位寄存器根据所述第一输入端、所述第二输入端、所述第一电压端、所述第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
附图说明
图1为本发明实施例一提供的一种移位寄存器的结构示意图；
图2为图1所示移位寄存器的具体结构示意图；
图3为本发明实施例二提供的一种移位寄存器的驱动方法的流程图；
图4为实施例二提供的移位寄存器的工作时序图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置进行详细描述。
实施例一
图1为本发明实施例一提供的一种移位寄存器的结构示意图。如图1所示，所述移位寄存器包括：上拉单元101、下拉单元102和输出单元103。所述上拉单元101分别与第一输入端STVG、第一信号端CLK1、第一电压端VGH、下拉节点PD以及上拉节点PU连接，所述下拉单元102分别与第二输入端NET5、第二电压端VGL、第一电压端VGH、上拉节点PU以及下拉节点PD连接，所述输出单元103分别与第一电压端VGH、第二信号端CLK2、输出端Gate、下拉节点PD以及上拉节点PU连接。
本实施例中，所述上拉单元101根据所述第一输入端STVG、所述第一电压端VGH和所述第一信号端CLK1的输入信号以及所述下拉节点PD的电位控制所述上拉节点PU的电位，所述下拉单元102根据所述第二输入端NET5、所述第一电压端VGH和所述第二电压端VGL的输入信号以及所述上拉节点PU的电位控制所述下拉节点PD的电位，所述输出单元103根据所述第一电压端VGH、所述第二信号端CLK2的输入信号以及所述下拉节点PD和所述上拉节点PU的电位控制所述输出端Gate的输出信号。本实施例提供的移位寄存器为扫描控制移位寄存器，所述扫描控制移位寄存器可以与现有技术之中的发光控制移位寄存器相互结合，从而实现对有机发光二极管(OrganicLight-EmittingDiode，OLED)的控制。本实施例提供的扫描控制移位寄存器与现有技术之中的发光控制移位寄存器共用一组时钟信号，即第一信号端CLK1输入的第一时钟信号以及第二信号端CLK2输入的第二时钟信号，从而将现有技术之中的时钟信号的数量减少一半。因此，本实施例提供的移位寄存器根据所述第一输入端STVG、所述第二输入端NET5、所述第一电压端VGH、所述第二电压端VGL、所述第一信号端CLK1以及所述第二信号端CLK2的输入信号控制所述输出端Gate的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
图2为图1所示移位寄存器的具体结构示意图。如图2所示，所述输出单元103包括第一输出模块201和第二输出模块202。所述第一输出模块201分别与第一电压端VGH、输出端Gate以及下拉节点PD连接，所述第二输出模块202分别与第二信号端CLK2、输出端Gate以及上拉节点PU连接。所述第一输出模块201根据所述第一电压端VGH的输入信号和所述下拉节点PD的电位控制所述输出端Gate的输出信号，所述第二输出模块202根据所述第二信号端CLK2的输入信号和所述上拉节点PU的电位控制所述输出端Gate的输出信号。
参见图2，所述上拉模块101包括第一晶体管和第六晶体管。所述第一晶体管的栅极与所述上拉节点PU连接，所述第一晶体管的第一极与所述下拉节点PD连接，所述第一晶体管的第二极与所述第一电压端VGH连接。所述第六晶体管的栅极与所述第一信号端CLK1连接，所述第六晶体管的第一极与所述第一输入端STVG连接，所述第六晶体管的第二极与所述上拉节点PU连接。
参见图2，所述下拉模块102包括第二晶体管和第五晶体管。所述第二晶体管的栅极与所述下拉节点PD连接，所述第二晶体管的第一极与所述第一电压端VGH连接，所述第二晶体管的第二极与所述上拉节点PU连接。所述第五晶体管的栅极与所述第二输入端NET5连接，所述第五晶体管的第一极与所述第二电压端VGL连接，所述第五晶体管的第二极与所述下拉节点PD连接。
参见图2，所述第一输出模块201包括第三晶体管和第一电容。所述第三晶体管的栅极与所述下拉节点PD连接，所述第三晶体管的第一极与所述第一电压端VGH连接，所述第三晶体管的第二极与所述输出端Gate连接。所述第一电容并联于所述下拉节点PD与所述第一电压端VGH之间。
参见图2，所述第二输出模块202包括第四晶体管和第二电容。所述第四晶体管的栅极与所述上拉节点PU连接，所述第四晶体管的第一极与所述输出端Gate连接，所述第四晶体管的第二极与所述第二信号端CLK2连接。所述第二电容并联于所述上拉节点PU与所述输出端Gate之间。
本实施例提供的移位寄存器包括上拉单元、下拉单元以及输出单元，所述上拉单元分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉单元分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，所述输出单元分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接。本实施例提供的移位寄存器根据所述第一输入端、所述第二输入端、所述第一电压端、所述第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
实施例二
图3为本发明实施例二提供的一种移位寄存器的驱动方法的流程图。如图3所示，所述移位寄存器包括实施例一提供的移位寄存器，具体内容可参照实施例一的描述，此处不再赘述。需要说明的是，本实施例以PMOS为例对移位寄存器的驱动过程进行描述，但是NMOS也属于本发明的保护范围。
本实施例中，所述第一电压端VGH为高电平，所述第二电压端VGL为低电平，所述驱动方法包括：
第一阶段T1，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
本实施例中，第一输入端STVG与第二信号端CLK2为高电平，第二输入端NET5与第一信号端CLK1为低电平。此时，第二输入端NET5和第一信号端CLK1控制第五晶体管M5与第六晶体管M6导通。第五晶体管M5的导通将第二电压端VGL的低电平写入到第一电容C1，第三晶体管M3导通，将第一电压端VGH的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。同时，第二晶体管M2导通，将第一电压端VGH的高电平写入到第二电容C2，保持第四晶体管M4和第一晶体管M1断开。第六晶体管M6的导通将第一输入端STVG的高电平写入到第二电容C2，使得第四晶体管M4和第一晶体管M1处于断开状态。
第二阶段T2，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
本实施例中，第一输入端STVG和第一信号端CLK1处于高电平，第二输入端NET5和第二信号端CLK2处于低电平。此时，第二输入端NET5控制第五晶体管M5导通，持续将第二电压端VGL的低电平写入到第一电容C1，保持第二晶体管M2和第三晶体管M3导通，第三晶体管M3的导通将第一电压端VGH的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。第二晶体管M2的导通将第一电压端VGH的高电平持续写入到第二电容C2，从而保证第一晶体管M1和第四晶体管M4的栅极电位保持高电平，使得第一晶体管M1和第四晶体管M4处于断开状态。
第三阶段T3，所述第一输入端的输入信号为低电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为低电平，所述下拉单元控制所述下拉节点为高电平，所述输出单元控制所述输出端输出高电平。
本实施例中，第一输入端STVG和第一信号端CLK1处于低电平，第二输入端NET5和第二信号端CLK2处于高电平。第一信号端CLK1控制第六晶体管M6导通，将第一输入端STVG的低电平写入到第二电容C2，第一晶体管M1和第四晶体管M4导通。第四晶体管M4的导通将第二信号端CLK2的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。第一晶体管M1的导通将第一电压端VGH的高电平写入到第一电容C1，从而保证第二晶体管M2和第三晶体管M3的断开。此时，第二输入端NET5处于高电平，第五晶体管M5断开，从而避免第二电压端VGL的低电平影响第一电容C1的电位。
第四阶段T4，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为低电平，所述下拉单元控制所述下拉节点为高电平，所述输出单元控制所述输出端输出低电平。
本实施例中，第一输入端STVG、第一信号端CLK1以及第二输入端NET5处于高电平，第二信号端CLK2处于低电平。此时，第二输入端NET5的高电平使得第五晶体管M5断开，第一信号端CLK1的高电平使得第六晶体管M6断开。第二信号端CLK2由高电平变为低电平，由于第四晶体管M4的栅极与第一极的耦合电容作用，使得第四晶体管M4的栅极电位进一步拉低。第四晶体管M4和第一晶体管M1持续导通，第一晶体管M1的导通将第一电压端VGH的高电平写入到第一电容C1，从而保证第二晶体管M2和第三晶体管M3断开。第四晶体管M4的导通将第二信号端CLK2的低电平写入到输出端Gate，使得所述输出端Gate输出低电平。
第五阶段T5，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
本实施例中，第一输入端STVG和第二信号端CLK2处于高电平，第二输入端NET5和第一信号端CLK1处于低电平。第二输入端NET5和第一信号端CLK1控制第五晶体管M5和第六晶体管M6导通，第六晶体管M6的导通将第一输入端STVG的高电平写入到第二电容C2，保证第一晶体管M1和第四晶体管M4断开。第五晶体管M5的导通将第二电压端VGL的低电平写入到第一电容C1，第二晶体管M2和第三晶体管M3导通，第二晶体管M2的导通将第一电压端VGH的高电平写入到第二电容C2，从而保证第一晶体管M1和第四晶体管M4断开。第三晶体管M3的导通将第一电压端VGH的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。
第六阶段T6，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
本实施例中，第一输入端STVG和第一信号端CLK1处于高电平，第二输入端NET5和第二信号端CLK2处于低电平。第二输入端NET5的低电平使得第五晶体管M5导通，将第二电压端VGL的低电平写入到第一电容C1，持续保证第二晶体管M2和第三晶体管M3导通，第二晶体管M2的导通将第一电压端VGH的高电平写入到第二电容C2，从而保证第一晶体管M1和第四晶体管M4的栅极具有稳定的高电平。第三晶体管M3的导通可以保证第一电压端VGH的高电平持续写入到输出端Gate，使得所述输出端Gate输出高电平。
所述第六阶段之后，以第一预定次数重复执行所述第五阶段与所述第六阶段的步骤，直到第二输入端NET5的输入信号由低电平变为高电平。此时，进入第七阶段T7和第八阶段T8，所述移位寄存器的驱动方法还包括：
第七阶段T7，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
本实施例中，第一输入端STVG、第二输入端NET5以及第二信号端CLK2处于高电平，第一信号端CLK1处于低电平。第一信号端CLK1控制第六晶体管M6导通，将第一输入端STVG的高电平写入到第二电容C2，持续保证第一晶体管M1和第四晶体管M4断开。此时，第一电容C1保持上一阶段的低电平，第二晶体管M2和第三晶体管M3持续导通，第二晶体管M2的导通将第一电压端VGH的高电平写入到第二电容C2，从而保持第一晶体管M1和第四晶体管M4断开。第三晶体管M3的导通持续将第一电压端VGH的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。
第八阶段T8，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
本实施例中，第一输入端STVG、第二输入端NET5以及第一信号端CLK1处于高电平，第二信号端CLK2处于低电平。此时，第二电容C2保持高电平，第一晶体管M1和第四晶体管M4断开。第一电容C1保持低电平，第二晶体管M2和第三晶体管M3导通，第三晶体管M3的导通持续将第一电压端VGH的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。
所述第八阶段之后，以第二预定次数重复执行所述第五阶段、所述第六阶段、所述第七阶段以及所述第八阶段的步骤。
本实施例提供的移位寄存器的驱动方法之中，所述移位寄存器包括上拉单元、下拉单元以及输出单元，所述上拉单元分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉单元分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，所述输出单元分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接。本实施例提供的移位寄存器根据所述第一输入端、所述第二输入端、所述第一电压端、所述第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
实施例三
本发明提供一种驱动电路，包括实施例一提供的移位寄存器，具体内容可参照实施例一的描述，此处不再赘述。
本实施例提供的驱动电路之中，所述移位寄存器包括上拉单元、下拉单元以及输出单元，所述上拉单元分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉单元分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，所述输出单元分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接。本实施例提供的移位寄存器根据所述第一输入端、所述第二输入端、所述第一电压端、所述第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
实施例四
本发明提供一种显示装置，包括实施例一提供的驱动电路，具体内容可参照实施例一的描述，此处不再赘述。
本实施例提供的显示装置之中，所述移位寄存器包括上拉单元、下拉单元以及输出单元，所述上拉单元分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉单元分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，所述输出单元分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接。本实施例提供的移位寄存器根据所述第一输入端、所述第二输入端、所述第一电压端、所述第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括：
上拉单元，分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，用于根据所述第一输入端、所述第一电压端和所述第一信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位；
下拉单元，分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，用于根据所述第二输入端、所述第二电压端、所述第一电压端的输入信号和所述上拉节点的电位控制所述下拉节点的电位；
输出单元，分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接，用于根据所述第一电压端、第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输出单元包括：
第一输出模块，分别与第一电压端、输出端以及下拉节点连接，用于根据所述第一电压端的输入信号和所述下拉节点的电位控制所述输出端的输出信号；
第二输出模块，分别与第二信号端、输出端以及上拉节点连接，用于根据所述第二信号端的输入信号和所述上拉节点的电位控制所述输出端的输出信号。
3.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括第一晶体管和第六晶体管；
所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第一极与所述下拉节点连接，所述第一晶体管的第二极与所述第一电压端连接；
所述第六晶体管的栅极与所述第一信号端连接，所述第六晶体管的第一极与所述第一输入端连接，所述第六晶体管的第二极与所述上拉节点连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括第二晶体管和第五晶体管；
所述第二晶体管的栅极与所述下拉节点连接，所述第二晶体管的第一极与所述第一电压端连接，所述第二晶体管的第二极与所述上拉节点连接；
所述第五晶体管的栅极与所述第二输入端连接，所述第五晶体管的第一极与所述第二电压端连接，所述第五晶体管的第二极与所述下拉节点连接。
5.根据权利要求2所述的移位寄存器，其特征在于，所述第一输出模块包括第三晶体管和第一电容；
所述第三晶体管的栅极与所述下拉节点连接，所述第三晶体管的第一极与所述第一电压端连接，所述第三晶体管的第二极与所述输出端连接；
所述第一电容并联于所述下拉节点与所述第一电压端之间。
6.根据权利要求2所述的移位寄存器，其特征在于，所述第二输出模块包括第四晶体管和第二电容；
所述第四晶体管的栅极与所述上拉节点连接，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的第二极与所述第二信号端连接；
所述第二电容并联于所述上拉节点与所述输出端之间。
7.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器包括权利要求1-6任一所述的移位寄存器，所述第一电压端为高电平，所述第二电压端为低电平，所述驱动方法包括：
第一阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第二阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第三阶段，所述第一输入端的输入信号为低电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为低电平，所述下拉单元控制所述下拉节点为高电平，所述输出单元控制所述输出端输出高电平；
第四阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为低电平，所述下拉单元控制所述下拉节点为高电平，所述输出单元控制所述输出端输出低电平；
第五阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第六阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
8.根据权利要求7所述的移位寄存器的驱动方法，其特征在于，还包括：
第七阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平；
第八阶段，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为高电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
9.根据权利要求8所述的移位寄存器的驱动方法，其特征在于，所述第六阶段与所述第七阶段之间包括：
以第一预定次数重复执行所述第五阶段与所述第六阶段的步骤。
10.根据权利要求9所述的移位寄存器的驱动方法，其特征在于，还包括：
以第二预定次数重复执行所述第五阶段、所述第六阶段、所述第七阶段以及所述第八阶段的步骤。
11.一种驱动电路，其特征在于，包括权利要求1-6任一所述的移位寄存器。
12.一种显示装置，其特征在于，包括权利要求11所述的驱动电路。
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