CN101114525A

CN101114525A - 移位寄存器阵列

Info

Publication number: CN101114525A
Application number: CNA2007101480928A
Authority: CN
Inventors: 简志远; 郭育如; 陈婉蓉
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2007-09-10
Filing date: 2007-09-10
Publication date: 2008-01-30
Anticipated expiration: 2027-09-10
Also published as: CN101114525B

Abstract

本发明公开一种移位寄存器阵列，具有多个串接级的移位寄存器。移位寄存器包括：第一晶体管，具有第一栅极、第一端以及第二端，第一栅极以及第一端耦接至第一输入端，而第二端耦接至第一节点；第二晶体管，具有第二栅极、第三端以及第四端，第三端耦接至频率输入端，第二栅极耦接至第一节点，而第四端耦接至输出端；以及上拉单元。上拉单元包括：第三晶体管，耦接于第一节点以及接地端之间，具有第三栅极耦接至第二节点；第一电容，耦接于频率输入端以及第二节点之间；以及第四晶体管，耦接于第二节点以及接地端之间，具有第四栅极耦接至第一节点。

Description

移位寄存器阵列

技术领域

本发明涉及一种移位寄存器(shift register)，特别是涉及一种液晶显示装置的移位寄存器阵列。

背景技术

现今的液晶显示器大多于面板外设置栅极驱动器(gate driver)以及源极驱动器(source driver)，分别用以产生栅极脉波信号(gate pulse signal)以及数据信号(data signal)。然而，使用栅极驱动器的成本较高，为了降低成本，一般是在玻璃基板上制作功能等同于栅极驱动器的移位寄存器阵列，即整合驱动电路。主动矩阵液晶显示器(Active Matrix Liquid CrystalDisplay，AMLCD)通常采用非晶硅薄膜晶体管(thin film transistor，TFT)的工艺技术；因此，在点亮面板之后，移位寄存器会因为应力(stress)的问题而导致面板表现异常。

图1显示传统移位寄存器的电路图。在图1中仅显示单一级的移位寄存器，而多个串接的移位寄存器即可构成移位寄存器阵列，其功能等同于栅极驱动器。如图1所示，移位寄存器100包括晶体管101、晶体管102、上拉(pull-up)单元110、下拉(pull-down)单元120及晶体管106。晶体管101耦接于节点N10，并接收前一串接级的移位寄存器所输出的栅极脉波信号Gate_N-1。晶体管102接收频率信号CK，并根据节点N10的电位而输出移位寄存器100的栅极脉波信号Gate_N。下拉单元120耦接于晶体管102以及接地端VSS之间。上拉单元110耦接于节点N10以及接地端VSS之间，包括三个晶体管103、104、105。晶体管103耦接于节点N10以及接地端VSS之间，其栅极耦接至节点N11。晶体管104耦接于节点N11以及电源VDD之间，其栅极耦接至电源VDD而形成连接成二极管的晶体管。晶体管105耦接于节点N11以及接地端VSS之间，其栅极耦接至节点N10。如此，晶体管105与晶体管104形成一个动态反向器(dynamic inverter)。

此外，晶体管106耦接于节点N10以及接地端VSS之间，其栅极用以接收后一串接级的移位寄存器所输出的栅极脉波信号Gate_N+1。然而，对移位寄存器100而言，无论栅极脉波信号Gate_N-1或是时序信号CK是否有信号输入，晶体管104一直处在导通的情况下，其容易降低元件的寿命而造成损坏。

发明内容

本发明所要解决的技术问题在于提供一种移位寄存器阵列，解决现有技术中元件寿命低容易损坏的问题。

为实现上述目的，本发明提供一种移位寄存器阵列，具有多个串接级的移位寄存器。上述移位寄存器包括：一第一晶体管，具有一第一栅极、一第一端以及一第二端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第二端耦接至一第一节点；一第二晶体管，具有一第二栅极、一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；以及一上拉单元，包括：一第三晶体管，耦接于上述第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点；一第一电容，耦接于上述第一频率输入端以及上述第二节点之间；以及一第四晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点。

另外，本发明提供一种移位寄存器阵列，具有多个串接级的移位寄存器。上述移位寄存器包括：一第一晶体管，具有一第一栅极、一第一端以及一第二端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第二端耦接至一第一节点；一第二晶体管，具有一第二栅极、一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；一第一上拉单元，包括：一第三晶体管，耦接于上述第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点；一第一电容，耦接于上述第一频率输入端以及上述第二节点之间；以及一第四晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点；以及一第五晶体管，耦接于上述输出端以及上述接地端之间，具有一第五栅极耦接至一第二频率输入端。

采用本发明的移位寄存器阵列，元件的寿命高不易造成损坏。

附图说明

图1显示传统移位寄存器的电路图；

图2A根据本发明绘示移位寄存器阵列的实施例；

图2B绘示图2A中移位寄存器阵列的单一级移位寄存器；

图2C根据本发明绘示移位寄存器的时序图；

图3A根据本发明绘示移位寄存器阵列的实施例；

图3B绘示图3A中移位寄存器阵列的单一级移位寄存器；

图3C根据本发明绘示移位寄存器另一实施例的时序图；以及

图3D根据本发明绘示移位寄存器的另一实施例。

其中，附图标记：

100：传统移位寄存器

101-106、201-207、301-310：晶体管

110、210、320、330：上拉单元

120：下拉单元

20、30：移位寄存器阵列

22、24、26、32、34、36、38、200、300：移位寄存器

C1、C2：电容

CK、CLK1、CLK2、CLK3、XCK：频率信号

CK₁、CK₂、CK₃：频率输入端

Gate_N-1、Gate_N、Gate_N+1、Gate_N+2：栅极脉波信号

In₁、In₂：输入端

N10、N11、N20、N21、N30、N30_(N-1)、N31、N32：节点

Out：输出端

VDD：电源

VSS：接地端

具体实施方式

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：

实施例：

图2A为根据本发明绘示移位寄存器阵列的实施例。移位寄存器阵列20由多个串接的移位寄存器所组成，其中各移位寄存器具有相同的电路。单一级的移位寄存器将详细描述于后。如图2A所示，对移位寄存器24而言，其输入端In₁耦接至前一串接级的移位寄存器22的输出端Out以接收栅极脉波信号Gate_N-1，而其输入端In₂耦接至后一串接级的移位寄存器26的输出端Out以接收栅极脉波信号Gate_N+1。此外，移位寄存器24的输出端Out耦接至后一串接级的移位寄存器26的输入端In₁，以传送栅极脉波信号Gate_N给后一串接级的移位寄存器26。另外，移位寄存器24的频率输入端CK₁、CK₂分别耦接于频率信号CK、XCK，而后一串接级的移位寄存器26的频率输入端CK₁、CK₂分别耦接于频率信号XCK、CK，其中频率信号XCK为频率信号CK的反相。

图2B绘示图2A中移位寄存器阵列的单一级移位寄存器。在此实施例中，移位寄存器200以图2A中的移位寄存器24当作例子来说明。移位寄存器200包括晶体管201、202、205、206、207以及上拉单元210。晶体管201耦接于节点N20以及输入端In₁之间，用以接收前一串接级的移位寄存器(例如移位寄存器22)所输出的栅极脉波信号Gate_N-1，其中晶体管201具有一栅极耦接至输入端In₁。晶体管202耦接于频率输入端CK₁以及输出端Out之间，具有一栅极耦接至节点N20。晶体管202接收频率信号CK，并根据节点N20的电位而输出移位寄存器200的栅极脉波信号Gate_N。晶体管205耦接于节点N20以及接地端VSS之间，其栅极耦接至输入端In₂以接收后一串接级的移位寄存器(例如移位寄存器26)所输出的栅极脉波信号Gate_N+1。晶体管206耦接于输出端Out以及接地端VSS之间，其栅极耦接至频率输入端CK₂，用以接收频率信号XCK。

上拉单元210包括晶体管203、电容C1以及晶体管204。晶体管203耦接于节点N20以及接地端VSS之间，具有一栅极耦接至节点N21。电容C1耦接于频率输入端CK₁以及节点N21之间，而晶体管204耦接于节点N21以及接地端VSS之间，其栅极耦接至节点N20。晶体管207耦接于输出端Out以及接地端VSS之间，具有一栅极耦接至上拉单元210的节点N21。此外，在图2B中的晶体管皆以N型薄膜晶体管为例。

图2C根据本发明绘示移位寄存器实施例的时序图。首先，在时间t1，前一串接级的移位寄存器的栅极脉波信号Gate_N-1为高电压位准，并经由输入端In₁传送至晶体管201以导通晶体管201，使得节点N20具有第一电压准位。接着，在时间t2时，频率信号CK从低电压准位切换成高电压准位，并传送至晶体管202的漏极端(即频率输入端CK₁)，使得栅极脉波信号Gate_N也由低电压准位切换成高电压准位。对晶体管202而言，栅极端(即节点N20)为浮接(floating)状态。由于耦合(coupled)的影响，当晶体管202的漏极端的电位随着频率信号CK增加时，节点N20的电位会增加至第二电压准位。接着，在时间t3时，后一串接级的移位寄存器所输出的栅极脉波信号Gate_N+1为高电压准位并传送至输入端In₂，使得晶体管205被导通而将节点N20电性连接至接地端VSS。同时，频率信号XCK从低电压准位切换成高电压准位，并传送至频率输入端CK₂。因此，晶体管206被导通而将输出端Out电性连接至接地端VSS，使得栅极脉波信号Gate_N变为低电压准位。

在本发明实施例中，上拉单元使用电容来取代连接成二极管的晶体管(例如图1中晶体管104)，并使用频率耦合(clock coupling)的效应来达到传统动态反向器的功能，以解决应力的问题。

图3A根据本发明绘示移位寄存器阵列的实施例。移位寄存器阵列30由多个串接的移位寄存器所组成，而单一级的移位寄存器将详细描述于后。如图3A所示，对移位寄存器34而言，其输入端In₁耦接至前一串接级的移位寄存器32的输出端Out以接收栅极脉波信号Gate_N-1，而其输入端In₂耦接至后二串接级的移位寄存器38的输出端Out以接收栅极脉波信号Gate_N+2。此外，移位寄存器34的输出端Out耦接至后一串接级的移位寄存器36的输入端In₁，以传送栅极脉波信号Gate_N给后一串接级的移位寄存器36。另外，后一串接级的移位寄存器36的输出端Out耦接至后二串接级的移位寄存器38的输入端In₁，以传送栅极脉波信号Gate_N+1给第N+2级移位寄存器38。对移位寄存器34而言，频率输入端CK₁、CK₂、CK₃分别耦接于频率信号CLK1、CLK2、CLK3。此外，前一串接级的移位寄存器32的频率输入端CK₁、CK₂、CK₃分别耦接于频率信号CLK3、CLK1、CLK2，而后一串接级的移位寄存器36的频率输入端CK₁、CK₂、CK₃分别耦接于频率信号CLK2、CLK3、CLK1。

图3B绘示图3A中移位寄存器阵列的单一级移位寄存器。在此实施例中，移位寄存器300以图3A中的移位寄存器34当作例子来说明。移位寄存器300包括晶体管301、302、305-308以及上拉单元320、330。晶体管301耦接于节点N30以及输入端In₁之间，用以接收前一串接级的移位寄存器(例如移位寄存器32)所输出的栅极脉波信号Gate_N-1，其中晶体管301具有一栅极耦接至输入端In₁。晶体管302耦接于频率输入端CK₁以及输出端Out之间，具有一栅极耦接至节点N30。晶体管302接收频率信号CLK1，并根据节点N30的电位而输出移位寄存器300的栅极脉波信号Gate_N。晶体管306耦接于节点N30以及接地端VSS之间，其栅极耦接至输入端In₂以接收后二串接级的移位寄存器(例如移位寄存器38)所输出的栅极脉波信号Gate_N+2。晶体管305耦接于输出端Out以及接地端VSS之间，其栅极耦接至频率输入端CK₂，用以接收频率信号CLK2。此外，晶体管308也耦接于输出端Out以及接地端VSS之间，其栅极耦接至频率输入端CK₃，用以接收频率信号CLK3。

另外，上拉单元320包括晶体管303、电容C1以及晶体管304。晶体管303耦接于节点N30以及接地端VSS之间，具有一栅极耦接至节点N31。电容C1耦接于频率输入端CK₁以及节点N31之间，而晶体管304耦接于节点N31以及接地端VSS之间，其栅极耦接至节点N30。晶体管307耦接于输出端Out以及接地端VSS之间，具有一栅极耦接至上拉单元320的节点N31。此外，另一上拉单元330包括晶体管309、电容C2以及晶体管310。晶体管309耦接于节点N30以及接地端VSS之间，具有一栅极耦接至节点N32。电容C2耦接于频率输入端CK3以及节点N32之间，而晶体管310耦接于节点N32以及接地端VSS之间，其栅极耦接至前一串接级的移位寄存器(例如移位寄存器32)的节点N30_(N-1)。在图3B中，全部的晶体管皆以N型薄膜晶体管为例。

图3C根据本发明绘示移位寄存器另一实施例的时序图。首先，在时间t1，前一串接级的移位寄存器的栅极脉波信号Gate_N-1为高电压位准，并经由输入端In₁传送至晶体管301以导通晶体管301，使得节点N30具有第一电压准位。接着，在时间t2时，频率信号CLK1从低电压准位切换成高电压准位，并传送至晶体管302的漏极端(即频率输入端CK₁)，使得栅极脉波信号Gate_N也由低电压准位切换成高电压准位。由于耦合的影响，当晶体管302的漏极端的电位随着频率信号CLK1增加时，晶体管302的栅极端(即节点N30)的电位会增加至第二电压准位。接着，在时间t3时，频率信号CLK1从高电压准位切换回低电压准位。同样地，由于耦合的影响，节点N30的电位会降低至第一电压准位。同时，频率信号CLK2从低电压准位切换成高电压准位，并传送至频率输入端CK₂。因此，晶体管305被导通而将输出端Out电性连接至接地端VSS，使得栅极脉波信号Gate_N变为低电压准位。接着，在时间t4时，后二串接级的移位寄存器(例如：移位寄存器38)所输出的栅极脉波信号Gate_N+2为高电压准位并传送至输入端In₂，使得晶体管306被导通而将节点N30电性连接至接地端VSS。同时，频率信号CLK3从低电压准位切换成高电压准位而将晶体管308导通，使得栅极脉波信号Gate_N维持在低电压准位。

图3D根据本发明绘示移位寄存器的另一实施例。相较于图3B中的移位寄存器300，移位寄存器400仅包括晶体管301、302、305-308以及上拉单元320。如图3D所显示，为了减少电路的布局面积，移位寄存器400可仅使用一组上拉单元320。

在本发明实施例中，增加频率信号的数量可降低每一个晶体管的操作时间，进而增加移位寄存器的可靠度。如图3C所示，频率信号CLK1、CLK2以及CLK3具有相同的频率以及工作周期(duty cycle)。根据本发明的较佳实施例，各频率信号的工作周期大约为33％。频率信号CLK3的相位落后频率信号CLK2且相位差为120°，而频率信号CLK2的相位落后频率信号CLK1且相位差为120°。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的普通技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种移位寄存器阵列，具有多个串接级的移位寄存器，其特征在于，上述移位寄存器包括：

一第一晶体管，具有一第一栅极、一第一端以及一第二端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第二端耦接至一第一节点；

一第二晶体管，具有一第二栅极、一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；以及

一上拉单元，包括：

一第三晶体管，耦接于上述第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点；

一第一电容，耦接于上述第一频率输入端以及上述第二节点之间；以及

一第四晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点。

2.根据权利要求1所述的移位寄存器阵列，其特征在于，上述移位寄存器还包括一第五晶体管，耦接于上述第一节点以及上述接地端之间，具有一第五栅极耦接至一第二输入端。

3.根据权利要求2所述的移位寄存器阵列，其特征在于，上述移位寄存器还包括一第六晶体管，耦接于上述输出端以及上述接地端之间，具有一第六栅极耦接至一第二频率输入端。

4.根据权利要求3所述的移位寄存器阵列，其特征在于，上述移位寄存器还包括一第七晶体管，耦接于上述输出端以及上述接地端之间，具有一第七栅极耦接至上述第二节点。

5.根据权利要求4所述的移位寄存器阵列，其特征在于，上述第一输入端耦接至前一串接级的移位寄存器的输出端，而上述第二输入端耦接至后一串接级的移位寄存器的输出端，以及上述输出端耦接至上述后一串接级的移位寄存器的第一输入端。

6.根据权利要求5所述的移位寄存器阵列，其特征在于，上述第一频率输入端以及上述第二频率输入端分别耦接于一第一频率信号以及一第二频率信号，以及上述第二频率信号为上述第一频率信号的反相。

7.根据权利要求6所述的移位寄存器阵列，其特征在于，上述后一串接级的移位寄存器的第一频率输入端以及第二频率输入端分别耦接于上述第二频率信号以及上述第一频率信号。

8.根据权利要求6所述的移位寄存器阵列，其特征在于，上述晶体管为N型薄膜晶体管。

9.一种移位寄存器阵列，具有多个串接级的移位寄存器，其特征在于，上述移位寄存器包括：

一第二晶体管，具有一第二栅极、一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；

一第一上拉单元，包括：

一第四晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点；以及

一第五晶体管，耦接于上述输出端以及上述接地端之间，具有一第五栅极耦接至一第二频率输入端。

10.根据权利要求9所述的移位寄存器阵列，其特征在于，上述移位寄存器还包括一第六晶体管，耦接于上述第一节点以及上述接地端之间，具有一第六栅极耦接至一第二输入端，上述第一输入端耦接至前一串接级的移位寄存器的输出端，上述第二输入端耦接至后二串接级的移位寄存器的输出端，上述输出端耦接至后一串接级的移位寄存器的第一输入端，以及上述后一串接级的移位寄存器的输出端耦接至上述后二串接级的移位寄存器的第一输入端。

11.根据权利要求10所述的移位寄存器阵列，其特征在于，上述移位寄存器还包括一第七晶体管，耦接于上述输出端以及上述接地端之间，具有一第七栅极耦接至上述第二节点。

12.根据权利要求11所述的移位寄存器阵列，其特征在于，上述移位寄存器还包括一第八晶体管，耦接于上述输出端以及上述接地端之间，具有一第八栅极耦接至一第三频率输入端。

13.根据权利要求12所述的移位寄存器阵列，其特征在于，上述第一频率输入端、上述第二频率输入端以及上述第三频率输入端分别耦接于一第一频率信号、一第二频率信号以及一第三频率信号。

14.根据权利要求13所述的移位寄存器阵列，其特征在于，上述移位寄存器还包括一第二上拉单元，上述第二上拉单元包括：

一第九晶体管，耦接于上述第一节点以及上述接地端之间，具有一第九栅极耦接至一第三节点；

一第二电容，耦接于上述第三频率输入端以及上述第三节点之间；以及

一第十晶体管，耦接于上述第三节点以及上述接地端之间，具有一第十栅极耦接至上述前一串接级的移位寄存器的第一节点。

15.根据权利要求13所述的移位寄存器阵列，其特征在于，上述第一频率信号、上述第二频率信号以及上述第三频率信号具有相同的频率。

16.根据权利要求15所述的移位寄存器阵列，其特征在于，上述第一频率信号、上述第二频率信号以及上述第三频率信号具有相同的工作周期。

17.根据权利要求16所述的移位寄存器阵列，其特征在于，上述第一频率信号的工作周期为1/3。

18.根据权利要求17所述的移位寄存器阵列，其特征在于，上述第三频率信号的相位落后上述第二频率信号且相位差为120°，而上述第二频率信号的相位落后上述第一频率信号且相位差为120°。

19.根据权利要求13所述的移位寄存器阵列，其特征在于，上述前一串接级的移位寄存器的第一频率输入端、第二频率输入端与第三频率输入端分别耦接于上述第三频率信号、上述第一频率信号与上述第二频率信号。

20.根据权利要求13所述的移位寄存器阵列，其特征在于，上述后一串接级的移位寄存器的第一频率输入端、第二频率输入端与第三频率输入端分别耦接于上述第二频率信号、上述第三频率信号与上述第一频率信号。

21.根据权利要求14所述的移位寄存器阵列，其特征在于，上述晶体管为N型薄膜晶体管。