CN111816235A - 随机比特单元 - Google Patents

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Abstract

本发明公开了一种随机比特单元，随机比特单元包括选择晶体管、第一P型晶体管及第二P型晶体管。选择晶体管的第一端耦接于源极线，选择晶体管的第二端耦接于共同节点，而选择晶体管的控制端耦接于字符线。第一P型晶体管具有第一端、第二端及浮接栅极，其第一端耦接于共同节点，而其第二端耦接于第一比特线。第二P型晶体管具有第一端、第二端及浮接栅极，其第一端耦接于共同节点，而其第二端耦接于第二比特线。在注册操作中，第一P型晶体管及第二P型晶体管的其中之一者会被写入，以对应地产生随机比特。

Description

随机比特单元
技术领域
本发明是有关于一种随机比特单元，特别是一种使用P型晶体管的随机比特单元。
背景技术
随着电子装置被应用到越来越多的领域，电子装置之间的信息安全也受到大众的关注。由于反向工程已经能够在芯片或装置上以自动化的方式进行，物理及旁通道攻击也变得越来越强大且能够负担。因此，要防止未授权者存取电子装置中的信息也变得越来越困难。
在现有技术中，物理不可复制函数(physical unclonable function，PUF)电路因为其原生特性，而常被用来产生随机数作为安全密钥以保护系统受到物理攻击。举例来说，由于静态随机存取内存(static random access memory，SRAM)中每个内存单元的锁存器的自然稳态会与其初始电荷状态有关，且其初始电荷的状态是无法预期也无法控制的，因此常被用来实作物理不可复制函数电路。然而，由于静态随机存取内存单元的锁存器所储存的随机比特是挥发性的，因此每当电源重置时就必须重新产生。
发明内容
本发明的一实施例提供一种随机比特单元，随机比特单元包括选择晶体管、第一P型晶体管及第二P型晶体管。
选择晶体管具有第一端、第二端及控制端，选择晶体管的第一端耦接于源极线，选择晶体管的第二端耦接于共同节点，而选择晶体管的控制端耦接于字符线。第一P型晶体管具有第一端、第二端及浮接栅极，第一P型晶体管的第一端耦接于共同节点，第一P型晶体管的第二端耦接于第一比特线。第二P型晶体管具有第一端、第二端及浮接栅极，第二P型晶体管的第一端耦接于共同节点，第二P型晶体管的第二端耦接于第二比特线。
在注册操作中，第一P型晶体管及第二P型晶体管的其中之一者会被写入，以对应地产生随机比特。
本发明的另一实施例提供一种随机比特单元，随机比特单元包括选择晶体管、第一P型晶体管、第二P型晶体管、第一隔离晶体管及第二隔离晶体管。
选择晶体管具有第一端、第二端及控制端，选择晶体管的第一端耦接于源极线，选择晶体管的第二端耦接于共同节点，而选择晶体管的控制端耦接于第一字符线。第一P型晶体管具有第一端、第二端及浮接栅极，第一P型晶体管的第一端耦接于共同节点。第二P型晶体管具有第一端、第二端及浮接栅极，第二P型晶体管的第一端耦接于共同节点。
第一隔离晶体管具有第一端、第二端及控制端，第一隔离晶体管的第一端耦接于第一P型晶体管的第二端，第一隔离晶体管的第二端耦接于第一比特线，而第一隔离晶体管的控制端耦接于第二字符线。第二隔离晶体管具有第一端、第二端及控制端，第二隔离晶体管的第一端耦接于第二P型晶体管的第二端，第二隔离晶体管的第二端耦接于第二比特线，而第二隔离晶体管的控制端耦接于第二字符线。
在注册操作中，第一P型晶体管及第二P型晶体管的其中之一者会被写入，以对应地产生随机比特。
附图说明
图1是本发明一实施例的随机比特单元的示意图。
图2是本发明另一实施例的随机比特单元的示意图。
图3是图2的随机比特单元在注册操作时接收的电压时序图。
图4是本发明图2的随机比特单元的电路布局图。
图5是图2的随机比特单元在重置操作中所接收的电压示意图。
图6是本发明另一实施例的随机比特单元的示意图。
图7是图2的随机比特单元在读取操作中所接收的电压示意图。
图8是本发明另一实施例的随机比特单元的示意图。
图9是图8的随机比特单元在读取操作中接收的电压示意图。
图10是本发明另一实施例的随机比特单元的示意图。
其中，附图标记说明如下：
100、200、300、400、500:随机比特单元
110、450A、450B、510:选择晶体管
120A、120B、460、460B、520A、520B:P型晶体管
SL:源极线
WL、WL1、WL2:字符线
BL1、BL2、BL3、BL4:比特线
NW:N型井
CN:共同节点
FGA、FGB:浮接栅极
230A、230B、530A、530B:控制组件
VPP1:第一写入电压
VPP2:第二写入电压
VPP3:第三写入电压
VP1:第一预写入电压
VP2:第二预写入电压
VP3:第三预写入电压
V0:参考电压
P0:预写入程序
P1:写入程序
EP0、EP1:再写入程序
EP2:清除程序
VEE1:清除电压
AA1、AA2:主动区
A1、A2、AG1、AG2:耦合区
PLA、PLB:多晶硅层
ML1:金属层
DF1、DF2:扩散区
340A、340B、540A、540B:清除组件
IR:读取电流
550A、550B:隔离晶体管
具体实施方式
图1是本发明一实施例的随机比特单元100的示意图。随机比特单元100包括选择晶体管110及P型晶体管120A及120B。
选择晶体管110具有第一端、第二端及控制端，选择晶体管110的第一端可耦接于源极线SL，选择晶体管110的第二端可耦接于共同节点CN，而选择晶体管110的控制端可耦接于字符线WL。在图1中，选择晶体管110可以是P型晶体管。在此情况下，选择晶体管110的基体端可以是N型井NW，且在有些实施例中，N型井NW可以例如但不限于耦接至源极线SL。然而，在有些其他实施例中，选择晶体管110也可以根据系统的需求而以N型晶体管来实作。
P型晶体管120A具有第一端、第二端及浮接栅极FGA，P型晶体管120A的第一端可耦接至共同节点CN，而P型晶体管120A的第二端可耦接至比特线BL1。此外，P型晶体管120B具有第一端、第二端及浮接栅极FGB，P型晶体管120B的第一端可耦接至共同节点CN，而P型晶体管120B的第二端可耦接至比特线BL2。
随机比特单元100可透过注册操作来产生随机比特。在有些实施例中，由于在制程中P型晶体管120A及120B会产生无法控制的差异，因此在注册操作中P型晶体管120A及120B的其中一者会被写入。此外，一旦P型晶体管120A及120B的其中一者被写入，则被写入的P型晶体管将会避免另一个P型晶体管被写入。也就是说，在注册操作之后，P型晶体管120A及120B中只会有一个被写入。在此情况下，P型晶体管120A及120B的写入状态就可以用来表示随机比特的数值。举例来说，若P型晶体管120A被写入而P型晶体管120B未被写入，则可表示随机比特的值为1。然而，若P型晶体管120B被写入而P型晶体管120A未被写入，则可表示随机比特的值为0。
在有些实施例中，透过引发信道热电子(channel hot electron，CHE)注入就可以对P型晶体管120A及120B写入。举例来说，在注册操作中，源极线SL可以在写入电压，而字符线WL及比特线BL1及BL2可以在参考电压。此外，P型晶体管120A及120B的浮接栅极FGA及FGB可以被耦合至写入电压。在有些实施例中，写入电压可以大于参考电压。举例来说，写入电压可以是8V，而参考电压可以是0V。
在此情况下，选择晶体管110会被导通。然而，若P型晶体管120A及120B在先前并未被写入，则P型晶体管120A及120B会具有相当大的电阻值。因此，共同节点CN的电压会被抬升至接近写入电压。在此情况下，由于P型晶体管120A及120B在制程中所产生的差异，导致P型晶体管120A及120B中的一者会比较容易引发信道热电子注入而因此先被写入。一旦P型晶体管120A及120B的其中一者被写入后，也就是说，当有可观的电子注入到P型晶体管120A及120B其中之一者的浮接栅极中时，被写入的P型晶体管的电阻值会很快降低，而可能会与选择晶体管110的导通电阻相当接近。如此一来，共同节点CN的电压就会降低，进而避免另一个P型晶体管被写入。
由于在随机比特单元100中的选择晶体管110与P型晶体管120A及120B可以利用一般制造内存单元的制程来制造，因此随机比特单元100的实作相当弹性，甚至可以嵌入在内存装置中。
图2是本发明另一实施例的随机比特单元200的示意图。随机比特单元100及200具有相似的结构，并且可根据相似的原理操作。然而，随机比特单元200可进一步包括控制组件230A及230B。控制组件230A具有第一端及第二端，控制组件230A的第一端可耦接至控制线CL，而控制组件230A的第二端可耦接至P型晶体管120A的浮接栅极FGA。此外，控制组件230B具有第一端及第二端，控制组件230B的第一端可耦接至控制线CL，而控制组件230B的第二端可耦接至P型晶体管120B的浮接栅极FGB。
在有些实施例中，控制组件230A及230B可以是电容性组件，并且可以用来控制P型晶体管120A及120B的电压。图3是随机比特单元200在注册操作时接收的电压时序图。
在图3中，在注册操作的写入程序P1中，控制线CL可以在第一写入电压VPP1，而源极线SL可在一段时间内处在第二写入电压VPP2。举例来说，在图3中，源极线SL可以在控制线CL被设定至第一写入电压VPP1之后才变为第二写入电压VPP2，并且可以在控制线CL仍保持在第一写入电压VPP1时，再度回复原本的电位。在有些实施例中，第一写入电压VPP1及第二写入电压VPP2可以是足以引发热电子注入的高电压。此外，在有些实施例中，第一写入电压VPP1及第二写入电压VPP2可以例如但不限于是相近或相同的电压。
再者，字符线WL与比特线BL1及BL2可以在参考电压V0。在此情况下，在写入程序P1中，P型晶体管120A及120B的浮接栅极FGA及FGB将会透过控制组件230A及230B而被耦合至第一写入电压VPP1，使得P型晶体管120A及120B的其中一者将引发信道热电子注入。
在有些实施例中，在写入程序P1中，由于随机比特单元200会接收到相当高的电压，因此P型晶体管120A及120B可能会同时引发信道热电子注入而被写入，导致无法根据P型晶体管120A及120B的写入状态来判别随机比特的数值。为避免此问题，在图3的注册操作中，可以在写入程序P1之前执行预写入程序P0。
在预写入程序P0中，控制线CL可以在第一预写入电压VP1，字符线WL可以在第二预写入电压VP2，而比特线BL1及BL2可以在参考电压V0。此外，源极线SL及N型井NW可以在预写入程序P0的一段时间内被设定至第三预写入电压VP3。举例来说，在图3中，源极线SL可以在控制线CL被设定至第一预写入电压VP1之后被调整至第三预写入电压VP3，并在控制线CL仍维持在第一预写入电压VP1时回复原本的电位。
在有些实施例中，第一写入电压VPP1可大于第一预写入电压VP1，第一预写入电压VP1可大于第二预写入电压VP2，而第二预写入电压VP2可大于参考电压V0。再者，第三预写入电压VP3及第一预写入电压VP1可以例如但不限于是相近或相同的电压。举例来说，第一写入电压VPP1及第二写入电压VPP2可以是8V，第一预写入电压VP1及第三预写入电压VP3可以是7V，而第二预写入电压VP2可以是6V。
由于随机比特单元200在预写入程序P0中所接收到的电压会比在写入程序P1中所接收到的电压小，因此引发信道热电子注入的速度也较为缓和，进而减少P型晶体管120A及120B在高电压的条件下被同时写入情况。在有些实施例中，在注册操作中，预写入程序P0的长度可以小于写入程序P1的长度。
在有些实施例中，预写入程序P0可以造成P型晶体管120A及120B中的一者引发信道热电子注入，而在写入程序P1中，则能够进一步对被写入的P型晶体管进行写入，使得P型晶体管120A及120B的写入状态能够明显地被区分开来。
在有些实施例中，预写入程序P0可以根据系统的需求而以不同的电压来执行。再者，在有些实施例中，在条件允许的情况下，预写入程序P0也可以被省略，而注册操作可以单由写入程序P1来执行。此外，在有些实施例中，写入程序P1可以渐进的方式执行。在此情况下，在写入程序P1中，源极线SL及N型井NW可以在第二写入电压VPP2，而字符线WL可以在参考电压V0。此外，控制线CL可以在源极线SL被设定至第二写入电压VPP2之后才被设定至第一写入电压VPP1。也就是说，写入程序P1在刚开始时可以在比较缓和的条件下引发信道热电子注入。在有些实施例中，在写入程序P1中，当控制线CL变为第一写入电压VPP1的一段时间后，源极线SL及N型井NW可以变为参考电压V0。
图4是本发明一实施例的随机比特单元200的电路布局图。在图4中，P型晶体管120A的浮接栅极及控制组件230A的第二端可以透过相同的多晶硅层PLA相耦接，而P型晶体管120B的浮接栅极及控制组件230B的第二端可以透过相同的多晶硅层PLB相耦接。此外，随机比特单元200还可包括设置在P型晶体管120A及120B上方的金属层ML。金属层ML可以是浮接或用来传送系统中的电压。在此情况下，由于金属层ML可以遮挡P型晶体管120A及120B的浮接栅极，因此可以阻挡紫外光以保护P型晶体管120A及120B受到外部侵扰。
在有些实施例中，为了能够确保随机比特的随机性，随机比特单元200的结构必须保持对称。因此在图4中，选择晶体管110可以由并联的两个晶体管来实作。也就是说，这两个晶体管可以与P型晶体管120A及120B共享相同的扩散区DF1及DF2，且扩散区DF1及DF2可通过金属层耦接至共同节点CN。如此一来，就可以减少可能影响随机比特单元200的对称性的不可控制因素。然而，在有些实施例中，选择晶体管110也可以根据系统的需求而以单一扩散层来实作。
此外，在图4中，控制组件230A的耦合区A1可以定义为主动区AA1中被多晶硅层PLA所覆盖的区域。相似地，控制组件230B的耦合区A2可以定义为主动区AA2中被多晶硅层PLB所覆盖的区域。
在有些实施例中，若控制组件230A及230B的耦合区A1及A2甚大于P型晶体管120A及120B的浮接栅极的耦合区AG1及AG2，则P型晶体管120A及120B的浮接栅极的电压将会由控制组件230A及230B主导，并可通过控制线CL来控制。举例来说，在有些实施例中，为了取得较强的耦合效果，耦合区A1可以是P型晶体管120A的浮接栅极的耦合区AG1的四倍。
然而，在有些实施例中，控制组件230A及230B的耦合区A1及A2也可能会设计得比较小。举例来说，在图4中，控制组件230A及230B的耦合区A1及A2可以与P型晶体管120A及120B的浮接栅极的耦合区AG1及AG2具有实质上相等的面积。在此情况下，虽然耦合的效果会减弱，然而控制组件230A及230B也将可用来清除P型晶体管120A及120B。在有些实施例中，在发现外部威胁时，透过对P型晶体管120A及120B进行清除操作就可以将随机比特单元200所产生的随机比特重置，进而提升系统的安全性。
图5是随机比特单元200在重置操作中所接收的电压示意图。在图5中，在重置操作的清除程序EP2中，源极线SL、N型井NW、字符线WL、比特线BL1及BL2可以在参考电压V0，而参考线CL可以在清除电压VEE1。在有些实施例中，清除电压VEE1可大于参考电压V0。举例来说，清除电压VEE1可以是12V。
在清除程序EP2中，若P型晶体管120A在先前已被写入，则储存在P型晶体管120A的浮接栅极中的电子将会因为控制线CL上所施加的清除电压VEE1而通过控制组件230A被吸引释放出来。因此，P型晶体管120A就可被清除。
然而，在有些实施例中，清除程序也可能会改变未被写入的P型晶体管120B的状态。在此情况下，P型晶体管120A及120B在重置操作后，仍然会处在不同的状态中，使得随机比特单元200的随机性受到影响。
为解决此一问题，在图5中，在清除程序EP2之前，重置操作还可包括再写入程序EP0及EP1。在再写入程序EP0中，控制线CL可以在第三写入电压VPP3，源极线SL及N型井NW可以在第二写入电压VPP2或更高的电压，而字符线WL可以在参考电压V0。此外，比特线BL1可以在参考电压V0，而比特线BL2可为浮接状态。
在有些实施例中，执行再写入程序EP0及EP1的目的是在清除程序EP2之前，先将P型晶体管120A及120B调整至相近的状态，例如，调整至具有相近的导通电流(亦即，在其浮接栅极中储存相近数量的载子)。在此情况下，第二写入电压VPP2可以设定成比第三写入电压VPP3高，例如第三写入电压VPP3可以是第二写入电压VPP2的一半，例如第二电压VPP2可以是8V，而第三电压VPP3可以视4V。如此一来，选择晶体管110将会被彻底导通，营造出适合写入的条件，使得P型晶体管120A能够在再写入程序EP0中被写入。
在再写入程序EP1中，控制线CL可以在第三写入电压VPP3，源极线SL及N型井NW可以在第二写入电压VPP2，而字符线WL可以在参考电压V0。此外，比特线BL2可以在参考电压V0，而比特线BL1可为浮接状态。如此一来，P型晶体管120B就能够在再写入程序EP1中被写入。
因此，在再写入程序EP0及EP1之后，P型晶体管120A及120B都会被写入，而可以在清除程序EP2中一同被清除。如此一来，在重置操作之后，P型晶体管120A及120B的状态就会十分接近，进而可以确保随机比特单元200产生随机比特时的随机性。
表1是随机比特单元200在重置操作的再写入程序EP0、EP1及清除程序EP2中所接收到的电压。
SL/NW CL WL BL1 BL2
EP0 VPP2 VPP3 V0 V0 Floating
EP1 VPP2 VPP3 V0 Floating V0
EP2 V0 VEE1 V0 V0 V0
在有些实施例中，再写入程序EP0可以用来对尚未被写入的P型晶体管进行写入，而将再写入程序EP1省略。也就是说，在再写入程序EP0中，如果P型晶体管120A是被判断为尚未被写入，而P型晶体管120B被判定为已被写入，则控制线CL可以在第三写入电压VPP3，源极线SL及N型井NW可以在第二写入电压VPP2，字符线WL及比特线BL1可以在参考电压V0，而比特线BL2可为浮接状态。在此情况下，信道热电子注入将在P型晶体管120A上引发，使得原先未被写入的P型晶体管120A被写入。
然而，若P型晶体管120B被判断为尚未被写入，而P型晶体管120A被判定为已被写入，则清除程序EP0将会被用来对未被写入的P型晶体管120B进行写入。如此一来，P型晶体管120A及120B将会在清除程序EP2之前具有相似的状态，并在清除程序EP2中被一并清除。
在有些实施例中，如果将控制组件230A及230B的耦合区A1及A2设计得更小，则可提升控制组件230A及230B的清除效果，然而此举也将抑制写入的效果。也就是说，控制组件230A及230B的耦合区A1及A2的面积大小可以根据系统的需求来设计。
虽然随机比特单元200可以利用控制组件230A及230B来对P型晶体管120A及120B进行清除，然而在有些实施例中，随机比特单元200也可以利用清除组件来清除P型晶体管。
图6是本发明另一实施例的随机比特单元300的示意图。随机比特单元200及300具有相似的结构，并且可以根据相似的原理操作。然而，随机比特单元300还可包括清除组件340A及340B。
清除组件340A具有第一端及第二端，清除组件340A的第一端可耦接于清除线EL，而清除组件340A的第二端可耦接于P型晶体管120A的浮接栅极。清除组件340B具有第一端及第二端，清除组件340B的第一端可耦接于清除线EL，而清除组件340B的第二端可耦接于P型晶体管120B的浮接栅极。
在有些实施例中，清除组件340A及340B的耦合区面积可以小于P型晶体管120A及120B的浮接栅极的耦合区面积。举例来说，P型晶体管120A的浮接栅极的耦合区面积可以是清除组件340A的耦合区面积的九倍。在此情况下，控制组件230A及230B的耦合面积可以设计成甚大于P型晶体管120A及120B的浮接栅极的耦合区面积，使得控制组件230A及230B能够主导P型晶体管120A及120B的浮接栅极的电压。此外，由于清除组件340A及340B的耦合区面积较小，因此清除组件340A及340B并不会主导P型晶体管120A及120B的浮接栅极的电压，然而也因此较适合用来吸引P型晶体管120A及120B的浮接栅极中的电子以执行清除操作。
也就是说，随机比特单元300可以利用控制组件230A及230B来执行注册操作，使得P型晶体管120A及120B中的其中一者被写入，也可以利用清除组件340A及340B来执行重置操作以使P型晶体管120A及/或120B被清除。利用各别设计的清除组件230A及230B以及清除组件340A及340B，就可以更有效率地执行注册操作及重置操作。
在有些实施例中，如同图5所示，在重置操作的清除程序EP1中，源极线SL、字符线WL及比特线BL1及BL2可以处在参考电压V0。然而，在利用清除组件340A及340来执行清除工作时，控制线CL可以在参考电压V0，而清除线EL则可以在清除电压VEE1。在此情况下，P型晶体管120A及120B的浮接栅极中所储存的电子就会经由清除组件340A及340B的吸引而被释放。
再者，在有些实施例中，清除组件340A及340B也可以用来协助控制组件230A及230B来对P型晶体管120A及120B进行写入。举例来说，在图3的注册操作的写入程序P1中，控制线CL及清除线EL都可以处在第一写入电压VPP1。
图7是随机比特单元200在读取操作中所接收的电压示意图。在图7的读取操作中，源极线SL可以在操作电压VDD，而字符线WL可以在参考电压V0。此外，比特线BL1及BL2可以被预充电至读取电压VR。在有些实施例中，操作电压VDD可大于读取电压VR。举例来说，操作电压VDD可以是2V而读取电压VR可以是0.4V。
在此情况下，若P型晶体管120A已被写入，则自源极线SL至比特线BL1上将产生读取电流IR。然而，若P型晶体管120A未被写入，则将不会感测到读取电流或只会感测到不明显的读取电流。在有些实施例的读取操作中，比特线BL1及BL2在完成预充电之后，将会被耦接至感测放大器以感测读取电流。透过感测比特线BL1及/或BL2上的电流，就能够读取随机比特单元200所储存的随机比特。在有些实施例中，可利用差动的方式来感测比特线BL1及BL2上的电流。然而，由于在注册操作之后，P型晶体管120A及120B中应只有其中一者会被写入，因此P型晶体管120A及120B应具有相异的写入状态。因此，在有些实施例中，感测放大器可以仅感测比特线BL1的电流或比特线BL2的电流，而同样可以判读出随机比特的数值。
在有些实施例中，当系统需要产生多个随机比特时，便会建立随机比特阵列。在此情况下，将会有多个随机比特单元200耦接到相同的比特线BL1及BL2。然而，由于随机比特单元200中的P型晶体管120A及120B会耦接至相同的共同节点CN，因此比特线BL1可能会经由P型晶体管120A及120B以及比特线BL1及BL2上其他随机比特单元200的共同节点而耦接至比特线BL2。如此一来，将可能导致判断写入状态的读取电流的安全边界(margin)缩小，并使读取操作需要花费更长的时间。
为解决此一问题，随机比特单元还可包括更多的晶体管来控制读取操作。图8是本发明另一实施例的随机比特单元400的示意图。
随机比特单元200及400可具有相似的结构，并可根据相似的原理操作。然而，随机比特单元400还可包括选择晶体管450A及450B及P型晶体管460A及460B。
选择晶体管450A具有第一端、第二端及控制端，选择晶体管450A的第一端可耦接至源极线SL，而选择晶体管450A的控制端可耦接至字符线WL。P型晶体管460A具有第一端、第二端及浮接栅极，P型晶体管460A的第一端可耦接至选择晶体管450A的第二端，P型晶体管460A的第二端可耦接至比特线BL3，而P型晶体管460A的浮接栅极可耦接至P型晶体管120A的浮接栅极。
选择晶体管450B具有第一端、第二端及控制端，选择晶体管450B的第一端可耦接至源极线SL，而选择晶体管450B的控制端可耦接至字符线WL。P型晶体管460B具有第一端、第二端及浮接栅极，P型晶体管460B的第一端可耦接至选择晶体管450B的第二端，P型晶体管460B的第二端可耦接至比特线BL4，而P型晶体管460B的浮接栅极可耦接至P型晶体管120B的浮接栅极。
在有些实施例中，随机比特单元200在注册操作及重置操作中所接收到的电压也可以应用在随机比特单元400来执行对应的操作。然而，随机比特单元400还可利用选择晶体管450A及450B及P型晶体管460A及460B来执行读取操作。
图9是随机比特单元400在读取操作中接收的电压示意图。在图9的读取操作中，源极线SL可以在操作电压VDD，而字符线WL可以在参考电压V0。此外，P型晶体管120A、120B、460A及460B的浮接栅极保持浮接。再者，比特线BL3及BL4可先预充电至读取电压VR，而在预充电完成后，便可将感测放大器耦接至比特线BL3及BL4以感测读取电流。由于P型晶体管460A及460B并未直接耦接至共同节点CN，因此比特线BL3及BL4不会经由其他的随机比特单元而互相耦接。如此一来，就可以保持判断写入状态的读取电流的安全边界，进而缩短读取操作所需的时间。
图10是本发明另一实施例的随机比特单元500的示意图。随机比特单元500包括选择晶体管510、P型晶体管520A、520B及隔离晶体管550A及550B。选择晶体管510具有第一端、第二端及控制端，选择晶体管510的第一端可耦接至源极线SL，选择晶体管510的第二端可耦接至共同节点CN，而选择晶体管510的控制端可耦接至字符线WL1。P型晶体管520A具有第一端、第二端及浮接栅极，P型晶体管520A的第一端可耦接至共同节点CN。P型晶体管520B具有第一端、第二端及浮接栅极，P型晶体管520B的第一端可耦接至共同节点CN。隔离晶体管550A具有第一端、第二端及控制端，隔离晶体管550A的第一端可耦接至P型晶体管520A的第二端，隔离晶体管550A的第二端可耦接至比特线BL1，而隔离晶体管550A的控制端可耦接至字符线WL2。隔离晶体管550B具有第一端、第二端及控制端，隔离晶体管550B的第一端可耦接至P型晶体管520B的第二端，隔离晶体管550B的第二端可耦接至比特线BL2，而隔离晶体管550B的控制端可耦接至字符线WL2。在图10中，选择晶体管510及隔离晶体管550A及550B可以是P型晶体管。然而，在有些其他实施例中，选择晶体管510及隔离晶体管550A及550B也可以是N型晶体管。
此外，在图10中，随机比特单元500可进一步包括控制组件530A及530B及清除组件540A及540B。控制组件530A具有第一端及第二端，控制组件530A的第一端可耦接至控制线CL，而控制组件530A的第二端可耦接至P型晶体管520A的浮接栅极。控制组件530B具有第一端及第二端，控制组件530B的第一端可耦接至控制线CL，而控制组件530B的第二端可耦接至P型晶体管520B的浮接栅极。
清除组件540A具有第一端及第二端，清除组件540A的第一端可耦接至控制线EL，而清除组件540A的第二端可耦接至P型晶体管520A的浮接栅极。清除组件540B具有第一端及第二端，清除组件540B的第一端可耦接至控制线EL，而清除组件540B的第二端可耦接至P型晶体管520B的浮接栅极。
在有些实施例中，随机比特单元300在执行注册操作及重置操作时所使用的电压也可以应用于随机比特单元500以执行对应的操作，同时在注册操作及重置操作中隔离晶体管550A及550B则可保持导通。
此外，在读取操作中，源极线SL可以在操作电压VDD，而字符线WL1及WL2可以在参考电压V0。比特线BL1及BL2则可在预充电之后耦接至感测放大器以感测读取电流。然而，当随机比特单元500并未被选取执行读取操作时，字符线WL2可以处在操作电压VDD。也就是说，当随机比特单元500未被选取时，隔离晶体管550A及550B可被截止(turned-off)，以避免未被选取的随机比特单元的P型晶体管520A及520B上所产生的电流流入比特线BL1及BL2。如此一来，也可以有助于维持判读写入状态的读取电流的安全边界。
综上所述，本发明的实施例所提供的随机比特单元可以利用由一般制程制造的P型晶体管来产生随机比特。因此，随机比特单元的实作可以更加弹性，也可以嵌入至内存装置中。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (24)

1.一种随机比特单元，其特征在于，包括：
选择晶体管，包括耦接于源极线的第一端，耦接于共同节点的第二端，
及耦接于字符线的控制端；第一P型晶体管，具有耦接于所述共同节点的第一端，耦接于第一比特线的第二端，及浮接栅极；及
第二P型晶体管，具有耦接于所述共同节点的第一端，耦接于第二比特线的第二端，及浮接栅极；
其中在注册操作中，所述第一P型晶体管及所述第二P型晶体管的其中之一者会被写入，以对应地产生随机比特。
2.如权利要求1所述的随机比特单元，其特征在于，另包括：
第一控制组件，具有耦接于控制线的第一端，及耦接于所述第一P型晶体管的所述浮接栅极的第二端；及
第二控制组件，具有耦接于所述控制线的第一端，及耦接于所述第二P型晶体管的所述浮接栅极的第二端。
3.如权利要求2所述的随机比特单元，其特征在于在所述注册操作的写入程序中：
所述控制线是在第一写入电压；
所述源极线是在第二写入电压；及
所述第一比特线及所述第二位源线是在参考电压；
其中所述第一写入电压及所述第二写入电压皆大于所述参考电压。
4.如权利要求3所述的随机比特单元，其特征在于在所述注册操作的所述写入程序中：
所述控制线是在所述源极线被设定至所述第二写入电压之后才被设定至所述第一写入电压。
5.如权利要求3所述的随机比特单元，其特征在于在所述注册操作中，在所述写入程序之前的预写入程序中：
所述控制线是在第一预写入电压；
所述字符线是在第二预写入电压；
所述源极线是在第三预写入电压；及
所述第一比特线及所述第二比特线是在所述参考电压；
其中：
所述第一写入电压大于所述第一预写入电压、所述第二预写入电压及所述第三预写入电压；及
所述第一预写入电压、所述第二预写入电压及所述第三预写入电压皆大于所述参考电压。
6.如权利要求5所述的随机比特单元，其特征在于所述注册操作的所述预写入程序较所述注册操作的所述写入程序短。
7.如权利要求2所述的随机比特单元，其特征在于在重置操作中的清除程序：
所述源极线、所述字符线、所述第一比特线及所述第二比特线是在参考电压；及
所述控制线是在清除电压；
其中：
所述清除电压大于所述参考电压。
8.如权利要求7所述的随机比特单元，其特征在于在所述重置操作中，在所述清除程序之前的重写入程序中：
当所述第一P型晶体管被判定为未被写入时：
所述源极线是在第二写入电压；
所述控制线是在第三写入电压；
所述字符线及所述第一比特线是在所述参考电压；及
所述第二比特线是在浮接状态；
其中所述第二写入电压大于所述第三写入电压，及所述第三写入电压大于所述参考电压。
9.如权利要求7所述的随机比特单元，其特征在于：
在所述重置操作中，在所述清除程序之前的第一重写入程序中：
所述源极线是在第二写入电压；
所述控制线是在第三写入电压；
所述字符线及所述第一比特线是在所述参考电压；及
所述第二比特线是在浮接状态；及
在所述重置操作中，在所述清除程序之前的第二重写入程序中：
所述源极线是在第二写入电压；
所述控制线是在第三写入电压；
所述字符线及所述第二比特线是在所述参考电压；及
所述第一比特线是在浮接状态；
其中所述第二写入电压大于所述第三写入电压，及所述第三写入电压大于所述参考电压。
10.如权利要求2所述的随机比特单元，其特征在于，另包括：
第一清除组件，具有耦接于清除线的第一端，及耦接于所述第一P型晶体管的所述浮接栅极的第二端；及
第二清除组件，具有耦接于所述清除线的第一端，及耦接于所述第二P型晶体管的所述浮接栅极的第二端。
11.如权利要求10所述的随机比特单元，其特征在于在重置操作的清除程序：
所述源极线、所述字符线、所述第一比特线及所述第二比特线是在参考电压；及
所述清除线是在清除电压；
其中所述清除电压大于所述参考电压。
12.如权利要求11所述的随机比特单元，其特征在于在所述重置操作中，在所述清除程序之前的重写入程序中：
当所述第一P型晶体管被判定为未被写入时：
所述源极线是在第二写入电压；
所述控制线是在第三写入电压；
所述字符线及所述第一比特线是在所述参考电压；及
所述第二比特线是在浮接状态；
其中所述第二写入电压大于所述第三写入电压，及所述第三写入电压大于所述参考电压。
13.如权利要求11所述的随机比特单元，其特征在于：
在所述重置操作中，在所述清除程序之前的第一重写入程序中：
所述源极线是在第二写入电压；
所述控制线是在第三写入电压；
所述字符线及所述第一比特线是在所述参考电压；及
所述第二比特线是在浮接状态；及
在所述重置操作中，在所述清除程序之前的第二重写入程序中：
所述源极线是在第二写入电压；
所述控制线是在第三写入电压；
所述字符线及所述第二比特线是在所述参考电压；及
所述第一比特线是在浮接状态；
其中所述第二写入电压大于所述第三写入电压，及所述第三写入电压大于所述参考电压。
14.如权利要求1所述的随机比特单元，其特征在于在读取操作中：
所述源极线是在操作电压；
所述字符线是在参考电压；及
所述第一比特线及所述第二比特线的至少一者被耦接至感测放大器；
其中所述操作电压大于所述参考电压。
15.如权利要求1所述的随机比特单元，其特征在于，另包括：
第一隔离晶体管，具有耦接于所述源极线的第一端，第二端，及耦接于所述字符线的控制端；
第三P型晶体管，具有耦接于所述第一隔离晶体管的所述第二端的第一端，耦接于第三比特线的第二端，及耦接于所述第一P型晶体管的所述浮接栅极的浮接栅极；
第二隔离晶体管，具有耦接于所述源极线的第一端，第二端，及耦接于所述字符线的控制端；及
第四P型晶体管，具有耦接于所述第二隔离晶体管的所述第二端的第一端，耦接于第四比特线的第二端，及耦接于所述第二P型晶体管的所述浮接栅极的浮接栅极。
16.如权利要求15所述的随机比特单元，其特征在于在读取操作中：
所述源极线是在操作电压；
所述字符线是在参考电压；
所述第一比特线及所述第二比特线的至少一者被耦接至感测放大器；及
其中所述操作电压大于所述参考电压。
17.如权利要求1所述的随机比特单元，其特征在于所述选择晶体管是N型晶体管或P型晶体管。
18.如权利要求1所述的随机比特单元，其特征在于，另包括金属层，设置在所述第一P型晶体管的所述浮接栅极及所述第二P型晶体管的所述浮接栅极上方。
19.一种随机比特单元，其特征在于，包括：
选择晶体管，包括耦接于源极线的第一端，耦接于共同节点的第二端，及耦接于第一字符线的控制端；
第一P型晶体管，具有耦接于所述共同节点的第一端，第二端，及浮接栅极；及
第二P型晶体管，具有耦接于所述共同节点的第一端，第二端，及浮接栅极；
第一隔离晶体管，具有耦接于所述第一P型晶体管的所述第二端的第一端，耦接于第一比特线的第二端，及耦接于第二字符线的控制端；及
第二隔离晶体管，具有耦接于所述第二P型晶体管的所述第二端的第一端，耦接于第二比特线的第二端，及耦接于所述第二字符线的控制端；
其中在注册操作中，所述第一P型晶体管及所述第二P型晶体管的其中之一者会被写入，以对应地产生随机比特。
20.如权利要求19所述的随机比特单元，其特征在于所述选择晶体管、所述第一隔离晶体管及所述第二隔离晶体管是N型晶体管或P型晶体管。
21.如权利要求19所述的随机比特单元，其特征在于，另包括：
第一控制组件，具有耦接于控制线的第一端，及耦接于所述第一P型晶体管的所述浮接栅极的第二端；及
第二控制组件，具有耦接于所述控制线的第一端，及耦接于所述第二P型晶体管的所述浮接栅极的第二端。
22.如权利要求21所述的随机比特单元，其特征在于，另包括：
第一清除组件，具有耦接于一清除线的第一端，及耦接于所述第一P型晶体管的所述浮接栅极的第二端；及
第二清除组件，具有耦接于所述清除线第一端，及耦接于所述第二P型晶体管的所述浮接栅极的第二端。
23.如权利要求19所述的随机比特单元，其特征在于，其中在读取操作中：
所述源极线是在操作电压；
所述第一字符线及所述第二字符线是在参考电压；及
所述第一比特线及所述第二比特线的至少一者被耦接至感测放大器；
其中所述操作电压大于所述参考电压。
24.如权利要求19所述的随机比特单元，其特征在于，其中当所述随机比特单元未被选取时，所述第一隔离晶体管及所述第二隔离晶体管皆被截止。
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