JP2013192110A - バイアス電圧生成回路及び差動回路 - Google Patents

Abstract

【課題】カスコード素子を有する差動回路の機能を十分に発揮させることができる、バイアス電圧生成回路の提供。
【解決手段】バイアス電圧Ｖ１１，Ｖ１２を生成するバイアス電圧生成回路であって、ＧＮＤに接続された電流源３１と、電流源３１に接続されダイオード接続されたトランジスタＭ１１と、トランジスタＭ１１とＶＣＣとの間に接続されトランジスタＭ１１のゲートに接続されたゲートを有するトランジスタＭ１２と、ＧＮＤに接続された電流源３２と、電流源３２に接続されたトランジスタＭ１３と、トランジスタＭ１３とＶＣＣとの間に接続され電流源３２に接続されたゲートを有するトランジスタＭ１４と、トランジスタＭ１１，Ｍ１３のゲートに接続されたノードＮ１１と、トランジスタＭ１４のゲートと電流源３２とに接続されたノードＮ１２と、制御入力Ｃ１に応じてバイアス電圧Ｖ１１を調整するトランジスタＭ１５とを備える、バイアス電圧生成回路。
【選択図】図３

Description

本発明は、可変のバイアス電流が流れる差動回路の電流源に供給されるバイアス電圧を生成するバイアス電圧生成回路及びそれを備える差動回路に関する。

特許文献１には、差動回路のバイアス電流が変化しても、差動回路を構成する入力差動ＭＯＳＦＥＴが非飽和にならないように、定電流型負荷ＭＯＳＦＥＴのゲートに印加されるバイアス電圧を調整するバイアス回路が開示されている。

特開平７−２１２１８５号公報

しかしながら、差動回路がカスコード段を有している場合、差動回路のバイアス電流を変更すると、差動回路を構成する各トランジスタの動作電圧のマージンが低下するため、差動回路の機能を十分に発揮させることが難しい場合がある。例えば、そのマージンが低下することによって、差動回路を構成する各トランジスタが飽和領域で動作するための動作点の確保、及び差動回路の出力電圧範囲の確保が難しい場合がある。

そこで、本発明は、カスコード段を有する差動回路の機能を十分に発揮させることができる、バイアス電圧生成回路及びそれを備える差動回路の提供を目的とする。

上記目的を達成するため、本発明は、
可変のバイアス電流が流れる差動回路の電流源に供給されるバイアス電圧を生成するバイアス電圧生成回路であって、
一方を第１の電源に接続された第１の電流源と、
前記第１の電流源の他方に接続され、ダイオード接続された第１のトランジスタと、
前記第１のトランジスタと第２の電源との間に接続され、前記第１のトランジスタの制御電極に接続された制御電極を有する第２のトランジスタと、
一方を前記第１の電源に接続された第２の電流源と、
前記第２の電流源の他方に接続された第３のトランジスタと、
前記第３のトランジスタと前記第２の電源との間に接続され、前記第２の電流源に接続された制御電極を有する第４のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの制御電極とに接続され、第１のバイアス電圧を出力する第１の出力点と、
前記第４のトランジスタの制御電極と前記第２の電流源とに接続され、第２のバイアス電圧を出力する第２の出力点と、
制御入力に応じて前記第１のバイアス電圧を調整するバイアス電圧調整回路とを備える、バイアス電圧生成回路及びそれを備える差動回路を提供するものである。

上記目的を達成するため、本発明は、
可変のバイアス電流が流れる差動回路の電流源に供給されるバイアス電圧を生成するバイアス電圧生成回路であって、
一方を第１の電源に接続された電流源と、
一方を前記第１の電流源の他方に接続された抵抗と、
一方を前記抵抗の他方に接続された第１のトランジスタと、
一方を前記第１のトランジスタの他方に接続され、他方を第２の電源に接続された第２のトランジスタと、
前記抵抗の一方と前記第１のトランジスタの制御電極とに接続され、第１のバイアス電圧を出力する第１の出力点と、
前記抵抗の他方と前記第２のトランジスタの制御電極とに接続され、第２のバイアス電圧を出力する第２の出力点と、
制御入力に応じて前記第１のバイアス電圧及び前記第２のバイアス電圧を調整するバイアス電圧調整回路とを備える、バイアス電圧生成回路及びそれを備える差動回路を提供するものである。

本発明によれば、カスコード段を有する差動回路の機能を十分に発揮させることができる。

差動回路の一例であるオペアンプの一構成例である。 差動回路の一例であるオペアンプの一構成例である。 オペアンプのバイアス電圧生成回路の一構成例である。 オペアンプのバイアス電圧生成回路の一構成例である。 オペアンプのバイアス電圧生成回路の一構成例である。 オペアンプのバイアス電圧生成回路の一構成例である。

以下、本発明の実施形態を図面に従って説明する。なお、各図面において、ゲートに丸印を付したトランジスタはＰチャネル型ＭＯＳＦＥＴを表し、ゲートに丸印を付していないトランジスタはＮチャネル型ＭＯＳＦＥＴを表す。

図１は、差動回路の第１の例であるオペアンプ１０１の構成図である。オペアンプ１０１は、差動入力−差動出力型のフォールデッド型演算増幅回路であって、ＣＭＯＳプロセスを含む半導体集積回路に集積されている。オペアンプ１０１は、電流値が可変のバイアス電流Ｉａが流れる差動回路である。オペアンプ１０１は、Ｐチャネル型の差動入力回路１４と、差動入力回路１４に接続された差動出力回路１６とを備える。

差動入力回路１４は、トランジスタＭ５１とＭ５２によって構成されたバイアス電流源１１と、一対のトランジスタＭ５３とＭ５４によって構成された差動入力対１２とを備えている。バイアス電流源１１は、正極側（高電位側）の電源電圧ＶＣＣが入力され、差動入力対１２に入力されるバイアス電流Ｉａを供給する。

トランジスタＭ５１のゲートは、バイアス電圧Ｖ１２が入力され、トランジスタＭ５２のゲートは、バイアス電圧Ｖ１１が入力される。バイアス電流源１１は、トランジスタＭ５１，５２によって、バイアス電圧Ｖ１２，Ｖ１１に応じたバイアス電流Ｉａを差動入力対１２に供給するカスコード電流源である。バイアス電流源１１は、バイアス電圧Ｖ１２，Ｖ１１によって制御される能動負荷として、差動入力対１２の共通のソースにカスコード接続されている。

トランジスタＭ５２は、トランジスタＭ５１と差動入力対１２との間にカスコード接続されたカスコード素子である。トランジスタＭ５２のゲートにバイアス電圧Ｖ１１が入力されることによって、バイアス電流源１１のトランジスタＭ５１の出力インピーダンスを大きくできる。

一方、差動入力対１２は、オペアンプ１０１の差動入力端子８１，８２に接続される。トランジスタＭ５３のゲートは、入力電圧Ｖａが入力される非反転入力端子８１に接続され、トランジスタＭ５４のゲートは、入力電圧Ｖｂが入力される反転入力端子８２に接続される。トランジスタＭ５３とＭ５４のソースは、互いに接続され、バイアス電流源１１のトランジスタＭ５２のドレインに接続される。差動入力対１２のトランジスタＭ５３，Ｍ５４のドレインは、差動出力回路１６のＮＭＯＳカスコード電流源１８に接続される。

差動出力回路１６は、正極側（高電位側）の電源電圧ＶＣＣが入力される端子とオペアンプ１０１の一対の差動出力端子８３，８４との間に接続されたＰチャネル型のＰＭＯＳカスコード電流源２０と、負極側（低電位側）の電源電圧ＧＮＤが入力される端子とオペアンプ１０１の一対の差動出力端子８３，８４との間に接続されたＮチャネル型のＮＭＯＳカスコード電流源１８とを能動負荷として備える。

ＰＭＯＳカスコード電流源２０とＮＭＯＳカスコード電流源１８は、それぞれ、カスコード接続された複数のカスコード素子からそれぞれ構成される複数のカスコード回路を備える。ＰＭＯＳカスコード電流源２０は、トランジスタＭ５５とＭ５８によって構成されたカスコード回路９１と、トランジスタＭ５６とＭ５７によって構成されたカスコード回路９２とを備える。ＮＭＯＳカスコード電流源１８は、トランジスタＭ６０とＭ６１によって構成されたカスコード回路９３と、トランジスタＭ５９とＭ６２によって構成されたカスコード回路９４とを備える。

カスコード回路９１は、電源電圧ＶＣＣが入力される端子とオペアンプ１０１の差動出力端子８３との間に接続され、差動出力端子８３に出力電流Ｉｂを供給する。トランジスタＭ５５のゲートは、バイアス電圧Ｖ１２’が入力され、トランジスタＭ５８のゲートは、バイアス電圧Ｖ１１’が入力される。カスコード回路９１は、トランジスタＭ５５，Ｍ５８によって、バイアス電圧Ｖ１２’，Ｖ１１’に応じた出力電流Ｉｂを差動出力端子８３に供給するカスコード電流源である。カスコード回路９１は、バイアス電圧Ｖ１２’，Ｖ１１’によって制御される能動負荷として、差動出力端子８３にカスコード接続されている。

トランジスタＭ５８は、トランジスタＭ５５と差動出力端子８３の間にカスコード接続されたカスコード素子である。トランジスタＭ５８のゲートにバイアス電圧Ｖ１１’が入力されることによって、カスコード回路９１のトランジスタＭ５５の出力インピーダンスを大きくできる。

カスコード回路９２は、電源電圧ＶＣＣが入力される端子とオペアンプ１０１の差動出力端子８４との間に接続され、差動出力端子８４に出力電流Ｉｃを供給する。トランジスタＭ５６のゲートは、バイアス電圧Ｖ１２’が入力され、トランジスタＭ５７のゲートは、バイアス電圧Ｖ１１’が入力される。カスコード回路９２は、トランジスタＭ５６，Ｍ５７によって、バイアス電圧Ｖ１２’，Ｖ１１’に応じた出力電流Ｉｃを差動出力端子８４に供給するカスコード電流源である。カスコード回路９２は、バイアス電圧Ｖ１２’，Ｖ１１’によって制御される能動負荷として、差動出力端子８４にカスコード接続されている。

トランジスタＭ５７は、トランジスタＭ５６と差動出力端子８４の間にカスコード接続されたカスコード素子である。トランジスタＭ５７のゲートにバイアス電圧Ｖ１１’が入力されることによって、カスコード回路９２のトランジスタＭ５６の出力インピーダンスを大きくできる。

カスコード回路９３は、電源電圧ＧＮＤが入力される端子とオペアンプ１０１の差動出力端子８３との間に接続され、差動出力端子８３に出力電流Ｉｄを供給する。トランジスタＭ６１のゲートは、バイアス電圧Ｖ２２’が入力され、トランジスタＭ６０のゲートは、バイアス電圧Ｖ２１’が入力される。カスコード回路９３は、トランジスタＭ６１，Ｍ６０によって、バイアス電圧Ｖ２２’，Ｖ２１’に応じた出力電流Ｉｄを差動出力端子８３に供給するカスコード電流源である。カスコード回路９３は、バイアス電圧Ｖ２２’，Ｖ２１’によって制御される能動負荷として、差動出力端子８３にカスコード接続されている。

トランジスタＭ６０は、トランジスタＭ６１と差動出力端子８３の間にカスコード接続されたカスコード素子である。トランジスタＭ６０のゲートにバイアス電圧Ｖ２１’が入力されることによって、カスコード回路９３のトランジスタＭ６１の出力インピーダンスを大きくできる。

トランジスタＭ６１のドレインは、トランジスタＭ５３のドレイン及びトランジスタＭ６０のソースに接続されている。トランジスタＭ６１のゲート−ソース間には、バイアス電流源１１から供給される定電流Ｉａが差動入力対１２により分割された電流とカスコード回路９１から供給される電流とを合わせた電流Ｉｄを流すためのバイアス電圧Ｖ２２’が供給される。定電流Ｉａは、差動入力対１２を構成するトランジスタＭ５３とＭ５４の電流能力比（個数比）に分割され、例えば１：１の場合、半分に分割される。

カスコード回路９４は、電源電圧ＧＮＤが入力される端子とオペアンプ１０１の差動出力端子８４との間に接続され、差動出力端子８４に出力電流Ｉｅを供給する。トランジスタＭ６２のゲートは、バイアス電圧Ｖ２２’が入力され、トランジスタＭ５９のゲートは、バイアス電圧Ｖ２１’が入力される。カスコード回路９４は、トランジスタＭ６２，Ｍ５９によって、バイアス電圧Ｖ２２’，Ｖ２１’に応じた出力電流Ｉｅを差動出力端子８４に供給するカスコード電流源である。カスコード回路９４は、バイアス電圧Ｖ２２’，Ｖ２１’によって制御される能動負荷として、差動出力端子８４にカスコード接続されている。

トランジスタＭ５９は、トランジスタＭ６２と差動出力端子８４の間にカスコード接続されたカスコード素子である。トランジスタＭ５９のゲートにバイアス電圧Ｖ２１’が入力されることによって、カスコード回路９４のトランジスタＭ６２の出力インピーダンスを大きくできる。

トランジスタＭ６２のドレインは、トランジスタＭ５４のドレイン及びトランジスタＭ５９のソースに接続されている。トランジスタＭ６２のゲート−ソース間には、バイアス電流源１１から供給される定電流Ｉａが差動入力対１２により分割された電流とカスコード回路９２から供給される電流とを合わせた電流Ｉｅを流すためのバイアス電圧Ｖ２２’が供給される。定電流Ｉａは、差動入力対１２を構成するトランジスタＭ５３とＭ５４の電流能力比（個数比）に分割され、例えば１：１の場合、半分に分割される。

一方、図２は、差動回路の第２の例であるオペアンプ１０２の構成図である。オペアンプ１０２は、電流値が可変のバイアス電流Ｉｆが流れる差動回路である。オペアンプ１０２は、Ｎチャネル型の差動入力回路１７と、差動入力回路１７に接続された差動出力回路１９とを備える。図示から明らかなように、図２のオペアンプ１０２は、図１のオペアンプ１０１に対して上下反転させた回路構成であるので、以下簡略して説明する。

バイアス電流源１３は、トランジスタＭ７１，７２によって、バイアス電圧Ｖ２２，Ｖ２１に応じたバイアス電流Ｉｆを差動入力対１５に供給するカスコード電流源である。バイアス電流源１３は、バイアス電圧Ｖ２２，Ｖ２１によって制御される能動負荷として、差動入力対１５の共通のソースにカスコード接続されている。差動入力対１５は、オペアンプ１０２の差動入力端子８５，８６に接続される。

差動出力回路１９は、カスコード回路９５，９６を有するＰＭＯＳカスコード電流源２１と、カスコード回路９７，９８を有するＮＭＯＳカスコード電流源２２とを能動負荷として備える。

カスコード回路９５は、トランジスタＭ７５，Ｍ７８によって、バイアス電圧Ｖ１２’，Ｖ１１’に応じた出力電流Ｉｇを差動出力端子８７に供給するカスコード電流源である。カスコード回路９６は、トランジスタＭ７６，Ｍ７７によって、バイアス電圧Ｖ１２’，Ｖ１１’に応じた出力電流Ｉｈを差動出力端子８８に供給するカスコード電流源である。カスコード回路９５，９６は、バイアス電圧Ｖ１２’，Ｖ１１’によって制御される能動負荷として、差動出力端子８７，８８にカスコード接続されている。

カスコード回路９７は、トランジスタＭ８１，Ｍ８０によって、バイアス電圧Ｖ２２’，Ｖ２１’に応じた出力電流Ｉｉを差動出力端子８７に供給するカスコード電流源である。カスコード回路９８は、トランジスタＭ８２，Ｍ７９によって、バイアス電圧Ｖ２２’，Ｖ２１’に応じた出力電流Ｉｊを差動出力端子８８に供給するカスコード電流源である。カスコード回路９７，９８は、バイアス電圧Ｖ２２’，Ｖ２１’によって制御される能動負荷として、差動出力端子８７，８８にカスコード接続されている。

図３は、バイアス電圧Ｖ１１，Ｖ１１’，Ｖ１２，Ｖ１２’を生成可能なバイアス回路１である。バイアス回路１は、図１，図２のオペアンプ１０１，１０２の内部回路として構成されてもよいし、オペアンプ１０１，１０２の外部回路として構成されてもよい。バイアス回路１は、第１の電流源３１と、第１のトランジスタＭ１１と、第２のトランジスタＭ１２と、第２の電流源３２と、第３のトランジスタＭ１３と、第４のトランジスタＭ１４と、第１のノードＮ１１と、第２のノードＮ１２とを備えている。

電流源３１は、低電位側の端部を電源電圧ＧＮＤに接続され、バイアス電圧Ｖ１１（バイアス電圧Ｖ１１’でもよい）を所定の電圧値に設定するためのバイアス電流Ｉ１を生成する。

トランジスタＭ１１は、電流源３１の高電位側の端部にノードＮ１３で接続されたドレインを第１の主電極として有し、トランジスタＭ１２のドレインにノードＮ１４で接続されたソースを第２の主電極として有し、ノードＮ１３に接続されたゲートを制御電極として有している。すなわち、トランジスタＭ１１は、ダイオード接続されている。

トランジスタＭ１２は、トランジスタＭ１１のソースと電源電圧ＶＣＣとの間に接続され、トランジスタＭ１１のゲートに接続されたゲートを制御電極として有している。

電流源３２は、低電位側の端部を電源電圧ＧＮＤに接続され、バイアス電圧Ｖ１２（バイアス電圧Ｖ１２’でもよい）を所定の電圧値に設定するためのバイアス電流Ｉ２を生成する。

トランジスタＭ１３は、電流源３２の高電位側の端部にノードＮ１２で接続されたドレインを第１の主電極として有し、トランジスタＭ１４のドレインに接続されたソースを第２の主電極として有し、トランジスタＭ１１のゲートに接続されたゲートを制御電極として有している。

トランジスタＭ１４は、トランジスタＭ１３のソースと電源電圧ＶＣＣとの間に接続され、電流源３２の高電位側の端部にノードＮ１２で接続されたゲートを制御電極として有している。

ノードＮ１１は、トランジスタＭ１１のゲートとトランジスタＭ１３のゲートとに接続され、バイアス電圧Ｖ１１，Ｖ１１’を出力する第１の出力点である。ノードＮ１２は、トランジスタＭ１４のゲートと電流源３２の高電位側の端部とに接続され、バイアス電圧Ｖ１２，Ｖ１２’を出力する第２の出力点である。

一方、図４は、バイアス電圧Ｖ２１，Ｖ２１’，Ｖ２２，Ｖ２２’を生成可能なバイアス回路２である。バイアス回路２は、図１，図２のオペアンプ１０１，１０２の内部回路として構成されてもよいし、オペアンプ１０１，１０２の外部回路として構成されてもよい。バイアス回路２は、第１の電流源４１と、第１のトランジスタＭ２１と、第２のトランジスタＭ２２と、第２の電流源４２と、第３のトランジスタＭ２３と、第４のトランジスタＭ２４と、第１のノードＮ２１と、第２のノードＮ２２とを備えている。

電流源４１は、高電位側の端部を電源電圧ＶＣＣに接続され、バイアス電圧Ｖ２１（バイアス電圧Ｖ２１’でもよい）を所定の電圧値に設定するためのバイアス電流Ｉ１を生成する。電流源４１で生成されるバイアス電流Ｉ１の電流値は、電流源３１（図３参照）によって生成されるバイアス電流Ｉ１の電流値と同じでも異なってもよい。

トランジスタＭ２１は、電流源４１の低電位側の端部にノードＮ２３で接続されたドレインを第１の主電極として有し、トランジスタＭ２２のドレインにノードＮ２４で接続されたソースを第２の主電極として有し、ノードＮ２３に接続されたゲートを制御電極として有している。すなわち、トランジスタＭ２１は、ダイオード接続されている。

トランジスタＭ２２は、トランジスタＭ２１のソースと電源電圧ＧＮＤとの間に接続され、トランジスタＭ２１のゲートに接続されたゲートを制御電極として有している。

電流源４２は、高電位側の端部を電源電圧ＶＣＣに接続され、バイアス電圧Ｖ２２（バイアス電圧Ｖ２２’でもよい）を所定の電圧値に設定するためのバイアス電流Ｉ２を生成する。電流源４２で生成されるバイアス電流Ｉ２の電流値は、電流源３２（図３参照）によって生成されるバイアス電流Ｉ２の電流値と同じでも異なってもよい。

トランジスタＭ２３は、電流源４２の低電位側の端部にノードＮ２２で接続されたドレインを第１の主電極として有し、トランジスタＭ２４のドレインに接続されたソースを第２の主電極として有し、トランジスタＭ２１のゲートに接続されたゲートを制御電極として有している。

トランジスタＭ２４は、トランジスタＭ２３のソースと電源電圧ＧＮＤとの間に接続され、電流源４２の低電位側の端部にノードＮ２２で接続されたゲートを制御電極として有している。

ノードＮ２１は、トランジスタＭ２１のゲートとトランジスタＭ２３のゲートとに接続され、バイアス電圧Ｖ２１，Ｖ２１’を出力する第１の出力点である。ノードＮ２２は、トランジスタＭ２４のゲートと電流源４２の低電位側の端部とに接続され、バイアス電圧Ｖ２２，Ｖ２２’を出力する第２の出力点である。

したがって、図３のバイアス回路１によれば、バイアス電圧Ｖ１１，Ｖ１１’の電圧値は、電流源３１によって生成されるバイアス電流Ｉ１の電流値に応じて設定可能である。また、バイアス電圧Ｖ１２，Ｖ１２’の電圧値は、電流源３２によって生成されるバイアス電流Ｉ２の電流値に応じて設定可能である。また、図４のバイアス回路２によれば、バイアス電圧Ｖ２１，Ｖ２１’の電圧値は、電流源４１によって生成されるバイアス電流Ｉ１の電流値に応じて設定可能である。また、バイアス電圧Ｖ２２，Ｖ２２’の電圧値は、電流源４２によって生成されるバイアス電流Ｉ２の電流値に応じて設定可能である。

そうすると、電流源３１，３２，４１，４２は、オペアンプ１０１（オペアンプ１０２でもよい）の動作モードに応じて、バイアス電流Ｉ１，Ｉ２の電流値を増加方向又は減少方向に調整することによって、その動作モードに適した電流値にバイアス電流Ｉａ，Ｉｆ及び出力電流Ｉｂ〜Ｉｅ，Ｉｇ〜Ｉｊ（図１，図２参照）を変化させることができる。バイアス電流Ｉａ，Ｉｆ及び出力電流Ｉｂ〜Ｉｅ，Ｉｇ〜Ｉｊの電流値が増減することによって、例えば、オペアンプ１０１，１０２の周波数特性を所望の特性に変化させることができる。また、バイアス電流Ｉ１，Ｉ２を減らすことでバイアス回路１，２の消費電流を低減できる。その結果、バイアス電流Ｉａ，Ｉｆ及び出力電流Ｉｂ〜Ｉｅ，Ｉｇ〜Ｉｊが減少するため、オペアンプ１０１，１０２の消費電流を低減できる。

ところで、バイアス電流Ｉ１，Ｉ２が増減すると、オペアンプ１０１，１０２を構成する各トランジスタに供給されるバイアス電圧が変化するため、それらの各トランジスタの動作点が変更する。その結果、例えば、カスコード素子Ｍ５２，Ｍ５８，Ｍ５７，Ｍ５９，Ｍ６０，Ｍ７２，Ｍ７８，Ｍ７７，Ｍ７９，Ｍ８０のゲートに供給されるバイアス電圧Ｖ１１，Ｖ１１’，Ｖ２１，Ｖ２１’が最適値からずれるおそれがある。

そこで、図３のバイアス回路１は、制御部７０から供給される制御入力Ｃ１に応じて、カスコード素子Ｍ５２，Ｍ５７，Ｍ５８，Ｍ７７，Ｍ７８のゲートに供給されるバイアス電圧Ｖ１１，Ｖ１１’を調整するバイアス電圧調整回路として、トランジスタＭ１５を備えている。また、図４のバイアス回路２は、制御部７０から供給される制御入力Ｃ２に応じて、カスコード素子Ｍ５９，Ｍ６０，Ｍ７２，Ｍ７９，Ｍ８０のゲートに供給されるバイアス電圧Ｖ２１，Ｖ２１’を調整するバイアス電圧調整回路として、トランジスタＭ２５を備えている。

制御部７０は、図３の場合、例えば、レジスタに設定されたオペアンプ１０１の動作モードに従って、制御入力Ｃ１をトランジスタＭ１５のゲートに対して出力する制御回路である。制御入力Ｃ１は、オペアンプ１０１のバイアス電流Ｉａの電流値の変化に応じて切り替わる。制御部７０は、例えば、オペアンプ１０１の動作モードがバイアス電流Ｉａを低下させることが可能なモードのとき、バイアス電流Ｉ１，Ｉ２を減少させることによってバイアス電流Ｉａを低下させ、且つ、制御入力Ｃ１によりトランジスタＭ１５をオフさせる。制御部７０は、制御入力Ｃ１によりトランジスタＭ１５をオフさせることによって、バイアス電圧Ｖ１１，Ｖ１１’の電圧値を、トランジスタＭ１５がオンしているときよりも低い値に微調整できる。これにより、バイアス電圧Ｖ１１，Ｖ１１’の電圧値がバイアス電流Ｉ１，Ｉ２の減少によって上昇しても、その上昇分を相殺できる。

トランジスタＭ１５は、制御入力Ｃ１に応じて、トランジスタＭ１１のソースとトランジスタＭ１２のドレインとが接続されるノードＮ１４を電源電圧ＶＣＣに短絡する短絡回路である。トランジスタＭ１５は、ノードＮ１４に接続されるドレインを第１の主電極として有し、電源電圧ＶＣＣに接続されるソースを第２の主電極として有する、スイッチ素子である。

一方、制御部７０は、図４の場合、例えば、レジスタに設定されたオペアンプ１０２の動作モードに従って、制御入力Ｃ２をトランジスタＭ２５のゲートに対して出力する制御回路である。制御入力Ｃ２は、オペアンプ１０２のバイアス電流Ｉｆの電流値の変化に応じて切り替わる。制御部７０は、例えば、オペアンプ１０２の動作モードがバイアス電流Ｉｆを低下させることが可能なモードのとき、バイアス電流Ｉ１，Ｉ２を減少させることによってバイアス電流Ｉｆを低下させ、且つ、制御入力Ｃ２によりトランジスタＭ２５をオフさせる。制御部７０は、制御入力Ｃ２によりトランジスタＭ２５をオフさせることによって、バイアス電圧Ｖ２１，Ｖ２１’の電圧値を、トランジスタＭ２５がオンしているときよりも高い値に微調整できる。これにより、バイアス電圧Ｖ２１，Ｖ２１’の電圧値がバイアス電流Ｉ１，Ｉ２の減少によって低下しても、その低下分を相殺できる。

トランジスタＭ２５は、制御入力Ｃ２に応じて、トランジスタＭ２１のソースとトランジスタＭ２２のドレインとが接続されるノードＮ２４を電源電圧ＧＮＤに短絡する短絡回路である。トランジスタＭ２５は、ノードＮ２４に接続されるドレインを第１の主電極として有し、電源電圧ＧＮＤに接続されるソースを第２の主電極として有する、スイッチ素子である。

例えば図４において、バイアス電流Ｉ１の減少によって、バイアス電圧Ｖ２１，Ｖ２１’が低下し、トランジスタＭ２４のドレイン・ソース間電圧が低下すると、トランジスタＭ２４の動作電圧マージンが低下するため、トランジスタＭ２４が３極管領域で動作して出力抵抗が低くなる現象が発生するおそれがある。逆に、バイアス電流Ｉ１の上昇によって、バイアス電圧Ｖ２１，Ｖ２１’が上昇すると、トランジスタＭ２３の動作電圧マージンが減るため、オペアンプ１０２の出力電圧範囲が狭くなる現象が発生するおそれがある。これらの現象は、オペアンプ１０２の出力抵抗とゲインの低下を招くため、オペアンプ１０２の所望の演算増幅機能を十分に発揮させることが難しい。

しかしながら、図３，図４のバイアス回路１，２によれば、トランジスタＭ１５，Ｍ２５によって、カスコード素子Ｍ５２，Ｍ５８，Ｍ５７，Ｍ５９，Ｍ６０，Ｍ７２，Ｍ７８，Ｍ７７，Ｍ７９，Ｍ８０に供給されるバイアス電圧Ｖ１１，Ｖ１１’，Ｖ２１，Ｖ２１’を調整できる。したがって、オペアンプ１０１，１０２を構成する各トランジスタを飽和領域で動作させることができるので、オペアンプ１０１，１０２に所望の演算増幅機能を十分に発揮させることができる。

次に、バイアス電圧生成回路の他の例について説明する。

図５は、バイアス電圧Ｖ１１，Ｖ１１’，Ｖ１２，Ｖ１２’を生成可能なバイアス回路３である。バイアス回路３は、オペアンプ１０１，１０２の内部回路として構成されてもよいし、オペアンプ１０１，１０２の外部回路として構成されてもよい。バイアス回路３は、電流源５１と、抵抗Ｒ３１と、第１のトランジスタＭ３１と、第２のトランジスタＭ３２と、第１のノードＮ３３と、第２のノードＮ２４と、電流源５２とを備えている。

電流源５１は、低電位側の端部を電源電圧ＧＮＤに接続され、バイアス電圧Ｖ１１，Ｖ１２（バイアス電圧Ｖ１１’，Ｖ１２’でもよい）を所定の電圧値に設定するためのバイアス電流Ｉ１を生成する。

抵抗Ｒ３１は、低電位側の端部を電流源５１の高電位側の端部にノードＮ３３で接続された固定抵抗である。

トランジスタＭ３１は、抵抗Ｒ３１の高電位側の端部にノードＮ３４で接続されたドレインを第１の主電極として有し、トランジスタＭ３２のドレインにノードＮ３５で接続されたソースを第２の主電極として有し、ノードＮ３３に接続されたゲートを制御電極として有している。

トランジスタＭ３２は、トランジスタＭ３１のソースにノードＮ３５で接続されたドレインを第１の主電極として有し、電源電圧ＶＣＣに接続されるソースを第２の主電極として有し、ノードＮ３４に接続されたゲートを制御電極として有している。

ノードＮ３１は、トランジスタＭ３１のゲートとノードＮ３３に接続され、バイアス電圧Ｖ１１，Ｖ１１’を出力する第１の出力点である。ノードＮ３２は、トランジスタＭ３２のゲートとノードＮ３４に接続され、バイアス電圧Ｖ１２，Ｖ１２’を出力する第２の出力点である。

電流源５２は、制御部７０から供給される制御入力Ｃ３に応じて、バイアス電圧Ｖ１１，Ｖ１１’，Ｖ１２，Ｖ１２’を調整するバイアス電圧調整回路である。図５の場合、電流源５２は、制御入力Ｃ３に応じてノードＮ３５に接続される電流源回路である。電流源５２がノードＮ３５に接続されたとき、電流源５２によって生成されたバイアス電流Ｉ２がノードＮ３５に印加される。

一方、図６は、バイアス電圧Ｖ２１，Ｖ２１’，Ｖ２２，Ｖ２２’を生成可能なバイアス回路４である。バイアス回路４は、オペアンプ１０１，１０２の内部回路として構成されてもよいし、オペアンプ１０１，１０２の外部回路として構成されてもよい。バイアス回路４は、電流源６１と、抵抗Ｒ４１と、第１のトランジスタＭ４１と、第２のトランジスタＭ４２と、第１のノードＮ４３と、第２のノードＮ４４と、電流源６２を備えている。

電流源６１は、高電位側の端部を電源電圧ＶＣＣに接続され、バイアス電圧Ｖ２１，Ｖ２２（バイアス電圧Ｖ２１’，Ｖ２２’でもよい）を所定の電圧値に設定するためのバイアス電流Ｉ１を生成する。

抵抗Ｒ４１は、高電位側の端部を電流源６１の低電位側の端部にノードＮ４３で接続された固定抵抗である。

トランジスタＭ４１は、抵抗Ｒ４１の低電位側の端部にノードＮ４４で接続されたドレインを第１の主電極として有し、トランジスタＭ４２のドレインにノードＮ４５で接続されたソースを第２の主電極として有し、ノードＮ４３に接続されたゲートを制御電極として有している。

トランジスタＭ４２は、トランジスタＭ４１のソースにノードＮ４５で接続されたドレインを第１の主電極として有し、電源電圧ＧＮＤに接続されるソースを第２の主電極として有し、ノードＮ４４に接続されたゲートを制御電極として有している。

ノードＮ４１は、トランジスタＭ４１のゲートとノードＮ４３に接続され、バイアス電圧Ｖ２１，Ｖ２１’を出力する第１の出力点である。ノードＮ４２は、トランジスタＭ４２のゲートとノードＮ４４に接続され、バイアス電圧Ｖ２２，Ｖ２２’を出力する第２の出力点である。

電流源６２は、制御部７０から供給される制御入力Ｃ４に応じて、バイアス電圧Ｖ２１，Ｖ２１’Ｖ２２，Ｖ２２’を調整するバイアス電圧調整回路である。図６の場合、電流源６２は、制御入力Ｃ４に応じてノードＮ４５に接続される電流源回路である。電流源６２がノードＮ４５に接続されたとき、電流源６２によって生成されたバイアス電流Ｉ２がノードＮ４５に印加される。

したがって、図５のバイアス回路３によれば、バイアス電圧Ｖ１１，Ｖ１１’，Ｖ１２，Ｖ１２’の電圧値は、バイアス電流Ｉ１，Ｉ２の電流値に応じて設定可能である。すなわち、バイアス電圧Ｖ１２，Ｖ１２’は、バイアス電流Ｉ１とＩ２の和によって設定可能であり、バイアス電圧Ｖ１１，Ｖ１１’は、バイアス電流Ｉ１と抵抗Ｒ３１との積と、バイアス電圧Ｖ１２，Ｖ１２’との和によって設定可能である。また、図６のバイアス回路４によれば、バイアス電圧Ｖ２１，Ｖ２１’，Ｖ２２，Ｖ２２’の電圧値は、バイアス電流Ｉ１，Ｉ２の電流値に応じて設定可能である。すなわち、バイアス電圧Ｖ２２，Ｖ２２’は、バイアス電流Ｉ１とＩ２の和によって設定可能であり、バイアス電圧Ｖ２１，Ｖ２１’は、バイアス電流Ｉ１と抵抗Ｒ４１との積と、バイアス電圧Ｖ２２，Ｖ２２’との和によって設定可能である。

そうすると、制御部７０は、オペアンプ１０１（オペアンプ１０２でもよい）の動作モードに応じて、ノードＮ３５，Ｎ４５とバイアス電流Ｉ２との接続の有無を切り替えることによって、その動作モードに適した電流値にバイアス電流Ｉａ，Ｉｆ及び出力電流Ｉｂ〜Ｉｅ，Ｉｇ〜Ｉｊ（図１，図２参照）を変化させることができる。バイアス電流Ｉａ，Ｉｆ及び出力電流Ｉｂ〜Ｉｅ，Ｉｇ〜Ｉｊの電流値が増減することによって、例えば、オペアンプ１０１，１０２の周波数特性を所望の特性に変化させることができる。また、バイアス電流Ｉ１，Ｉ２を減らすことでバイアス回路１，２の消費電流を低減できる。その結果、バイアス電流Ｉａ，Ｉｆ及び出力電流Ｉｂ〜Ｉｅ，Ｉｇ〜Ｉｊが減少するため、オペアンプ１０１，１０２の消費電流を低減できる。

制御部７０は、図５の場合、例えば、レジスタに設定されたオペアンプ１０１の動作モードに従って、制御入力Ｃ３を電流源５２の制御入力部に対して出力する制御回路である。制御入力Ｃ３は、オペアンプ１０１のバイアス電流Ｉａの電流値の変化に応じて切り替わる。制御部７０は、例えば、オペアンプ１０１の動作モードがバイアス電流Ｉａを低下させることが可能なモードのとき、制御入力Ｃ３により、バイアス電流Ｉ２とノードＮ３５とを非接続することによってバイアス電流Ｉａを低下させる。制御部７０は、制御入力Ｃ３によりバイアス電流Ｉ２とノードＮ３５とを非接続することによって、バイアス電圧Ｖ１２，Ｖ１２’，Ｖ１１，Ｖ１１’の電圧値を、バイアス電流Ｉ２とノードＮ３５とが接続のときよりも高い値に微調整できる。

一方、制御部７０は、図６の場合、例えば、レジスタに設定されたオペアンプ１０２の動作モードに従って、制御入力Ｃ４を電流源６２の制御入力部に対して出力する制御回路である。制御入力Ｃ４は、オペアンプ１０２のバイアス電流Ｉｆの電流値の変化に応じて切り替わる。制御部７０は、例えば、オペアンプ１０２の動作モードがバイアス電流Ｉｆを低下させることが可能なモードのとき、制御入力Ｃ４により、バイアス電流Ｉ２とノードＮ４５とを非接続にすることによってバイアス電流Ｉｆを低下させる。制御部７０は、制御入力Ｃ４によりバイアス電流Ｉ２とノードＮ４５とを非接続にすることによって、バイアス電圧Ｖ２１，Ｖ２１’，Ｖ２２，Ｖ２２’の電圧値を、バイアス電流Ｉ２とノードＮ４５とが接続しているときよりも低い値に微調整できる。

したがって、図５，図６のバイアス回路３，４によれば、電流源５２，６２によって、バイアス電圧Ｖ１１，Ｖ１１’，Ｖ１２，Ｖ１２’，Ｖ２１，Ｖ２１’，Ｖ２２，Ｖ２２’を調整できる。したがって、オペアンプ１０１，１０２に所望の演算増幅機能を十分に発揮させることができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、組み合わせ、改良、置換などを行うことができる。

例えば、図１において、トランジスタＭ５５，Ｍ５６のゲートは、トランジスタＭ５１のゲートに接続されてもよい。また、トランジスタＭ５７，Ｍ５８のゲートは、トランジスタＭ５２のゲートに接続されてもよい。また、図２において、トランジスタＭ８１，Ｍ８２のゲートは、トランジスタＭ７１のゲートに接続されてもよい。また、トランジスタＭ７９，Ｍ８０のゲートは、トランジスタＭ７２のゲートに接続されてもよい。

また、差動回路の一例として、差動入力−差動出力型のフォールデッド型演算増幅回路を例示したが、本発明はこの構成に限られない。例えば、本発明に係る差動回路は、差動入力−シングルエンド出力型のフォールデッド型演算増幅回路でもよい。

例えば、図１において、トランジスタＭ５８とＭ６０との接続点をトランジスタＭ５５のゲートに接続することによって、カレントミラー回路が構成される。これにより、シングルエンド出力Ｖｄが出力端子８４から出力される。また、トランジスタＭ５７とＭ５９との接続点をトランジスタＭ５６のゲートに接続することによって、カレントミラー回路が構成される。これにより、シングルエンド出力Ｖｃが出力端子８３から出力される。これらの点は、図２においても同様である。

オペアンプ１０１，１０２は、例えば、ＡＤ変換器内のΔΣ変調器の積分器に使用されると好適である。この場合、バイアス電流Ｉａ，Ｉｆは、ＡＤ変換速度（ＡＤ変換器の動作モードの一例）に応じて増減されるとよい。制御部７０は、ＡＤ変換速度が速い動作モードのときには、オペアンプ１０１，１０２の周波数特性を上げる必要があるため、バイアス電流Ｉａ，Ｉｆを増加させる。一方、制御部７０は、ＡＤ変換速度が遅い動作モードのときには、オペアンプ１０１，１０２の周波数特性を下げることが可能なため、バイアス電流Ｉａ，Ｉｆを減少させる。バイアス電流Ｉａ，Ｉｆの減少により、ＡＤ変換器の消費電流を抑えることができる。

１〜４ バイアス回路（バイアス電圧生成回路の例）
１１，１３ バイアス電流源
１２，１５ 差動入力対
１４，１７ 差動入力回路
１６，１９ 差動出力回路
１８，２２ ＮＭＯＳカスコード電流源
２０，２１ ＰＭＯＳカスコード電流源
３１，３２，４１，４２，５１，５２，６１，６２ 電流源
７０ 制御部
９１〜９８ カスコード回路
１０１，１０２ オペアンプ

Claims (6)

1. 可変のバイアス電流が流れる差動回路の電流源に供給されるバイアス電圧を生成するバイアス電圧生成回路であって、
   一方を第１の電源に接続された第１の電流源と、
   前記第１の電流源の他方に接続され、ダイオード接続された第１のトランジスタと、
   前記第１のトランジスタと第２の電源との間に接続され、前記第１のトランジスタの制御電極に接続された制御電極を有する第２のトランジスタと、
   一方を前記第１の電源に接続された第２の電流源と、
   前記第２の電流源の他方に接続された第３のトランジスタと、
   前記第３のトランジスタと前記第２の電源との間に接続され、前記第２の電流源に接続された制御電極を有する第４のトランジスタと、
   前記第１のトランジスタの制御電極と前記第３のトランジスタの制御電極とに接続され、第１のバイアス電圧を出力する第１の出力点と、
   前記第４のトランジスタの制御電極と前記第２の電流源とに接続され、第２のバイアス電圧を出力する第２の出力点と、
   制御入力に応じて前記第１のバイアス電圧を調整するバイアス電圧調整回路とを備える、バイアス電圧生成回路。
2. 可変のバイアス電流が流れる差動回路の電流源に供給されるバイアス電圧を生成するバイアス電圧生成回路であって、
   一方を第１の電源に接続された電流源と、
   一方を前記第１の電流源の他方に接続された抵抗と、
   一方を前記抵抗の他方に接続された第１のトランジスタと、
   一方を前記第１のトランジスタの他方に接続され、他方を第２の電源に接続された第２のトランジスタと、
   前記抵抗の一方と前記第１のトランジスタの制御電極とに接続され、第１のバイアス電圧を出力する第１の出力点と、
   前記抵抗の他方と前記第２のトランジスタの制御電極とに接続され、第２のバイアス電圧を出力する第２の出力点と、
   制御入力に応じて前記第１のバイアス電圧及び前記第２のバイアス電圧を調整するバイアス電圧調整回路とを備える、バイアス電圧生成回路。
3. 前記バイアス電圧調整回路は、前記制御入力に応じて、前記第１のトランジスタと前記第２のトランジスタとの接続点を前記第２の電源に短絡する短絡回路を有する、請求項１に記載のバイアス電圧生成回路。
4. 前記バイアス電圧調整回路は、前記制御入力に応じて、前記第１のトランジスタと前記第２のトランジスタとの接続点に接続される電流源回路を有する、請求項２に記載のバイアス電圧生成回路。
5. 前記制御入力は、前記バイアス電流の変化に応じて切り替わる、請求項１から４のいずれか一項に記載のバイアス電圧生成回路。
6. 請求項１から５のいずれか一項に記載のバイアス電圧生成回路と、
   前記第１のバイアス電圧及び前記第２のバイアス電圧で制御される、カスコード接続された能動負荷とを備える、差動回路。

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