CN103312282A - 偏压生成电路和差动电路 - Google Patents

Abstract

本发明提供一种偏压生成电路和差动电路，能充分发挥具有串叠元件的差动电路的功能。生成偏压（V11、V12）的偏压生成电路具备：第一电流源，与GND连接；二极管接法的晶体管（M11），与第一电流源连接；晶体管（M12），连接在晶体管（M11）与VCC之间并具有与晶体管（M11）栅极连接的栅极；第二电流源，与GND连接；晶体管（M13），与第二电流源连接；晶体管（M14），连接在晶体管（M13）与VCC之间并具有与第二电流源连接的栅极；节点（N11），与晶体管（M11、M13）栅极连接；节点（N12），与晶体管（M14）栅极和第二电流源连接；以及晶体管（M15），根据控制输入调整偏压。

Description

偏压生成电路和差动电路

技术领域

本发明涉及偏压生成电路和具有该偏压生成电路的差动电路，所述偏压生成电路用于生成向流过可变的偏流的差动电路的电流源供给的偏压。

背景技术

在专利文献1中公开了这样的偏置电路：其调整施加到恒流型负载MOSFET的栅极的偏压，以使得即使差动电路的偏流发生变化，构成差动电路的输入差动MOSFET也不会变成非饱和。

现有技术文献

专利文献1：日本特开平7-212185号公报

但是，在差动电路具有串叠（cascode）级的情况下，当改变差动电路的偏流时，构成差动电路的各晶体管的动作电压的余量（margin）会降低，因此，有时难以充分发挥差动电路的功能。例如，随着所述余量降低，有时难以确保用于使构成差动电路的各晶体管在饱和区域工作的工作点，并且难以确保差动电路的输出电压范围。

发明内容

因此，本发明的目的在于提供一种能够充分发挥具有串叠级的差动电路的功能的偏压生成电路以及具备该偏压生成电路的差动电路。

为了达成上述目的，本发明提供一种偏压生成电路以及具有该偏压生成电路的差动电路，

所述偏压生成电路用于生成向流过可变的偏流的差动电路的电流源供给的偏压，其特征在于，该偏压生成电路具备：

第一电流源，其一端连接于第一电源；

二极管接法的第一晶体管，其连接于所述第一电流源的另一端；

第二晶体管，其连接于所述第一晶体管与第二电源之间，并具有与所述第一晶体管的控制电极连接的控制电极；

第二电流源，其一端连接于所述第一电源；

第三晶体管，其连接于所述第二电流源的另一端；

第四晶体管，其连接于所述第三晶体管与所述第二电源之间，并具有与所述第二电流源连接的控制电极；

第一输出点，其连接于所述第一晶体管的控制电极与所述第三晶体管的控制电极，用于输出第一偏压；

第二输出点，其连接于所述第四晶体管的控制电极与所述第二电流源，用于输出第二偏压；以及

偏压调整电路，其用于根据控制输入来调整所述第一偏压。

为了达成所述目的，本发明提供一种偏压生成电路以及具有该偏压生成电路的差动电路，

所述偏压生成电路用于生成向流过可变的偏流的差动电路的电流源供给的偏压，其特征在于，该偏压生成电路具备：

电流源，其一端连接于第一电源；

电阻，其一端连接于所述第一电流源的另一端；

第一晶体管，其一端连接于所述电阻的另一端；

第二晶体管，其一端连接于所述第一晶体管的另一端，该第二晶体管的另一端连接于第二电源；

第一输出点，其连接于所述电阻的一端与所述第一晶体管的控制电极，用于输出第一偏压；

第二输出点，其连接于所述电阻的另一端与所述第二晶体管的控制电极，用于输出第二偏压；以及

偏压调整电路，其用于根据控制输入来调整所述第一偏压和所述第二偏压。

根据本发明，能够充分发挥具有串叠级的差动电路的功能。

附图说明

图1是作为差动电路的一例的运算放大器的一个构成例。

图2是作为差动电路的一例的运算放大器的一个构成例。

图3是运算放大器的偏压生成电路的一个构成例。

图4是运算放大器的偏压生成电路的一个构成例。

图5是运算放大器的偏压生成电路的一个构成例。

图6是运算放大器的偏压生成电路的一个构成例。

符号说明

1～4：偏置电路（偏压生成电路的示例）

11、13：偏流源

12、15：差动输入对

14、17：差动输入电路

16、19：差动输出电路

18、22：NMOS串叠式电流源

20、21：PMOS串叠式电流源

31、32、41、42、51、52、61、62：电流源

70：控制部

91～98：串叠电路

101、102：运算放大器

具体实施方式

下面，根据附图对本发明的实施方式进行说明。另外，在各图中，栅极带有圆圈标记的晶体管表示P沟道型MOSFET，栅极没有带圆圈标记的晶体管表示N沟道型MOSFET。

图1是作为差动电路的一例的运算放大器101的构成图。运算放大器101是差动输入-差动输出型的折叠（folded）式运算放大电路，其集成于包含CMOS工艺（CMOS process）的半导体集成电路。运算放大器101是流过电流值可变的偏流Ia的差动电路。运算放大器101具备P沟道型的差动输入电路14和与差动输入电路14连接的差动输出电路16。

差动输入电路14具备：由晶体管M51和M52构成的偏流源11；以及由一对晶体管M53和M54构成的差动输入对12。正极侧（高电位侧）的电源电压VCC被输入到偏流源11，偏流源11供给输入到差动输入对12的偏流Ia。

偏压V12被输入到晶体管M51的栅极，偏压V11被输入到晶体管M52的栅极。偏流源11是利用晶体管M51、M52将与偏压V12、V11相应的偏流Ia供给到差动输入对12的串叠式电流源（cascode current source）。偏流源11作为利用偏压V12、V11进行控制的有源负载而串叠连接于差动输入对12的共用的源极。

晶体管M52是串叠连接在晶体管M51与差动输入对12之间的串叠元件。通过将偏压V11输入到晶体管M52的栅极，能够增大偏流源11的晶体管M51的输出阻抗。

另一方面，差动输入对12连接于运算放大器101的差动输入端子81、82。晶体管M53的栅极与输入电压Va所输入的非反相输入端子81连接。晶体管M54的栅极与输入电压Vb所输入的反相输入端子82连接。晶体管M52与M54的源极彼此连接，并与偏流源11的晶体管M52的漏极连接。差动输入对12的晶体管M53、M54的漏极与差动输出电路16的NMOS串叠式电流源18连接。

差动输出电路16具备P沟道型的PMOS串叠式电流源20和N沟道型的NMOS串叠式电流源18来作为有源负载，所述PMOS串叠式电流源20连接在正极侧（高电位侧）的电源电压VCC所输入的端子与运算放大器101的一对差动输出端子83、84之间，所述NMOS串叠式电流源18连接在负极侧（低电位侧）的电源电压GND所输入的端子与运算放大器101的一对差动输出端子83、84之间。

PMOS串叠式电流源20和NMOS串叠式电流源18分别具有分别由串叠连接的多个串叠元件构成的多个串叠电路。PMOS串叠式电流源20具有：由晶体管M55和M58构成的串叠电路91；以及由晶体管M56和M57构成的串叠电路92。NMOS串叠式电流源18具有：由晶体管M60和M61构成的串叠电路93；以及由晶体管M59和M62构成的串叠电路94。

串叠电路91连接在电源电压VCC所输入的端子与运算放大器101的差动输出端子83之间，并向差动输出端子83供给输出电流Ib。偏压V12’被输入到晶体管M55的栅极，偏压V11’被输入到晶体管M58的栅极。串叠电路91是利用晶体管M55、M58将与偏压V12’、V11’相应的输出电流Ib供给到差动输出端子83的串叠式电流源。串叠电路91作为利用偏压V12’、V11’进行控制的有源负载而串叠连接于差动输出端子83。

晶体管M58是串叠连接在晶体管M55与差动输出端子83之间的串叠元件，通过将偏压V11’输入到晶体管M58的栅极，能够增大串叠电路91的晶体管M55的输出阻抗。

串叠电路92连接在电源电压VCC所输入的端子与运算放大器101的差动输出端子84之间，并向差动输出端子84供给输出电流Ic。偏压V12’被输入到晶体管M56的栅极，偏压V11’被输入到晶体管M57的栅极。串叠电路92是利用晶体管M56、M57将与偏压V12’、V11’相应的输出电流Ic供给到差动输出端子84的串叠式电流源。串叠电路92作为利用偏压V12’、V11’进行控制的有源负载而串叠连接于差动输出端子84。

晶体管M57是串叠连接在晶体管M56与差动输出端子84之间的串叠元件。通过将偏压V11’输入到晶体管M57的栅极，能够增大串叠电路92的晶体管M56的输出阻抗。

串叠电路93连接在电源电压GND所输入的端子与运算放大器101的差动输出端子83之间，并向差动输出端子83供给输出电流Id。偏压V22’被输入到晶体管M61的栅极，偏压V21’被输入到晶体管M60的栅极。串叠电路93是利用晶体管M61、M60将与偏压V22’、V21’相应的输出电流Id供给到差动输出端子83的串叠式电流源。串叠电路93作为利用偏压V22’、V21’进行控制的有源负载而串叠连接于差动输出端子83。

晶体管M60是串叠连接在晶体管M61与差动输出端子83之间的串叠元件。通过将偏压V21’输入到晶体管M60的栅极，能够增大串叠电路93的晶体管M61的输出阻抗。

晶体管M61的漏极连接于晶体管M53的漏极以及晶体管M60的源极。用于流过电流Id的偏压V22’被供给到晶体管M61的栅极-源极之间，所述电流Id是从偏流源11供给的恒流Ia被差动输入对12分割而得到的电流和从串叠电路91供给的电流的合起来的电流。恒流Ia被按构成差动输入对12的晶体管M53和M54的电流能力比（个数比）分割，例如在1：1的情况下，分割成一半。

串叠电路94连接在电源电压GND所输入的端子与运算放大器101的差动输出端子84之间，并向差动输出端子84供给输出电流Ie。偏压V22’被输入到晶体管M62的栅极，偏压V21’被输入到晶体管M59的栅极。串叠电路94是利用晶体管M62、M59将与偏压V22’、V21’相应的输出电流Ie供给到差动输出端子84的串叠式电流源。串叠电路94作为利用偏压V22’、V21’进行控制的有源负载而串叠连接于差动输出端子84。

晶体管M59是串叠连接在晶体管M62与差动输出端子84之间的串叠元件。通过将偏压V21’输入到晶体管M59的栅极，能够增大串叠电路94的晶体管M62的输出阻抗。

晶体管M62的漏极连接于晶体管M54的漏极以及晶体管M59的源极。用于流过电流Ie的偏压V22’被供给到晶体管M62的栅极-源极之间，所述电流Ie是从偏流源11供给的恒流Ia被差动输入对12分割而得到的电流和从串叠电路92供给的电流的合起来的电流。恒流Ia被按构成差动输入对12的晶体管M53和M54的电流能力比（个数比）分割，例如在1：1的情况下，分割成一半。

另一方面，图2是作为差动电路的第二示例的运算放大器102的构成图。运算放大器102是流过电流值可变的偏流If的差动电路。运算放大器102具备：N沟道型的差动输入电路17；以及与差动输入电路17连接的差动输出电路19。如图明确示出的那样，图2的运算放大器102是相对于图1的运算放大器101上下颠倒的电路结构，因此，以下简略进行说明。

偏流源13是利用晶体管M71、M72将与偏压V22、V21相应的偏流If供给到差动输入对15的串叠式电流源。偏流源13作为利用偏压V22、V21进行控制的有源负载而串叠连接于差动输入对15的共用的源极。差动输入对15与运算放大器102的差动输入端子85、86连接。

差动输出电路19中，作为有源负载而具备：具有串叠电路95、96的PMOS串叠式电流源21；和具有串叠电路97、98的NMOS串叠式电流源22。

串叠电路95是利用晶体管M75、M78将与偏压V12’、V11’相应的输出电流Ig供给到差动输出端子87的串叠式电流源。串叠电路96是利用晶体管M76、M77将与偏压V12’、V11’相应的输出电流Ih供给到差动输出端子88的串叠式电流源。串叠电路95、96作为利用偏压V12’、V11’进行控制的有源负载而串叠连接于差动输出端子87、88。

串叠电路97是利用晶体管M81、M80将与偏压V22’、V21’相应的输出电流Ii供给到差动输出端子87的串叠式电流源。串叠电路98是利用晶体管M82、M79将与偏压V2’、V21’相应的输出电流Ij供给到差动输出端子88的串叠式电流源。串叠电路97、98作为利用偏压V22’、V21’进行控制的有源负载而串叠连接于差动输出端子87、88。

图3是能够生成偏压V11、V11’、V12、V12’的偏置电路1。偏置电路1可以构成为图1、图2的运算放大器101、102的内部电路，也可以构成为运算放大器101、102的外部电路。偏置电路1具备：第一电流源31、第一晶体管M11、第二晶体管M12、第二电流源32、第三晶体管M13、第四晶体管M14、第一节点N11以及第二节点N12。

电流源31的低电位侧的端部连接于电源电压GND，生成用于将偏压V11（也可以是偏压V11’）设定成预定的电压值的偏流I1。

晶体管M11具有通过节点N13而与电流源31的高电位侧的端部连接的漏极来作为第一主电极，并具有通过节点N14而与晶体管M12的漏极连接的源极来作为第二主电极，并且具有与节点N13连接的栅极作为控制电极。即，晶体管M11为二极管接法（diode-connected）。

晶体管M12连接在晶体管M11的源极与电源电压VCC之间，并具有与晶体管M11的栅极连接的栅极作为控制电极。

电流源32的低电位侧的端部连接于电源电压GND，生成用于将偏压V12（也可以是偏压V12’）设定成预定的电压值的偏流I2。

晶体管M13具有通过节点N12而与电流源32的高电位侧的端部连接的漏极来作为第一主电极，并具有与晶体管M14的漏极连接的源极来作为第二主电极，并且具有与晶体管M11的栅极连接的栅极作为控制电极。

晶体管M14连接在晶体管M13的源极与电源电压VCC之间，并具有通过节点N12而与电流源32的高电位侧的端部连接的栅极来作为控制电极。

节点N11连接于晶体管M11的栅极以及晶体管M13的栅极，是输出偏压V11、V11’的第一输出点。节点N12连接于晶体管M14的栅极以及电流源32的高电位侧的端部，是输出偏压V12、V12’的第二输出点。

另一方面，图4是能够生成偏压V21、V21’、V22、V22’的偏置电路2。偏置电路2可以构成为图1、图2的运算放大器101、102的内部电路，也可以构成为运算放大器101、102的外部电路。偏置电路2具备：第一电流源41、第一晶体管M21、第二晶体管M22、第二电流源42、第三晶体管M23、第四晶体管M24、第一节点N21以及第二节点N22。

电流源41的高电位侧的端部连接于电源电压VCC，生成用于将偏压V21（也可以是偏压V21’）设定成预定的电压值的偏流I1。通过电流源41生成的偏流I1的电流值与由电流源31（参照图3）生成的偏流I1的电流值可以相同也可以不同。

晶体管M21具有通过节点N23而与电流源41的低电位侧的端部连接的漏极来作为第一主电极，并具有通过节点N24而与晶体管M22的漏极连接的源极来作为第二主电极，并且具有与节点N23连接的栅极作为控制电极。即，晶体管M21为二极管接法。

晶体管M22连接在晶体管M21的源极与电源电压GND之间，并具有与晶体管M21的栅极连接的栅极作为控制电极。

电流源42的高电位侧的端部连接于电源电压VCC，生成用于将偏压V22（也可以是偏压V22’）设定成预定的电压值的偏流I2。通过电流源42生成的偏流I2的电流值与由电流源32（参照图3）生成的偏流I2的电流值可以相同也可以不同。

晶体管M23具有通过节点N22而与电流源42的低电位侧的端部连接的漏极来作为第一主电极，并具有与晶体管M24的漏极连接的源极来作为第二主电极，并且具有与晶体管M21的栅极连接的栅极作为控制电极。

晶体管M24连接在晶体管M23的源极与电源电压GND之间，并具有通过节点N22而与电流源42的低电位侧的端部连接的栅极来作为控制电极。

节点N21连接于晶体管M21的栅极以及晶体管M23的栅极，是输出偏压V21、V21’的第一输出点。节点N22连接于晶体管M24的栅极以及电流源42的低电位侧的端部，是输出偏压V22、V22’的第二输出点。

因此，根据图3的偏置电路1，偏压V11、V11’的电压值能够根据电流源31所生成的偏流I1的电流值来设定。另外，偏压V12、V12’的电压值能够根据电流源32所生成的偏流I2的电流值来设定。另外，根据图4的偏置电路2，偏压V21、V21’的电压值能够根据电流源41所生成的偏流I1的电流值来设定。另外，偏压V22、V22’的电压值能够根据由电流源42所生成的偏流I2的电流值来设定。

这样的话，电流源31、32、41、42，通过根据运算放大器101（也可以是运算放大器102）的动作模式来对偏流I1、I2的电流值向增加方向或者减少方向进行调整，能够使偏流Ia、If以及输出电流Ib～Ie、Ig～Ij（参照图1、图2）变化成与所述动作模式相适合的电流值。另外，通过偏流Ia、If以及输出电流Ib～Ie、Ig～Ij的电流值的增减，例如，能够使运算放大器101、102的频率特性变化成所希望的特性。另外，通过减小偏流I1、I2，能够降低偏置电路1、2的消耗电流。其结果是，偏流Ia、If以及输出电流Ib～Ie、Ig～Ij减小，因此，能够降低运算放大器101、102的消耗电流。

另外，当偏流I1、I2增减时，供给到构成运算放大器101、102的各晶体管的偏压发生变化，因此，所述各晶体管的动作点变更。其结果是，例如，供给到串叠元件M52、M58、M57、M59、M60、M72、M78、M77、M79、M80的栅极的偏压V11、V11’、V21、V21’可能偏离最佳值。

因此，图3的偏置电路1中，作为根据从控制部70供给的控制输入C1来调整供给到串叠元件M52、M57、M58、M77、M78的栅极的偏压V11、V11’的偏压调整电路，而具有晶体管M15。另外，图4的偏置电路2中，作为根据从控制部70供给的控制输入C2来调整供给到串叠元件M59、M60、M72、M79、M80的栅极的偏压V21、V21’的偏压调整电路，而具有晶体管M25。

在图3的情况下，控制部70，例如是根据设定于寄存器的运算放大器101的动作模式来对晶体管M15的栅极输出控制输入C1的控制电路。控制输入C1根据运算放大器101的偏流Ia的电流值的变化而进行切换。控制部70例如在运算放大器101的动作模式为能够降低偏流Ia的模式的时候，通过使偏流I1、I2减少来降低偏流Ia，并且根据控制输入C1使晶体管M15截止。控制部70，通过根据控制输入C1而使晶体管M15截止，能够将偏压V11、V11’的电压值微调成比晶体管M15导通时要低的值。由此，即使偏压V11、V11’的电压值由于偏流I1、I2的减少而上升，也能够抵消其上升量。

晶体管M15是根据控制输入C1而将与晶体管M11的源极和晶体管M12的漏极连接的节点N14短路连接到电源电压VCC的短路电路。晶体管M15是具有与节点N14连接的漏极来作为第一主电极，并具有与电源电压VCC连接的源极来作为第二主电极的开关元件。

另一方面，在图4的情况下，控制部70，例如是根据设定于寄存器的运算放大器102的动作模式来对晶体管M25的栅极输出控制输入C2的控制电路。控制输入C2根据运算放大器102的偏流If的电流值的变化而进行切换。控制部70例如在运算放大器102的动作模式为能够降低偏流If的模式的时候，通过使偏流I1、I2减少来降低偏流If，并且根据控制输入C2使晶体管M25截止。控制部70，通过根据控制输入C2而使晶体管M25截止，能够将偏压V21、V21’的电压值微调成比晶体管M25导通时要高的值。由此，即使偏压V21、V21’的电压值由于偏流I1、I2的减少而降低，也能够抵消其降低量。

晶体管M25是根据控制输入C2而将与晶体管M21的源极和晶体管M22的漏极连接的节点N24短路连接到电源电压GND的短路电路。晶体管M25是具有与节点N24连接的漏极来作为第一主电极，并具有与电源电压GND连接的源极来作为第二主电极的开关元件。

例如，在图4中，当由于偏流I1的减小，偏压V21、V21’降低，晶体管M24的漏极-源极间电压降低时，晶体管M24的动作电压余量降低，因此，可能产生晶体管M24在三极管区域动作、输出电阻变低的现象。反之，当由于偏流I1的上升，偏压V21、V21’上升时，晶体管M23的动作电压余量减小，因此，可能产生运算放大器102的输出电压范围变窄的现象。这些现象会导致运算放大器102的输出电阻和增益的降低，因此，难以充分发挥运算放大器102的所希望的运算放大功能。

但是，根据图3、图4的偏置电路1、2，通过晶体管M15、M25，能够调整供给到串叠元件M52、M58、M57、M59、M60、M72、M78、M77、M79、M80的栅极的偏压V11、V11’、V21、V21’。因此，能够使构成运算放大器101、102的各晶体管在饱和区域动作，因此，能够使运算放大器101、102充分发挥所希望的运算放大功能。

接下来，对偏压生成电路的其他示例进行说明。

图5是能够生成偏压V11、V11’、V12、V12’的偏置电路3。偏置电路3可以构成为运算放大器101、102的内部电路，也可以构成为运算放大器101、102的外部电路。偏置电路3具备：电流源51、电阻R31、第一晶体管M31、第二晶体管M32、第一节点N33、第二节点N24以及电流源52。

电流源51的低电位侧的端部连接于电源电压GND，生成用于将偏压V11、V12（也可以是偏压V11’、V12’）设定成预定的电压值的偏流I1。

电阻R31是低电位侧的端部通过节点N33而连接于电流源51的高电位侧的端部的固定电阻。

晶体管M31具有通过节点N34而与电阻R31的高电位侧的端部连接的漏极来作为第一主电极，并具有通过节点N35而与晶体管M32的漏极连接的源极来作为第二主电极，并且具有与节点N33连接的栅极作为控制电极。

晶体管M32具有通过节点N35而与晶体管M31的源极连接的漏极来作为第一主电极，并具有与电源电压VCC连接的源极来作为第二主电极，并具有与节点N34连接的栅极来作为控制电极。

节点N31连接于晶体管M41的栅极以及节点N33，是输出偏压V11、V11’的第一输出点。节点N32连接于晶体管M32的栅极以及节点N34，是输出偏压V12、V12’的第二输出点。

电流源52是根据从控制部70供给的控制输入C3来调整偏压V11、V11’、V12、V12’的偏压调整电路。在图5的情况下，电流源52是根据控制输入C3而与节点N35连接的电流源电路。在电流源52与节点N35连接时，由电流源52生成的偏流I2被施加于节点N35。

另一方面，图6是能够生成偏压V21、V21’、V22、V22’的偏置电路4。偏置电路4可以构成为运算放大器101、102的内部电路，也可以构成为运算放大器101、102的外部电路。偏置电路4具备：电流源61、电阻R41、第一晶体管M41、第二晶体管M42、第一节点N43、第二节点N44以及电流源62。

电流源61的高电位侧的端部连接于电源电压VCC，生成用于将偏压V21、V22（也可以是偏压V21’、V22’）设定成预定的电压值的偏流I1。

电阻R41是高电位侧的端部通过节点N43而连接于电流源61的低电位侧的端部的固定电阻。

晶体管M41具有通过节点N44而与电阻R31的低电位侧的端部连接的漏极来作为第一主电极，并具有通过节点N45而与晶体管M42的漏极连接的源极来作为第二主电极，并且具有与节点N43连接的栅极作为控制电极。

晶体管M42具有通过节点N45而与晶体管M41的源极连接的漏极来作为第一主电极，并具有与电源电压GND连接的源极来作为第二主电极，并具有与节点N44连接的栅极来作为控制电极。

节点N41连接于晶体管M41的栅极以及节点N43，是输出偏压V21、V21’的第一输出点。节点N42连接于晶体管M42的栅极以及节点N44，是输出偏压V22、V22’的第二输出点。

电流源62是根据从控制部70供给的控制输入C4来调整偏压V21、V21’、V22、V22’的偏压调整电路。在图6的情况下，电流源62是根据控制输入C4而与节点N45连接的电流源电路。在电流源62与节点N45连接时，由电流源62生成的偏流I2被施加于节点N45。

因此，根据图5的偏置电路3，偏压V11、V11’、V12、V12’的电压值能够根据偏流I1、I2的电流值来设定。即，偏压V12、V12’能够根据偏流I1和I2之和来设定，偏压V11、V11’能够根据偏流I1与电阻R31之积、以及偏压V12、V12’之和来设定。另外，根据图6的偏置电路4，偏压V21、V21’、V22、V22’的电压值能够根据偏流I1、I2的电流值来设定。即，偏压V22、V22’能够根据偏流I1和I2之和来设定，偏压V21、V21’能够根据偏流I1与电阻R41之积、以及偏压V22、V22’之和来设定。

这样的话，控制部70通过根据运算放大器101（也可以是运算放大器102）的动作模式来切换节点N35、N45与偏流I2的连接的有无，能够使偏流Ia、If以及输出电流Ib～Ie、Ig～Ij（参照图1、图2）变化成与所述动作模式相适合的电流值。另外，通过偏流Ia、If以及输出电流Ib～Ie、Ig～Ij的电流值的增减，例如，能够使运算放大器101、102的频率特性变化成所希望的特性。另外，通过减小偏流I1、I2，能够降低偏置电路1、2的消耗电流。其结果是，偏流Ia、If以及输出电流Ib～Ie、Ig～Ij减小，因此，能够降低运算放大器101、102的消耗电流。

在图5的情况下，控制部70，例如是根据设定于寄存器的运算放大器101的动作模式来对电流源52的控制输入部输出控制输入C3的控制电路。控制输入C3根据运算放大器101的偏流Ia的电流值的变化而进行切换。控制部70例如在运算放大器101的动作模式为能够降低偏流Ia的模式的时候，通过根据控制输入C3使偏流I2与节点N35不连接，来降低偏流Ia。控制部70，通过根据控制输入C3使偏流I2与节点N35不连接，能够将偏压V12、V12’、V11、V11’的电压值微调成比偏流I2与节点N35连接时要高的值。

另一方面，在图6的情况下，控制部70，例如是根据设定于寄存器的运算放大器102的动作模式来对电流源62的控制输入部输出控制输入C4的控制电路。控制输入C4根据运算放大器102的偏流If的电流值的变化而进行切换。控制部70例如在运算放大器102的动作模式为能够降低偏流If的模式的时候，通过根据控制输入C4使偏流I2与节点N45不连接，来降低偏流If。控制部70，通过根据控制输入C4使偏流I2与节点N45不连接，能够将偏压V21、V21’、V22、V22’的电压值微调成比偏流I2与节点N45连接时要低的值。

因此，根据图5、图6的偏置电路3、4，能够通过电流源52、62来调整偏压V11、V11’、V12、V12’、V21、V21’、V22、V22’。因此，能够使运算放大器101、102充分发挥所希望的运算放大功能。

以上，对本发明的优选的实施例进行了详细说明，但是本发明并不限定于上述实施例，能够在不脱离本发明的范围的情况下对上述实施例进行各种变形、组合、改良和置换等。

例如，在图1中，晶体管M55、M56的栅极也可以连接于晶体管M51的栅极。另外，晶体管M57、M58的栅极也可以连接于晶体管M52的栅极。另外，在图2中，晶体管M81、M82的栅极也可以连接于晶体管M71的栅极。此外，晶体管M79、M80的栅极也可以连接于晶体管M72的栅极。

此外，作为差动电路的一例，例示了差动输入-差动输出型的折叠式运算放大电路，但是本发明并不限定于该结构。例如，本发明也可以是差动输入-单端（single end）输出型的折叠式运算放大电路。

例如，在图1中，通过将晶体管M58与M60的连接点连接于晶体管M55的栅极，来构成电流镜电路。由此，从输出端子84输出单端输出Vd。另外，通过将晶体管M57与M59的连接点连接于晶体管M56的栅极，来构成电流镜电路。由此，从输出端子83输出单端输出Vc。这些方面在图2中也是一样的。

运算放大器101、102例如优选使用于AD转换器内的ΔΣ调制器的积分器。在该情况下，以偏流Ia、If根据AD转换速度（AD转换器的动作模式的一例）而增减为宜。控制部70，在AD转换速度快的动作模式时，由于需要提高运算放大器101、102的频率特性，因此使偏流Ia、If增加。另一方面，控制部70，在AD转换速度慢的动作模式时，为了能够降低运算放大器101、102的频率特性，因此，使偏流Ia、If减少。通过偏流Ia、If的减少，能够抑制AD转换器的消耗电流。

Claims (6)

1.一种偏压生成电路，其生成向流过可变的偏流的差动电路的电流源供给的偏压，其特征在于，该偏压生成电路具备：

第一电流源，其一端连接于第一电源；

二极管接法的第一晶体管，其连接于所述第一电流源的另一端；

第二晶体管，其连接于所述第一晶体管与第二电源之间，并具有与所述第一晶体管的控制电极连接的控制电极；

第二电流源，其一端连接于所述第一电源；

第三晶体管，其连接于所述第二电流源的另一端；

第四晶体管，其连接于所述第三晶体管与所述第二电源之间，并具有与所述第二电流源连接的控制电极；

第一输出点，其连接于所述第一晶体管的控制电极与所述第三晶体管的控制电极，用于输出第一偏压；

第二输出点，其连接于所述第四晶体管的控制电极与所述第二电流源，用于输出第二偏压；以及

偏压调整电路，其用于根据控制输入来调整所述第一偏压。

2.一种偏压生成电路，其生成向流过可变的偏流的差动电路的电流源供给的偏压，其特征在于，该偏压生成电路具备：

电流源，其一端连接于第一电源；

电阻，其一端连接于所述第一电流源的另一端；

第一晶体管，其一端连接于所述电阻的另一端；

第二晶体管，其一端连接于所述第一晶体管的另一端，该第二晶体管的另一端连接于第二电源；

第一输出点，其连接于所述电阻的一端与所述第一晶体管的控制电极，用于输出第一偏压；

第二输出点，其连接于所述电阻的另一端与所述第二晶体管的控制电极，用于输出第二偏压；以及

偏压调整电路，其用于根据控制输入来调整所述第一偏压和所述第二偏压。

3.根据权利要求1所述的偏压生成电路，其特征在于，

所述偏压调整电路具有短路电路，该短路电路根据所述控制输入来使所述第一晶体管与所述第二晶体管之间的连接点短路连接到所述第二电源。

4.根据权利要求2所述的偏压生成电路，其特征在于，

所述偏压调整电路具有电流源电路，该电流源电路根据所述控制输入而和所述第一晶体管与所述第二晶体管之间的连接点连接。

5.根据权利要求1至4中的任一项所述的偏压生成电路，其特征在于，

所述控制输入根据所述偏流的变化而被切换。

6.一种差动电路，其特征在于，具备：

权利要求1至5中的任一项所述的偏压生成电路；以及

有源负载，用所述第一偏压和所述第二偏压来控制该有源负载，该有源负载被串叠连接。

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