CN112650345A - 半导体装置 - Google Patents

Abstract

本公开的实施例涉及一种半导体装置。该半导体装置包括电压调节电路，该电压调节电路包括：功率晶体管，连接在电压输入端与接地端之间；第一偏置电路，具有用于提供第一偏置电压的第一输出节点，第一偏置电路包括在电压输入端与接地端之间串联连接的第一电流源和以二极管的方式连接的第一多个晶体管，其中第一输出节点连接在电流源和第一多个晶体管之间；第一晶体管，第一晶体管的栅极与第一输出节点连接并且通过输出节点从第一偏置电路接收第一偏置电压；以及第二晶体管，与第一晶体管串联连接在电压输入端与接地端之间，其中第一晶体管、第二晶体管，以及第一多个晶体管具有第一导电类型。本公开的半导体装置能够在宽的电压范围内有效工作。

Description

半导体装置

技术领域

本公开的各种实施例涉及集成电路，并且具体地，涉及一种半导体装置，用于调节电源电压的输出。

背景技术

近年来，电子电路领域取得了巨大的进展。其中一个进展就是提供了用于运行电子电路的电源电压。由于诸如被供电电路的负载变化、温度变化、老化等等各种因素，电源电压可能会改变。这种电源电压的变化则会影响电子电路的操作。因此，有必要采用电压调节装置来维持电源电压的输出处于某一预定值。

随着用户端的智能手机、笔记本等相对高功耗的电子产品的迅猛发展，对具有电压调节功能的半导体装置的需求也呈现多样化。例如，耐压特性表征了该半导体装置中的芯片承载外部电压的能力，由于外界环境以及负载的变化，越来越多的电子产品需要能够在宽的电压范围下有效工作的用于电压调节的半导体装置。

在集成电路制造过程中，一般使用支持一个电压标准(例如，3.3V)的工艺来制造各种用于电压调节的半导体装置。然而，对于以3.3V工艺制造的半导体装置，如果电源电压上升到诸如6.5伏的高压，则可能导致该半导体装置出现故障。

发明内容

鉴于上述问题，本公开提供一种低压工艺条件下的半导体装置，能够在宽的电压范围下有效工作。

本公开的实施例提供一种半导体装置，包括电压调节电路，该电压调节电路包括：电压输入端和接地端，功率晶体管，连接在电压输入端与接地端之间；第一偏置电路，具有用于提供第一偏置电压的第一输出节点，第一偏置电路包括在电压输入端与接地端之间串联连接的第一电流源和以二极管的方式连接的第一多个晶体管，其中第一输出节点连接在第一电流源和第一多个晶体管之间；第一晶体管，第一晶体管的栅极与第一输出节点连接并且通过第一输出节点从第一偏置电路接收第一偏置电压；以及第二晶体管，与第一晶体管串联连接在电压输入端与接地端之间，其中第一晶体管、第二晶体管，以及第一多个晶体管具有第一导电类型。根据该实施例，基于第一晶体管的保护作用，该半导体装置中的第二晶体管能够在高电压输入的情况下得以保护。

在一些实施例中，半导体装置还包括放大器，放大器包括串联连接在电压输入端与接地端之间的第一晶体管对和第二晶体管对，第一晶体管对和第二晶体管对具有第一导电类型，并且第一晶体管对包括第一晶体管。根据该实施例，能够确保在半导体装置中的具有第一导电类型的晶体管在宽的电压范围，诸如1.8V至5V内有效工作。

在一些实施例中，半导体装置还包括：放大器，放大器包括串联连接在电压输入端与接地端之间的第一晶体管对和第二晶体管对，第一晶体管对和第二晶体管对具有第一导电类型，并且第一晶体管对的栅极连接到第一偏置电路的第一输出节点，其中第一晶体管的漏极连接到功率晶体管的栅极。根据该实施例，能够确保在基于翻转电压控制的半导体装置中，具有第一导电类型的晶体管在宽电压范围，诸如1.8V至5V内有效工作。

在一些实施例中，半导体装置还包括：第二偏置电路，具有用于提供第二偏置电压的第二输出节点，第二偏置电路包括串联连接在电压输入端与接地端之间的第二电流源、以及以二极管的方式连接的第二多个晶体管，其中第二输出节点连接在电流源和第二多个晶体管之间；第三晶体管，第三晶体管的栅极与第二输出节点连接，并且通过第二输出节点从第二偏置电路接收第二偏置电压；以及第四晶体管，与第三晶体管串联连接在电压输入端与接地端之间，第三晶体管、第四晶体管，以及第二多个晶体管具有与第一导电类型相反的导电类型。根据该实施例，可以对两种导电类型的晶体管进行耐压保护，使得该半导体装置的操作性能得以进一步的改进。

在一些实施例中，半导体装置还包括：第二偏置电路，具有用于提供第二偏置电压的第二输出节点，第二偏置电路包括串联连接在电压输入端与接地端之间的第二电流源、以及以二极管的方式连接的第二多个晶体管，其中第二输出节点连接在电流源和第二多个晶体管之间；其中放大器还包括：串联连接在电压输入端与接地端之间的第三晶体管对，该第三晶体管对包括具有共同连接的栅极的成对的晶体管，并且具有所述第二导电类型，其中第三晶体管对包括第四晶体管。根据该实施例，设置两条偏置电路可以确保在半导体装置中的具有第一导电类型以及第二导电类型的晶体管在宽电压范围内均能有效工作，并且可以进一步将半导体装置的工作电压范围的高压从5V提高至6.5V。

在一些实施例中，其中第一多个晶体管的数目等于或大于第二多个晶体管的数目。

在一些实施例中，半导体装置是在3.3V的低压工艺下制成的，并且能够在输入电压为1.8V至6.5V的范围内进行工作。

通过使用根据本公开的各种实施例，可以解决在低压工艺下半导体装置的高压供电耐压问题，并且能够保证在高压和低压供电下均能正常工作。

附图说明

对于本领域的普通技术人员而言，通过结合附图阅读具体实施方式的以下描述，本实施方式的这些和其他方面将变得明显。

图1是图示了半导体装置的示意图。

图2是图示了根据本公开第一实施例的半导体装置的电路图。

图3是图示了根据本公开第二实施例的半导体装置的电路图。

图4是图示了根据本公开第三实施例的基于翻转电压控制的半导体装置的电路图。

图5是图示了根据本公开第四实施例的基于翻转电压控制的半导体装置的电路图。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。

如前文所描述，传统的半导体装置以3.3V工艺制造，如果电源电压上升到诸如6.5伏的高压，则可能导致半导体装置出现故障，因此，传统的半导体装置难以在宽的电压范围下有效工作。

为了至少部分地解决上述问题以及其他潜在问题中的一个或者多个，本公开通过具有分压作用的晶体管，接收包括相应多个晶体管的偏置电路所提供的偏置电压，以降低半导体装置中的被保护的晶体管的源极-漏极之间的电压Vds，可以使得半导体装置在宽的电压范围下依然能够有效工作。

现在将在下文中参照附图更充分地描述本公开的各种实施例，使得本领域技术人员可以容易地实践本公开的技术精神。

图1是图示了半导体装置100的示意图。如图1所示，半导体装置100包括电压调节电路，该电压调节电路包括电压输入端Vin，以接收电源电压或输入电压，并且包括电压输出端Vout，以输出稳压电压。半导体装置100包括功率晶体管104，连接在电压输入端Vin与电压输出端Vout之间。在本实施例中，功率晶体管104可以被实现为PMOS晶体管，其源极与电压输入端Vin连接，其漏极与电压输出端Vout连接。取样电路106连接在电压输入端与接地端GND之间，以对半导体装置输出的稳压电压进行取样。在图1所示的示例中，取样电路106由电阻分压器来实现，并且包括电阻器R1和R2。

半导体装置还包括放大器102，该放大器102的正向输入端用于接收由取样电路106提供的反馈电压Vfb，反相输入端被输入带隙基准电压Vbg，然后对反馈电压Vfb与带隙基准电压Vbg进行比较并且将其差值进行放大，通过功率晶体管104输出。放大器102、取样电路106以及功率晶体管104共同构成了负反馈回路。当输出电压Vout发生变化时，取样电阻器R1和R2对输出电压进行分压，得到的反馈电压Vfb与Vout成正比。放大器102通过对反馈电压Vfb与基准电压Vout进行的比较，并将该差值放大通过功率晶体管104输出，从而使输出电压稳定。

图2是图示了根据本公开第一实施例的半导体装置的电路图。如图2所示，放大器102可以以共源共栅结构进行配置，包括多个晶体管对，其中第一晶体管对202、204和第二晶体管对206、208(即电流源管)可以串联设置在电压输入端Vin和接地端GND之间，即，晶体管202、204的源极分别连接至晶体管206、208的漏极，并且具有N型导电类型，其中第一晶体管对202、204和第二晶体管对206、208的栅极分别共同连接至第一偏置偏压Vtn和控制电压Vb1。其中第一晶体管对中的晶体管204的漏极连接至功率晶体管104的栅极。

第三晶体管对210、212(即PMOS差分对)通过电流源Ib2连接在电压输入端Vin和接地端GND之间并且具有P型导电类型。第三晶体管对210、212的栅极分别被输入反馈电压Vfb和带隙基准电压Vbg，并且漏极分别连接至第一晶体管对202、204与第二晶体管对206、208的串联节点。第四晶体管对214、216具有P型导电类型，串联连接在第一晶体管对202、204与电压输入端之间，即晶体管214、216的漏极与晶体管202、204的漏极分别连接，其中第四晶体管对214、216的栅极共同连接至晶体管214的漏极。

在电压输入端Vin和接地端GND之间设置第一偏置电路230，用于对第一晶体管对202、204提供第一偏置电压Vtn。第一偏置电路230具有用于输出第一偏置电压Vtn的输出节点，并且包括串联在电压输入端Vin和接地端GND之间的电流源Ib1和四个晶体管220至226，其中输出节点设置在电流源Ib1和四个晶体管220至226之间，并且通过电流源Ib1连接至电压输入端Vin。晶体管220至226彼此以二极管连接并具有N型导电类型。晶体管220至226可以是相同的或不同的，在本实施例中，为了便于描述，以晶体管220至226相同为例来进行说明。第一晶体管对202、204的栅极用于接收偏置电压Vtn以对第一晶体管对202、204进行偏置，确保第二晶体管对206、208的源漏电压Vds处于工艺有效工作电压范围内。

当Vin高于4*Vgs+Ib_Vds时，诸如Vin为5V，第一偏置电路230中的晶体管220至226处于导通状态，则第一偏置电路230的输出节点与接地端GND之间的电压为4Vgs，从而使Vtn＝4*Vgs，此时，由于晶体管206、208被供应第一偏置电压Vtn(Vtn＝4*Vgs)而被偏置，因此第二晶体管对206、208的源漏电压Vds能够处于工艺要求的有效工作电压范围内，诸如典型的3.3V。

另一方面，本公开的实施例还可以在Vin小于3.3V的情况下，确保半导体装置的操作性能。例如当Vin低于4*Vgs+Ib_Vds时，诸如Vin为1.8V，偏置电路中的晶体管220至226处于截止状态，则第一偏置电路230的输出节点的电位与Vin相等，即Vtn＝Vin，此时由于晶体管202、204被供应偏置电压Vtn(Vtn＝Vin＜3.3V)而被偏置，晶体管202、204可以被禁用且第二晶体管对206、208的源漏电压Vds能够处于工艺要求的有效工作电压范围内。

此外，本领域技术人员应该理解，第一偏置电路230中的晶体管的数目不限于此，可以是根据电流源以及产品设计而变化的任何数目。在另一实施例中，第一偏置电路230中的晶体管的数目可以是3或5。

图3是图示了根据本公开第二实施例的半导体装置的示意图。在该实施例中，如图3所示，可以提供用于保护PMOS差分对210、212的晶体管302。晶体管302与PMOS差分对串联连接，即晶体管302的漏极与PMOS差分对的源极连接。晶体管302的源极与电流源Ib2串联连接至电压输入端Vin。PMOS差分对210、212的栅极分别用于接收反馈电压Vfb以及带隙基准电压Vbg，而用于耐压保护的晶体管302的栅极用于接收第二偏置电压Vtp以对晶体管302进行偏置，从而确保差分对210、212的源漏电压Vds处于工艺有效工作电压范围内。

在电压输入端Vin和接地端GND之间设置第二偏置电路330，用于对晶体管302提供第二偏置电压Vtp。第二偏置电路330具有用于输出第二偏置电压Vtp的输出节点，并且包括串联在电压输入端Vin和接地端GND之间的电流源Ib3和四个晶体管304至310，其中输出节点设置在电流源Ib3和四个晶体管304至310之间，并且通过电流源Ib3连接至接地端GND。晶体管304至310彼此以二极管连接并具有P型导电类型。晶体管304至310可以是相同的或不同的，在本实施例中，为了便于描述，以晶体管304至310相同为例来进行说明。当Vin高于4*Vgs+Ib_Vds时，诸如Vin为6.5V，第二偏置电路330中的晶体管304至310处于导通状态，则第二偏置电路330的输出节点与接地端GND之间的电压为4Vgs，从而使Vtp＝Vin-4*Vgs，此时，由于晶体管302被供应偏置电压Vtp(Vtp＝Vin-4*Vgs)而被偏置，因此差分对210、212的源漏电压Vds能够处于工艺要求的有效工作电压范围内，诸如典型的3.3V。

另一方面，本公开的实施例还可以在Vin小于3.3V的情况下，确保半导体装置的操作性能。例如当Vin低于4*Vgs+Ib_Vds时，诸如Vin为1.8V，第二偏置电路330中的晶体管304至310处于截止状态，则第二偏置电路330的输出节点的电位与GND相等，即Vtp＝GND，此时由于晶体管302被供应第二偏置电压Vtp(Vtp＝GND)而被偏置，因此，晶体管302可以被禁用且差分对210、212的源漏电压Vds能够处于工艺要求的有效工作电压范围内。

注意，与仅设置用于提供第一偏置电压Vtn的第一偏置电路230相比，设置两条偏置电路，可以进一步将半导体装置的工作电压范围的高压从5V提高至6.5V。同样地，本领域技术人员应该理解，第二偏置电路330中的晶体管的数目不限于此，可以是根据电流源以及产品设计而变化的任何数目。在另一实施例中，第二偏置电路330中的晶体管可以是3至5。

此外，由于PMOS晶体管阈值电压的绝对值一般偏高，要求有较高的工作电压，所以第一偏置电路230中的具有N型导电类型的晶体管的数目可以大于或等于第二偏置电路330中的具有P型导电类型的晶体管的数目。例如，第一偏置电路230中的晶体管的数目可以为5，第二偏置电路330中的晶体管的数目可以为4。

图4是图示了根据本公开第三实施例的基于翻转电压控制的半导体装置的电路图。

图4中的取样电路、放大器以及功率晶体管与图2中的半导体装置相同，不同之处在于基于翻转电压控制的输出控制。在此，针对基于翻转电压控制的控制电路420，来具体描述根据本公开第三实施例的基于翻转电压控制的半导体装置。

具体地，如图4的电路图所示，源极跟随晶体管402与功率晶体管408串联连接在电压输入端与接地端GND之间。将被配置为向晶体管402提供偏置电压Vset的晶体管404与控制晶体管406的串联连接，与取样电路并联，并且将放大器102的输出连接至晶体管404的源极，从而为基于翻转电压控制的控制电路420提供稳定的偏置电压Vset。其中晶体管402的栅极用于接收该偏置电压Vset，并且源极与功率晶体管408的漏极共同连接至电压输出端Vout。其中控制晶体管406为晶体管206和晶体管208提供控制电压Vb2。晶体管402的漏极与晶体管410(折叠共栅管)的源极共同连接并经由电流源Ib4连接至接地端GND。

根据前述讨论，可以提供用于耐压保护的晶体管412。该耐压保护晶体管412与折叠共栅管410串联连接在电压输入端与接地端之间，并且该耐压保护的晶体管412的漏极连接到功率晶体管408的栅极且经由电流源Ib5连接至电压输入端。将电压源Vb1连接至折叠共栅管410的栅极，用于对晶体管410进行控制。该耐压保护晶体管412的栅极连接至第一偏置电路230的输出节点，用于从第一偏置电路230接收第一偏置电压Vtn。另外，类似地，在电压输入Vin与接地之间设置了第一偏置电路230，该第一偏置电路230的配置与图2中的第一偏置电路230相同，在此不再赘述。

以晶体管220至晶体管226彼此相同为例，当Vin高于4*Vgs+Ib_Vds时，诸如Vin为5V，第一偏置电路230中的晶体管220至226处于导通状态，则第一偏置电路230的输出节点与接地端GND之间的电压为4Vgs，从而使Vtn＝4*Vgs，此时，由于晶体管202、204以及412二者被供应第一偏置电压Vtn(Vtn＝4*Vgs)而被偏置，因此第二晶体管对206、208以及折叠共栅管410的源漏电压Vds能够处于工艺要求的有效工作电压范围内，诸如典型的3.3V。

类似地，本公开的实施例还可以在Vin小于3.3V的情况下，确保半导体装置的操作性能。例如当Vin低于4*Vgs+Ib_Vds时，诸如Vin为1.8V，第一偏置电路230中的晶体管220至226处于截止状态，则第一偏置电路230的输出节点的电位与Vin相等，即Vtn＝Vin，此时由于第一晶体管对202、204被供应第一偏置电压Vtn(Vtn＝Vin＜3.3V)而被偏置，第二晶体管对202、204以及412可以被禁用，因而第二晶体管对202、204以及折叠共栅管410的源漏电压Vds能够处于工艺要求的有效工作电压范围内。

在该实施例中，第一晶体管对202、204与晶体管412二者均被第一偏置电路230偏置。注意，本领域技术人员应该理解，为第一晶体管对202、204以及为晶体管412提供第一偏置电压Vtn的第一偏置电路230与可以单独设置。换句话说，第一晶体管对202、204与晶体管412可以被不同的偏置电路设置。在这种情况下，第一晶体管对202、204与412可以不同，因而对晶体管参数的选择则更为灵活。

包括基于翻转电压控制的控制电路的半导体装置相对于通用的半导体装置，可以具有低功耗、大负载电流、高电源抑制比以及响应速度快等优点，根据本实施例的基于翻转电压控制的半导体装置，可以进一步提高在低压工艺下的更宽的电源电压输入范围，诸如1.8V至5V。

图5是图示了根据本公开第四实施例的基于翻转电压控制的半导体装置的电路图。

在该实施例中，如图5所示，可以提供用于保护PMOS差分对210、212的晶体管302，以及用于向晶体管302的栅极提供第二偏置电压Vtp的第二偏置电路330。该晶体管302以及第二偏置电路330的配置与图3的配置相同，在此不在赘述。

在这种情况下，在包括基于翻转电压控制的控制电路420的半导体装置中，晶体管202、204、410可以通过将从包括以二极管的方式连接的多个N型晶体管的第一偏置电路230输出的偏置电压Vtn施加在第一晶体管对202、204和412的栅极上，而得以保护。另一方面，差分对210、212可以通过将从包括二级管连接的多个P型晶体管的第二偏置电路330输出的第二偏置电压Vtp施加在晶体管302的栅极上，而得以保护。

在本实施例中，为了便于描述，以晶体管304至310相同且晶体管220至226也相同为例来进行说明。当Vin高于4*Vgs+Ib_Vds时，诸如Vin为6.5V，偏置电路中的晶体管304至310以及晶体管220至226二者处于导通状态，则第一偏置电路230和第二偏置电路330的输出节点的电位均为4Vgs，从而使Vtp＝Vin-4*Vgs并且Vtn＝4*Vgs，因此确保了半导体装置中的关键晶体管(202、204、410以及210、212)的源漏电压Vds能够处于工艺要求的有效工作电压范围内，诸如典型的3.3V。

当Vin低于4*Vgs+Ib_Vds时，诸如Vin为1.8V，偏置电路中的晶体管304至310以及晶体管220至226二者处于截止状态，则第一偏置电路230的输出节点的电位与Vin相等，即Vtn＝Vin；而第二偏置电路330的输出节点的电位与GND相等，即Vtp＝GND，因此，在输入电压较低的情况下，半导体装置中的关键晶体管(202、204、410以及210、212)的源漏电压Vds依然能够处于工艺要求的有效工作电压范围内。

注意，与仅设置用于提供第一偏置电压Vtn的第一偏置电路230相比，设置两条偏置电路，可以进一步将半导体装置的工作电压范围的高压从5V提高至6.5V。同样地，本领域技术人员应该理解，第二偏置电路330中的晶体管的数目不限于此，可以是根据电流源以及产品设计而变化的任何数目。在另一实施例中，晶体管的数目可以是3至5。

此外，由于PMOS晶体管阈值电压的绝对值一般偏高，要求有较高的工作电压，所以第一偏置电路230中的具有N型导电类型的晶体管的数目可以大于或等于第二偏置电路330中的具有P型导电类型的晶体管的数目。例如，第一偏置电路230中的晶体管的数目可以为5，第二偏置电路330中的晶体管的数目可以为4。

本说明书和附图中公开的实施例旨在帮助本领域的普通技术人员更清晰地理解本公开，而不是旨在限制本公开的界限。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，各种修改都是可能的。本发明的范围由本发明所附的权利要求及其等同物定义。

Claims (12)

1.一种半导体装置，包括电压调节电路，该电压调节电路包括：

电压输入端和接地端；

功率晶体管，连接在所述电压输入端与所述接地端之间；

第一偏置电路，具有用于提供第一偏置电压的第一输出节点，所述第一偏置电路包括在所述电压输入端与所述接地端之间串联连接的第一电流源和第一多个晶体管，其中所述第一多个晶体管以二极管的方式连接，所述第一输出节点连接在所述第一电流源和所述第一多个晶体管之间；

第一晶体管，所述第一晶体管的栅极与所述第一输出节点连接，并且通过所述第一输出节点从所述第一偏置电路接收所述第一偏置电压；以及

第二晶体管，与所述第一晶体管串联连接在所述电压输入端与所述接地端之间，其中所述第一晶体管、所述第二晶体管，以及所述第一多个晶体管具有第一导电类型。

2.根据权利要求1所述的半导体装置，还包括：

放大器，所述放大器包括串联连接在所述电压输入端与所述接地端之间的第一晶体管对和第二晶体管对，所述第一晶体管对和所述第二晶体管对分别包括具有共同连接的栅极的成对的晶体管，并且具有所述第一导电类型，其中所述第一晶体管对包括所述第一晶体管。

3.根据权利要求1所述的半导体装置，其中所述第一晶体管的漏极连接到所述功率晶体管的栅极。

4.根据权利要求3所述的半导体装置，还包括：

放大器，所述放大器包括串联连接在所述电压输入端与所述接地端之间的第一晶体管对和第二晶体管对，所述第一晶体管对和所述第二晶体管对分别包括具有共同连接的栅极的成对的晶体管，并且具有所述第一导电类型，并且所述第一晶体管对的栅极连接到所述第一偏置电路的所述第一输出节点。

5.根据权利要求4所述的半导体装置，其中

所述第一晶体管与所述第一晶体管对通过不同的所述第一偏置电路被单独地偏置。

6.根据权利要求1-2和4中的任一项所述的半导体装置，还包括：

第二偏置电路，具有用于提供第二偏置电压的第二输出节点，所述第二偏置电路包括在所述电压输入端与所述接地端之间串联连接的第二电流源以及第二多个晶体管，其中所述第二多个晶体管以二极管的方式连接，所述第二输出节点连接在所述第二电流源和所述第二多个晶体管之间；

第三晶体管，所述第三晶体管的栅极与所述第二输出节点连接，并且通过所述第二输出节点从所述第二偏置电路接收所述第二偏置电压；以及

第四晶体管，与所述第三晶体管串联连接在所述电压输入端与所述接地端之间，所述第三晶体管、所述第四晶体管，以及所述第二多个晶体管具有与所述第一导电类型相反的导电类型。

7.根据权利要求6所述的半导体装置，还包括：

放大器，所述放大器包括：串联连接在所述电压输入端与所述接地端之间的第三晶体管对，所述第三晶体管对包括具有共同连接的栅极的成对的晶体管，并且具有所述第二导电类型，其中所述第三晶体管对包括所述第四晶体管。

8.根据权利要求6所述的半导体装置，其中所述第一多个晶体管的数目大于或等于所述第二多个晶体管的数目。

9.根据权利要求8所述的半导体装置，其中

所述第一多个晶体管的数目至少为3。

10.根据权利要求8所述的半导体装置，其中

所述第一多个晶体管的数目为4或5。

11.根据权利要求1-5和7-10中任一项所述的半导体装置，其中

所述半导体装置是在3.3V的低压工艺下制成的，并且在输入电压为1.8V至6.5V的范围内进行工作。

12.根据权利要求6所述的半导体装置，其中

所述半导体装置是在3.3V的低压工艺下制成的，并且在输入电压为1.8V至6.5V的范围内进行工作。

Images