CN103941798A

CN103941798A - 低压差线性稳压器

Info

Publication number: CN103941798A
Application number: CN201410184115.0A
Authority: CN
Inventors: 郑烷; 胡铁刚
Original assignee: Hangzhou Silan Microelectronics Co Ltd
Current assignee: Hangzhou Silan Microelectronics Co Ltd
Priority date: 2014-04-30
Filing date: 2014-04-30
Publication date: 2014-07-23
Anticipated expiration: 2034-04-30
Also published as: CN103941798B

Abstract

公开了一种低压差线性稳压器，包括：主电流路径，包括由相反导电类型的第一晶体管和第二晶体管构成的级联结构，该主电流路径的一端作为输入端，另一端作为输出端；采样电阻网络，连接在输出端和地之间，用于提供输出电压的采样电压；电荷泵，用于产生第一栅极电压，并且将第一栅极电压提供给第一晶体管的栅极；以及运算放大器，用于根据采样电压和参考电压产生第二栅极电压，并且将第二栅极电压提供给第二晶体管的栅极，其中，所述低压差线性稳压器还包括箝位电路，所述箝位电路连接在电荷泵的输出端与运算放大器的供电端之间，用于将第一栅极电压与运算放大器的供电电压之间的电压差维持为恒定值。该低压差线性稳压器可以提高电源抑制比并且改善可靠性。

Description

低压差线性稳压器

技术领域

本发明涉及线性稳压器，更具体地，涉及低压差线性稳压器。

背景技术

低压差线性稳压器(low dropout regulator，缩写为LDO)可以提供与电源及环境温度无关的输出电压，具有一定的负载能力，已经广泛地应用于各种功率芯片中。相对于传统的线性稳压器，LDO允许输入端和输出端之间的电压差较小。例如，LDO的输入端电压可以仅比输出端电压高1.7V，或者更小。

LDO的一个重要参数是电源抑制比(Power Supply Rejection Ratio，缩写为PSRR)，即输入端电压变化与输出端电压变化的比值。如果电源抑制比较大，则LDO在电源环境较差的情形下也能够提供稳定的输出端电压。例如，在LDO用于驱动电动机时，电动机将产生低频噪声和高频噪声。电动机在工作时产生非常大的电流毛刺，进而很容易引起电源毛刺。在现有的LDO中已经提出许多提高电源抑制比的方法,主要用于抑制低频电源噪声。然而,现有的LDO还是可能受到高频电源噪声的不利影响。尖电源毛刺导致LDO输出端电压的波动。结果，LDO的电源抑制比仍然不佳。

因此，期望LDO具有高电源抑制比，以抑制尖电源毛刺对LDO的输出波形的严重干扰。

发明内容

本发明的目的是提供一种可以提高电源抑制比，特别是抑制尖电源毛刺的低压差线性稳压器。

根据本发明，提供一种低压差线性稳压器，包括：主电流路径，包括由相反导电类型的第一晶体管和第二晶体管构成的级联结构，该主电流路径的一端作为输入端，另一端作为输出端；采样电阻网络，连接在输出端和地之间，用于提供输出电压的采样电压；电荷泵，用于产生第一栅极电压，并且将第一栅极电压提供给第一晶体管的栅极；以及运算放大器，用于根据采样电压和参考电压产生第二栅极电压，并且将第二栅极电压提供给第二晶体管的栅极，其中，所述低压差线性稳压器还包括箝位电路，所述箝位电路连接在电荷泵的输出端与运算放大器的供电端之间，用于将第一栅极电压与运算放大器的供电电压之间的电压差维持为恒定值。

优选地，在所述低压差线性稳压器中，所述恒定值为第一晶体管和第二晶体管的阈值电压之和。

优选地，所述低压差线性稳压器还包括用于给运算放大器提供电源电压的偏置电路，该偏置电路产生的电源电压与输入端电压弱相关

优选地，在所述低压差线性稳压器中，所述偏置电路包括：依次串联连接在输入端和地之间的电流源以及相同导电类型的第三晶体管和第四晶体管，其中在电流源和第三晶体管的中间节点提供电源电压。

优选地，在所述低压差线性稳压器中，所述第三晶体管和所述第四晶体管中的每一个的栅极与其各自的漏极短接。

优选地，在所述低压差线性稳压器中，所述箝位电路包括第五晶体管，所述第五晶体管的栅极与其漏极短接。

优选地，在所述低压差线性稳压器中，所述箝位电路还包括与第五晶体管串联连接并且导电类型的第六晶体管，所述第六晶体管的栅极与其漏极短接。

优选地，在所述低压差线性稳压器中，第五晶体管的导电类型与第一晶体管的导电类型相同，第六晶体管的导电类型与第二晶体管的导电类型相同。

优选地，在所述低压差线性稳压器中，第五晶体管的工艺参数与第一晶体管的工艺参数相同，第六晶体管的工艺参数与第二晶体管的工艺参数相同。

优选地，在所述低压差线性稳压器中，所述箝位电路包括齐纳二极管，其中，所述齐纳二极管的正极与运算放大器的供电端相连接，负极与电荷泵的输出端相连接。

优选地，在所述低压差线性稳压器中，第一晶体管为N型和P型MOSFET中的一种，第二晶体管为N型和P型MOSFET中的另一种。

优选地，在所述低压差线性稳压器中，第三晶体管和第四晶体管均为N型和P型MOSFET中的一种。

优选地，在所述低压差线性稳压器中，第五晶体管为N型和P型MOSFET中的一种，第六晶体管为N型和P型MOSFET中的另一种。

优选地，在所述低压差线性稳压器中，采样电阻网络包括串联在输出端和地之间的第一电阻和第二电阻，并且在第一电阻和第二电阻的中间节点提供输出电压的采样电压。

优选地，在所述低压差线性稳压器中，采样电阻网络包括连接在输出端和地之间的第一电阻，并且在输出端提供输出电压的采样电压。

在本发明的低压差线性稳压器中，由于第一晶体管的隔离作用，输入端电压的电源噪声不会经由主电流路径传递到的低压差线性稳压器的输出端。

该低压差线性稳压器包括箝位电路，使得第一晶体管的栅极驱动电压与第二晶体管的栅极驱动电压之间的电压差可以维持恒定值。在不同的负载电流下，该低压差线性稳压器都可以实现良好的线性调节作用。并且，即使供电电压、温度、工艺参数发生变化，该低压差线性稳压器也可以保证第一晶体管和第二晶体管的正常工作。本发明的低压差线性稳压器可以显著改善电源抑制比并且改善其可靠性。

在优选的实施例中，该低压差线性稳压器包括偏置电路。由于偏置电路的隔离作用，输入端电压的电源噪声也不会通过经由运算放大器的输出而传递到低压差线性稳压器的输出端。因此，该优选的低压差线性稳压器可以进一步改善电源抑制比。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1为根据现有技术的低压差线性稳压器的示意性电路图；

图2为作为本发明的对照例的低压差线性稳压器的示意性电路图；

图3为根据本发明的实施例的低压差线性稳压器的示意性电路图；

图4为根据本发明的低压差线性稳压器的第一实例；

图5为根据本发明的低压差线性稳压器的第二实例；以及

图6为根据本发明的低压差线性稳压器的第三实例。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

图1为根据现有技术的低压差线性稳压器LDO的示意性电路图。该LDO是包括第一晶体管MN1、第二晶体管MP1的级联结构，以及第二晶体管MP1和地之间的采样电阻R1和R2。第二晶体管MP1与采样电阻R1的中间节点作为输出端。

第一晶体管MN1和第二晶体管MP1的导电类型相反。在一个实例中，第一晶体管MN1是N型MOSFET，第二晶体管MP1是P型MOSFET。第一晶体管MN1的漏极连接至输入端，源极连接第二晶体管MP1的源极，第二晶体管MP1的漏极经由采样电阻R1和R2接地。

第一晶体管MN1作为隔离晶体管。电荷泵101连接至第一晶体管MN1的栅极，向其提供栅极电压Vg1。第二晶体管MP1作为调整晶体管，其源漏电压降根据输出端电压的变化。采样电阻R1和R2的中间节点连接至运算放大器U01的同相输入端。运算放大器U01的反相输入端获取参考电压VREF，并将其与同相输入端获取的采样电压相比较。运算放大器U01的输出端连接至第二晶体管MP1的栅极，向其提供栅极电压Vg2。

在工作时，第一晶体管MN1通常工作在饱和区。输入端电压VCC经由第一晶体管MN1提供至第二晶体管MP1的漏极。因此，输入端电压VCC的波动仅仅出现在第一晶体管MN1的漏极。由于第一晶体管MN1的隔离作用，任何低频噪声都不能传递到第二晶体管MP1的输出端。第二晶体管MP1通常工作在线性区，通过调整源漏电压降来稳定输出。当输出电压VLDO的采样电压小于参考电压VREF并且进一步减小时，运算放大器输出的输出电压Vg2降低，从而使输出电压升高。相反，当输出电压VLDO的采样电压大于参考电压VREF并且进一步增加时，运算放大器输出的输出电压Vg2升高，从而使输出电压减小。在供电过程中，输出电压的调整连续进行，从而获得稳定的输出端电压VLDO。

尽管如图1所示的LDO可以利用第一晶体管MN1抑制输入端电压VCC的电源噪声经由主电流路径传递到输出端，然而，运算放大器U01仍然由输入端电压VCC供电。输入端电压VCC的波动，特别是尖电源毛刺，将会明显地影响运算放大器U01的输出，使得第二晶体管MP1的栅极电压Vg2出现明显的波动。在电源噪声很大的情形下，第二晶体管MP1甚至可能由于尖电源毛刺而关闭，使得该LDO不能正常工作。

图2为作为本发明的对照例的LDO的示意性电路图。在图1所示的现有技术的LDO的基础上，将运算放大器U01的电源改为独立的电源或偏置电路供电，例如供电电压为VX。该对照例的LDO的其他方面与图1所示的现有技术的LDO相同。

由于采用独立的电源或偏置电路供电，运算放大器U01的供电电压与输入端电压VCC是弱相关的。输入端电压VCC的波动不会传递到运算放大器U01的输出端，从而该电压波动也不会导致第二晶体管MP1的栅极电压Vg2出现明显的波动。该对照例的LDO不仅抑制输入端电压VCC的电源噪声经由主电流路径传递到输出端，而且抑制输入端电压VCC的电源噪声经由运算放大器U01传递到输出端，从而可以抑制低频噪声以及高频的电源毛刺。

然而，在该对照例的LDO中，由于独立的电源或偏置电路提供供电电压VX，运算放大器U01产生的输出电压，即第二晶体管MP1的栅极电压Vg2的最大值等于供电电压VX。该供电电压VX的大小对LDO的正常工作非常重要。

为了保证第一晶体管MN1和第二晶体管MP1均可正常工作，Vg1和VX必须有一个合理的匹配。如果，Vg1相对于VX太高，在LDO输出小电流的时候，运算放大器U01必须输出更高的电压，使得第二晶体管MP1的栅极电压Vg2增加，以减小第二晶体管MP1中的电流。如果由于供电电压VX的限制，第二晶体管MP1的栅极电压Vg2不能增加至所需的数值，则LDO将无法在小电流负载的情况下工作。反之，如果Vg1太低，则第一晶体管MN1的栅极电压Vg1与第二晶体管MP1的栅极电压Vg2的最大电压差受到限制，LDO的输出电流能力又会不足。

此外，Vg1和VX本身还都会随VCC、温度、工艺参数的变化有很大的差异。在该对照例中，采用彼此独立的电荷泵101和独立的电源提供Vg1和VX，可能导致该LDO的稳定性和可靠性不佳。在有些应用领域，像电子玩具，电池的供电电压随使用时间而在很宽的电源电压范围内工作。相应地，Vg1和VX之间的电压差也会发生很大的变化，难以满足理想的匹配。既要保证LDO能正常工作，又要确保LDO的负载能力的矛盾会变得更加突出。

图3为根据本发明的实施例的LDO的示意性电路图。该LDO的主电流路径与图1所示的根据现有技术的LDO相同，包括第一晶体管MN1、第二晶体管MP1的级联结构，以及第二晶体管MP1和地之间的采样电阻R1和R2。第二晶体管MP1与采样电阻R1的中间节点作为输出端。

在工作时，第一晶体管MN1通常工作在饱和区。输入端电压VCC经由第一晶体管MN1提供至第二晶体管MP1的漏极。因此，输入端电压VCC的波动出现在第一晶体管MN1的漏极。由于第一晶体管MN1的隔离作用，任何低频噪声都不能传递到第二晶体管MP1的输出端。第二晶体管MP1通常工作在线性区，通过调整源漏电压降来稳定输出。当输出电压VLDO的采样电压小于参考电压VREF并且进一步减小时，运算放大器输出的输出电压Vg2降低，从而使输出电压升高。相反，当输出电压VLDO的采样电压大于参考电压VREF并且进一步增加时，运算放大器输出的输出电压Vg2升高，从而使输出电压减小。在供电过程中，输出电压的调整连续进行，从而获得稳定的输出端电压VLDO。

与图1所示的根据现有技术的LDO不同，运算放大器U01并非由输入端电压VCC直接供电。替代地，该LDO包括偏置电路102，用于给运算放大器U01供电。偏置电路102是一个与输入端电压VCC相关的电路模块，用于产生一个电压VCCD。

该LDO还包括连接在电荷泵101的输出端与运算放大器U01的供电端之间的箝位电路103。箝位电路103使得电荷泵101的输出电压Vg1与偏置电路102的输出电压VCCD之间保持恒定的电压差。

在理想的情况下，箝位电路103使得该电压差等于第一晶体管MN1和第二晶体管MP1的阈值电压之和。当第二晶体管MP1的栅极电压Vg2等于VCCD的时候，第一晶体管MN1导通，并且第二晶体管MP1恰好进入导通状态，可以承载很小的负载电流。当第二晶体管MP1的栅极电压Vg2等于0的时候，第一晶体管MN1导通，并且第二晶体管MP1完全导通，可以承载最大的负载电流。

图4为根据本发明的LDO的第一实例。在该LDO中，采样电阻R1和R2构成采样电阻网络，使得运算放大器U01的同相输入端的电压为LDO的输出电压VLDO在采样电阻R2上的分压。也即，在LDO的输出电压大于参考电压VREF时，采样电阻网络包括采样电阻R1和R2。

偏置电路102包括依次串联在输入端电压VCC和地之间的电流源Id、第三晶体管MN3和第四晶体管MN4。第三晶体管MN3和第四晶体管MN4的导电类型相同。在一个实例中，第三晶体管MN3和第四晶体管MN4均为N型MOSFET。第三晶体管MN3的漏极连接至电流源，源极与第四晶体管MN4的漏极连接。第四晶体管MN4的源极接地。并且，第三晶体管MN3和第四晶体管MN4的栅极均短接于其各自的漏极。电流源Id产生恒定电流，从输入端经由第三晶体管MN3和第四晶体管MN4流至地，从而在电流源Id与第三晶体管MN3的中间节点处产生一个和电源弱相关的电压VCCD，用于给运算放大器U01供电。在另一个实例中，偏置电路102还可以包括与第三晶体管MN3和第四晶体管MN4串联连接的更多的晶体管。在又一个实例中，第三晶体管MN3和第四晶体管MN4可以由齐纳二极管代替。

箝位电路103包括在电荷泵101的输出端与运算放大器U01的供电端之间串联连接的第五晶体管MN2和第六晶体管MP2。第五晶体管MN2与第六晶体管MP2的导电类型相反。在一个实例中，第五晶体管MN2为N型MOSFET，第六晶体管MP2为P型MOSFET。第五晶体管MN2的漏极连接至电荷泵101的输出端，源极连接至第六晶体管MP2的源极。第六晶体管MP2的漏极连接至运算放大器U01的供电端。并且，第五晶体管MN2与第六晶体管MP2的栅极均短接于其各自的漏极。电荷泵101产生一个高于VCC的电压。然后，该电压通过第五晶体管MN2与第六晶体管MP2箝位。结果，电压VCCD还作为电荷泵101的输出电压Vg1的基准。电荷泵101的输出电压Vg1与运算放大器U01的供电电压VCCD关联，满足以下等式：

Vg1＝VCCD+Vthp+Vthn，

其中，Vthn为第五晶体管MN2的阈值电压，Vthp为第六晶体管MP2的阈值电压。

在该LDO中，运算放大器U01由包括电流源Id、第三晶体管MN3和第四晶体管MN4的偏置电路单独供电。因此，输入端电压VCC的波动仅仅出现在第一晶体管MN1的漏极。由于第一晶体管MN1的隔离作用，输入端电压VCC的电源噪声不会经由主电流路径传递到LDO的输出端。由于偏置电路的隔离作用，输入端电压VCC的电源噪声也不会通过影响运算放大器U01的输出而传递到LDO的输出端。因此，本发明的LDO可以显著改善电源抑制比。

选择第一晶体管MN1和第五晶体管MN2、第二晶体管MP1与第六晶体管MP2的工艺参数和温度特性相同，使得第五晶体管MN2和第六晶体管MP2的阈值电压之和(Vthp+Vthn)大致等于第一晶体管MN1和第二晶体管MP1的阈值电压之和。无论输入端电压VCC、环境温度和工艺参数如何变化，电荷泵101的输出电压Vg1与运算放大器U01的供电电压VCCD的电压差大致恒定，即电荷泵101的输出电压Vg1始终比运算放大器U01的供电电压VCCD高(Vthp+Vthn)。因此，可以确保第一晶体管MN1和第二晶体管MP1在任何情况下都能正常工作。也就是说在这些条件下该电路都能确保LDO能正常工作，并能最大限度的输出负载电流。这样整个LDO和电源VCC相关的只有MN1的漏极。VCC上的任何波动都不能传递到LDO输出。本发明的LDO和传统LDO的区别在于MN1栅极电压的控制。通过隔离运算放大器U01和VCC的通路来提高LDO的电源抑制比，然后，通过把Vg和运算放大器U01电源关联起来，可以显著改善电源抑制比并且提高LDO的可靠性。

在替代的实施例中，箝位电路103可以包括第一晶体管MN1和第二晶体管MP1中的一个晶体管。电荷泵101的输出电压Vg1与运算放大器U01的供电电压VCCD的电压差大致恒定，大致等于该晶体管的阈值电压。选择该晶体管的参数，使得第一晶体管M1工作在饱和区。

图5为根据本发明的LDO的第二实例。在该LDO中，采样电阻网络仅包括采样电阻R2，从而参考电压VREF等于输出电压VLDO。

偏置电路102与第一实例中的LDO的偏置电路相同。偏置电路102产生一个和电源弱相关的电压VCCD，用于给运算放大器U01供电。箝位电路103与第一实例中的LDO的箝位电路相同。箝位电路103维持电荷泵101的输出电压Vg1与运算放大器U01的供电电压VCCD的电压差大致恒定。

图6为根据本发明的LDO的第三实例。在该LDO中，偏置电路102与第一实例中的LDO的偏置电路相同。偏置电路102产生一个和电源弱相关的电压VCCD，用于给运算放大器U01供电。

箝位电路103包括在电荷泵101的输出端与运算放大器U01的供电端之间连接的齐纳二极管ZD1。具体地，齐纳二极管ZD1的正极与运算放大器U01的供电端相连接，负极与电荷泵101的输出端相连接。运算放大器U01的供电电压VCCD还作为电荷泵101的输出电压Vg1的基准。电荷泵101的输出电压Vg1与运算放大器U01的供电电压VCCD关联，例如，满足以下等式：

Vg1＝VCCD+V_ZD，

其中，V_ZD为齐纳二极管的击穿电压。

选择齐纳二极管的击穿电压V_ZD，使其大致等于第一晶体管MN1和第二晶体管MP1的阈值电压之和(Vthp+Vthn)。电荷泵101的输出电压Vg1与运算放大器U01的供电电压VCCD的电压差大致恒定，即电荷泵101的输出电压Vg1比运算放大器U01的供电电压VCCD大致高(Vthp+Vthn)。因此，可以确保第一晶体管MN1和第二晶体管MP1在任何情况下都能正常工作。也就是说在这些条件下该电路都能确保LDO能正常工作，并能最大限度的输出负载电流。这样整个LDO和电源VCC相关的只有MN1的漏极。VCC上的任何波动都不能传递到LDO输出。本发明的LDO和传统LDO的区别在于MN1栅极电压的控制。通过隔离运算放大器U01和VCC的通路来提高LDO的电源抑制比，然后，通过把Vg和运算放大器U01电源关联起来，可以显著改善电源抑制比并且提高LDO的可靠性。在上述的实施例中，描述了各个晶体管的导电类型。然而，在替代的实例中，第一至第六晶体管中的每一个可以是相反的导电类型，相应地，在图4的电路中需要互换其源极和漏极的位置。此外，正如本领域的技术人员可以理解的那样，上述的电流源可以由辅助晶体管构成，上述的电荷泵可以由包括电容的直流变换器构成。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种低压差线性稳压器，包括：

主电流路径，包括由相反导电类型的第一晶体管和第二晶体管构成的级联结构，该主电流路径的一端作为输入端，另一端作为输出端；

采样电阻网络，连接在输出端和地之间，用于提供输出电压的采样电压；

电荷泵，用于产生第一栅极电压，并且将第一栅极电压提供给第一晶体管的栅极；以及

运算放大器，用于根据采样电压和参考电压产生第二栅极电压，并且将第二栅极电压提供给第二晶体管的栅极，

其中，所述低压差线性稳压器还包括箝位电路，所述箝位电路连接在电荷泵的输出端与运算放大器的供电端之间，用于将第一栅极电压与运算放大器的供电电压之间的电压差维持为恒定值。

2.根据权利要求1所述的低压差线性稳压器，其中，所述恒定值为第一晶体管和第二晶体管的阈值电压之和。

3.根据权利要求1所述的低压差线性稳压器，其中，还包括用于给运算放大器提供电源电压的偏置电路，该偏置电路产生的电源电压与输入端电压弱相关。

4.根据权利要求3所述的低压差线性稳压器，其中，所述偏置电路包括：依次串联连接在输入端和地之间的电流源以及相同导电类型的第三晶体管和第四晶体管，其中在电流源和第三晶体管的中间节点提供电源电压。

5.根据权利要求4所述的低压差线性稳压器，其中，所述第三晶体管和所述第四晶体管中的每一个的栅极与其各自的漏极短接。

6.根据权利要求1所述的低压差线性稳压器，其中，所述箝位电路包括第五晶体管，所述第五晶体管的栅极与其漏极短接。

7.根据权利要求6所述的低压差线性稳压器，其中，所述箝位电路还包括与第五晶体管串联连接并且导电类型相反的第六晶体管，所述第六晶体管的栅极与其漏极短接。

8.根据权利要求7所述的低压差线性稳压器，其中，第五晶体管的导电类型与第一晶体管的导电类型相同，第六晶体管的导电类型与第二晶体管的导电类型相同。

9.根据权利要求7所述的低压差线性稳压器，其中，第五晶体管的工艺参数与第一晶体管的工艺参数相同，第六晶体管的工艺参数与第二晶体管的工艺参数相同。

10.根据权利要求1所述的低压差线性稳压器，其中，所述箝位电路包括齐纳二极管，其中，所述齐纳二极管的正极与运算放大器的供电端相连接，负极与电荷泵的输出端相连接。

11.根据权利要求1所述的低压差线性稳压器，其中，第一晶体管为N型和P型MOSFET中的一种，第二晶体管为N型和P型MOSFET中的另一种。

12.根据权利要求4所述的低压差线性稳压器，其中，第三晶体管和第四晶体管均为N型和P型MOSFET中的一种。

13.根据权利要求7所述低压差线性稳压器，其中，第五晶体管为N型和P型MOSFET中的一种，第六晶体管为N型和P型MOSFET中的另一种。

14.根据权利要求1所述的低压差线性稳压器，其中，采样电阻网络包括串联在输出端和地之间的第一电阻和第二电阻，并且在第一电阻和第二电阻的中间节点提供输出电压的采样电压。

15.根据权利要求1所述的低压差线性稳压器，其中，采样电阻网络包括连接在输出端和地之间的第一电阻，并且在输出端提供输出电压的采样电压。