CN104615184B - 一种cmos基准电流和基准电压产生电路 - Google Patents

Abstract

本发明公开了一种CMOS基准电流和基准电压产生电路。构建了两个工作于饱和区的MOS管，使流过这两个MOS管的电流相等且由其栅源电压的绝对值之差得到，并利用该电流产生基准电流或基准电压。在这两个MOS管的导电类型相同时，通过调整其尺寸，将其栅源电压的绝对值之差转化为其阈值电压的绝对值之差；在这两个MOS管的导电类型相反时，通过调整其尺寸，使输出的基准电压对温度的导数为0。本发明能有效消除温度对基准电压的影响，从而大幅降低基准电压的温度漂移系数，还能最大限度地降低电源电压和工艺对基准电流和基准电压的影响。此外，本发明是纯CMOS电路，电路的功耗较低，且芯片的面积较传统的带隙基准源明显降低。

Description

一种CMOS基准电流和基准电压产生电路

技术领域

本发明属于模拟集成电路技术领域，更具体地，涉及一种CMOS基准电流和基准电压产生电路。

背景技术

基准电压源和基准电流源是许多模拟和数模混合集成电路中的一个重要的单元模块，广泛应用于能量转换器、模数转换器和低压差线性稳压器等电路中。随着集成电路芯片尺寸的不断缩小，同时性能的不断提升，设计高精度低电压低功耗高性能的电压基准源和基准电流源，已经成为集成电路领域中的一个受关注的焦点。

传统的最常用的基准电压源是带隙基准源，其基本的设计思路是：利用双极型晶体管的具有负温度系数的基极和发射极的电压差V_BE，以及具有正温度系数的两个不同发射结面积的发射结电压之差△V_BE，将两者按照一定的加权相加，就可以得到一个基本与温度无关的零温度系数的基准电压。

但是，利用双极型晶体管的特性设计的带隙基准源具有一系列的缺点。首先，具有负温度系数的基极和发射极的电压差V_BE，其电压值在0.7V左右，对于电压要求较低的基准电压源则不适用。其次，双极型晶体管的面积较大，增加了设计电路的成本。最后，带隙电压源正常工作时，流过双极型晶体管的电流较大，一般为uA量级，增大了电路的功耗。

传统的基准电流源采用自举的方法，利用工作于饱和区的电流镜和一个连接在电流镜的一个MOS管源极的电流调节电阻，得到和电源电压无关的基准电流。这种情况忽略了沟长调制效应，实际得到的电流受到电源的影响，电源电压调整率较大。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种CMOS基准电流和基准电压产生电路，能有效消除温度对基准电压的影响，从而大幅降低基准电压的温度漂移系数，还能最大限度地降低电源电压和工艺对基准电流和基准电压的影响，且电路功耗低，芯片面积小。

为实现上述目的，按照本发明的一个方面，提供了一种CMOS基准电流产生电路，其特征在于，包括第一MOS管、第二MOS管和第一电阻；所述第一MOS管和所述第一电阻连接构成第一电流支路，所述第二MOS管为二极管连接，构成第二电流支路，所述第一电流支路和所述第二电流支路并联；所述第一MOS管和所述第二MOS管工作在饱和区，流过所述第一电流支路和所述第二电流支路的电流相等且为所述第二MOS管和所述第一MOS管的栅源电压的绝对值之差与所述第一电阻的阻值之比；利用流过所述第一电流支路的电流产生基准电流；其中，所述第一MOS管和所述第二MOS管的导电类型相同时，所述第一MOS管和所述第二MOS管的宽长比相等。

优选地，该CMOS基准电流产生电路还包括第二和第三PMOS管P₂₂和P₂₃以及第一和第二NMOS管N₂₁和N₂₂；所述第一MOS管为第一PMOS管P₂₁，所述第二MOS管为第四PMOS管P₂₄或第三NMOS管N₂₃；所述第一至第三PMOS管P₂₁～P₂₃的源极连接电源V_DD，所述第一PMOS管P₂₁的漏极通过所述第一电阻连接所述第一NMOS管N₂₁的漏极，所述第一PMOS管P₂₁的栅极连接所述第二和第三PMOS管P₂₂和P₂₃的栅极以及所述第一PMOS管P₂₁的漏极，所述第二PMOS管P₂₂的漏极连接所述第二NMOS管N₂₂的漏极和栅极以及所述第一NMOS管N₂₁的栅极，所述第一和第二NMOS管N₂₁和N₂₂的源极接地；所述第三PMOS管P₂₃的漏极作为所述基准电流产生电路的输出端I_ref；所述第二MOS管为第四PMOS管P₂₄时，所述第四PMOS管P₂₄的源极连接电源V_DD，所述第四PMOS管P₂₄的漏极和栅极连接所述第一NMOS管N₂₁的漏极；所述第二MOS管为第三NMOS管N₂₃时，所述第三NMOS管N₂₃的漏极和栅极连接电源V_DD，所述第三NMOS管N₂₃的源极连接所述第一NMOS管N₂₁的漏极。

优选地，该CMOS基准电流产生电路还包括第一至第三PMOS管P₄₁～P₄₃以及第一NMOS管N₄₁；所述第一MOS管为第二NMOS管N₄₂，所述第二MOS管为第三NMOS管N₄₃或第四PMOS管P₄₄；所述第一至第三PMOS管P₄₁～P₄₃的源极连接电源V_DD，所述第一PMOS管P₄₁的漏极连接所述第一NMOS管N₄₁的漏极，所述第一PMOS管P₄₁的栅极连接所述第二和第三PMOS管P₄₂和P₄₃的栅极以及所述第一PMOS管P₄₁的漏极，所述第二PMOS管P₄₂的漏极通过所述第一电阻连接所述第二NMOS管N₄₂的漏极和栅极以及所述第一NMOS管N₄₁的栅极，所述第一和第二NMOS管N₄₁和N₄₂的源极接地，所述第三PMOS管P₄₃的漏极作为所述基准电流产生电路的输出端I_ref；所述第二MOS管为第三NMOS管N₄₃时，所述第三NMOS管N₄₃的漏极和栅极连接所述第二PMOS管P₄₂的漏极，所述第三NMOS管N₄₃的源极接地；所述第二MOS管为第四PMOS管P₄₄时，所述第四PMOS管P₄₄的源极连接所述第二PMOS管P₄₂的漏极，所述第四PMOS管P₄₄的漏极和栅极接地。

优选地，该CMOS基准电流产生电路还包括第一PMOS管P₆₁，第三至第六PMOS管P₆₃～P₆₆，以及第一至第七NMOS管N₆₁～N₆₇；所述第一MOS管为第二PMOS管P₆₂，所述第二MOS管为第七PMOS管P₆₇或第八NMOS管N₆₈；所述第一至第四PMOS管P₆₁～P₆₄的源极连接电源V_DD；所述第一PMOS管P₆₁的漏极连接所述第一NMOS管N₆₁的漏极和栅极以及所述第二NMOS管N₆₂的栅极，所述第一NMOS管N₆₁的源极连接所述第二NMOS管N₆₂的漏极，所述第二NMOS管N₆₂的源极连接所述第三NMOS管N₆₃的漏极和栅极；所述第二PMOS管P₆₂的漏极通过所述第一电阻连接所述第四NMOS管N₆₄的漏极，所述第四NMOS管N₆₄的源极连接所述第六NMOS管N₆₆的漏极；所述第三PMOS管P₆₃的漏极连接所述第五PMOS管P₆₅的源极，所述第五PMOS管P₆₅的漏极连接所述第五NMOS管N₆₅的漏极以及所述第六和第七NMOS管N₆₆和N₆₇的栅极，所述第五NMOS管N₆₅的源极连接所述第七NMOS管N₆₇的漏极，所述第四和第五NMOS管N₆₄和N₆₅的栅极连接所述第一NMOS管N₆₁的源极，所述第三NMOS管N₆₃以及所述第六和第七NMOS管N₆₆和N₆₇的源极接地；所述第四PMOS管P₆₄的漏极连接所述第六PMOS管P₆₆的源极，所述第二至第四PMOS管P₆₂～P₆₄的栅极连接所述第一PMOS管P₆₁的栅极，所述第五和第六PMOS管P₆₅和P₆₆的栅极连接所述第四NMOS管N₆₄的漏极，所述第六PMOS管P₆₆的漏极作为所述基准电流产生电路的输出端I_ref；所述第二MOS管为第七PMOS管P₆₇时，所述第七PMOS管P₆₇的源极连接电源V_DD，所述第七PMOS管P₆₇的漏极和栅极连接所述第四NMOS管N₆₄的漏极；所述第二MOS管为第八NMOS管N₆₈时，所述第八NMOS管N₆₈的漏极和栅极连接电源V_DD，所述第八NMOS管N₆₈的源极连接所述第四NMOS管N₆₄的漏极。

优选地，该CMOS基准电流产生电路还包括第一至第九PMOS管P₈₁～P₈₉以及第一和第二NMOS管N₈₁和N₈₂；所述第一MOS管为第三NMOS管N₈₃，所述第二MOS管为第四NMOS管N₈₄或第十PMOS管P₈₁₀；所述第一至第四PMOS管P₈₁～P₈₄的源极连接电源V_DD；所述第一PMOS管P₈₁的栅极和漏极连接所述第五PMOS管P₈₅的源极，所述第五PMOS管P₈₅的漏极连接所述第六PMOS管P₈₆的源极，所述第五PMOS管P₈₅的栅极连接所述第六PMOS管P₈₆的栅极和漏极以及所述第一NMOS管N₈₁的漏极；所述第二PMOS管P₈₂的漏极连接所述第七PMOS管P₈₇的源极，所述第七PMOS管P₈₇的漏极连接所述第二NMOS管N₈₂的漏极；所述第三PMOS管P₈₃的漏极连接所述第八PMOS管P₈₈的源极，所述第八PMOS管P₈₈的漏极通过所述第一电阻连接所述第三NMOS管N₈₃的漏极和栅极以及所述第一和第二NMOS管N₈₁和N₈₂的栅极；所述第一至第三NMOS管N₈₁～N₈₃的源极接地；所述第四PMOS管P₈₄的栅极连接所述第二和第三PMOS管P₈₂和P₈₃的栅极以及所述第七PMOS管P₈₇的漏极，所述第四PMOS管P₈₄的漏极连接所述第九PMOS管P₈₉的源极，所述第七至第九PMOS管P₈₇～P₈₉的栅极连接所述第五PMOS管P₈₅的漏极，所述第九PMOS管的漏极作为所述基准电流产生电路的输出端I_ref；所述第二MOS管为第四NMOS管N₈₄时，所述第四NMOS管N₈₄的漏极和栅极连接所述第八PMOS管P₈₈的漏极，所述第四NMOS管N₈₄的源极接地；所述第二MOS管为第十PMOS管P₈₁₀时，所述第十PMOS管P₈₁₀的源极连接所述第八PMOS管P₈₈的漏极，所述第十PMOS管P₈₁₀的漏极和栅极接地。

按照本发明的另一方面，提供了一种CMOS基准电压产生电路，其特征在于，包括上述任一CMOS基准电流产生电路和第二电阻；所述第二电阻的一端连接所述基准电流产生电路的输出端I_ref，作为所述基准电压产生电路的输出端V_ref，所述第二电阻的另一端接地；其中，所述第一MOS管和所述第二MOS管的导电类型相反时，所述基准电压产生电路输出的基准电压对温度的导数为0。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：

(1)构建了两个工作于饱和区的MOS管，使流过这两个MOS管的电流相等且由其栅源电压的绝对值之差得到，并利用该电流产生基准电流或基准电压。在这两个MOS管的导电类型相同(均为NMOS管或均为PMOS管)时，通过调整其尺寸，将其栅源电压的绝对值之差转化为其阈值电压的绝对值之差；在这两个MOS管的导电类型相反(一个为NMOS管，另一个为PMOS管)时，通过调整其尺寸，使输出的基准电压对温度的导数为0。本发明能有效消除温度对基准电压的影响，从而大幅降低基准电压的温度漂移系数，还能最大限度地降低电源电压和工艺对基准电流和基准电压的影响。

(2)采用共源共栅的电流镜像结构，能减小沟道长度调制效应的影响，大幅提高电流镜像的精度，并进一步降低基准电压的温度漂移系数。

(3)本发明是纯CMOS电路，电路的功耗较低，且芯片的面积较传统的带隙基准源明显降低。

附图说明

图1是基本的电流源电路；

图2是本发明第一个实施例的P-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；

图3是本发明第二个实施例的N-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；

图4是本发明第三个实施例的N-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；

图5是本发明第四个实施例的P-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；

图6是本发明第五个实施例的P-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；

图7是本发明第六个实施例的N-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；

图8是本发明第七个实施例的N-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；

图9是本发明第八个实施例的P-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

本发明是在传统的电流源电路的基础上改进得到，传统的基本电流源电路如图1所示。PMOS管P₁₁与P₁₂构成一对电流镜结构，且P₁₁和P₁₂具有相同的尺寸，所以使电流I_ref1和I_out相等。由于电阻R_s的作用，NMOS管N₁₁和N₁₂的栅源电压不相等。使N₁₂的宽长比是N₁₁的K₁倍，则有：

V_GSN11＝V_GSN12+I_outR_s(1)

其中，V_GSN11和V_GSN12分别为N₁₁和N₁₂的栅源电压。又电流源正常工作时，N₁₁和N₁₂工作于饱和区，所以有：

$\sqrt{\frac{{2I}_{\mathrm{out}}}{{\mathrm{\μ}}_n{C}_{\mathrm{OX}}{(W/L)}_{N11}}}+V_{\mathrm{THN}11}=\sqrt{\frac{{2I}_{\mathrm{out}}}{{\mathrm{\μ}}_n{C}_{\mathrm{OX}}{K}_1{(W/L)}_{N11}}}+V_{\mathrm{THN}12}+I_{\mathrm{out}}{R}_S---\left(2\right)$

则可以得到输出电流为：

$I_{\mathrm{out}}=\frac{2}{{\mathrm{\μ}}_n{C}_{\mathrm{OX}}{(W/L)}_{N11}}\frac{1}{R_S^2}{(1-\frac{1}{\sqrt{K_1}})}^2---\left(3\right)$

其中，μ_nC_OX是N₁₁和N₁₂的工艺常数，(W/L)_N11是N₁₁的宽长比，V_THN11和V_THN12分别是N₁₁和N₁₂的阈值电压。

由式(3)可以看到，理论上输出的电流与电源电压无关。但实际上，由于沟长调制效应的作用，电路中的电流受到电源电压的影响。此外，工艺也对电流有影响。为最大限度地减小沟长调制效应，在图1的电路中，P₁₁、P₁₂应采用较长沟道的器件。

在传统的电流源的基础上，设计基准电流和基准电压产生电路，能使输出的基准电流和基准电压基本与电源电压无关，以提高线性调整率和电源抑制比。

本发明第一个实施例的P-P型CMOS基准电流和基准电压产生电路如图2所示。如图2(a)所示，基准电流产生电路包括第一至第四PMOS管P₂₁～P₂₄，第一和第二NMOS管N₂₁和N₂₂，以及第一电阻R₂₁。第一至第四PMOS管P₂₁～P₂₄的源极连接电源V_DD，第一PMOS管P₂₁的漏极通过第一电阻R₂₁连接第一NMOS管N₂₁的漏极，第一PMOS管P₂₁的栅极连接第二和第三PMOS管P₂₂和P₂₃的栅极以及第一PMOS管P₂₁的漏极，第二PMOS管P₂₂的漏极连接第二NMOS管N₂₂的漏极和栅极以及第一NMOS管N₂₁的栅极，第一和第二NMOS管N₂₁和N₂₂的源极接地，第四PMOS管P₂₄的漏极连接第四PMOS管P₂₄的栅极和第一NMOS管N₂₁的漏极，第三PMOS管P₂₃的漏极作为基准电流产生电路的输出端I_ref。

如图2(a)所示，P₂₁和P₂₂构成电流镜像结构，其宽长比之比为1:1，使流过P₂₁和P₂₂的电流相等，均为I₂。N₂₁和N₂₂也构成一对电流镜结构，其宽长比之比为2:1，则流过N₂₁的电流为2I₂，流过N₂₂的电流为I₂。P₂₄为二极管连接，因为流过N₂₁的电流为2I₂，流过P₂₁的电流为I₂，故流过P₂₄的电流也为I₂。可以得到I₂为：

$I_2=\frac{\left|V_{\mathrm{GSP}24}\right|-\left|V_{\mathrm{GSP}21}\right|}{R_{21}}---\left(4\right)$

其中，V_GSP24和V_GSP21分别为P₂₄和P₂₁的栅源电压。电路正常工作时，P₂₁和P₂₄处于饱和状态，可以分别得到：

$\left|V_{\mathrm{GSP}24}\right|=\left|V_{\mathrm{THP}24}\right|+\sqrt{\frac{{2I}_2}{\left({\mathrm{\μ}}_p{C}_{\mathrm{OX}}\right){(W/L)}_{P24}}}---\left(5\right)$

$\left|V_{\mathrm{GSP}21}\right|=\left|V_{\mathrm{THP}21}\right|+\sqrt{\frac{{2I}_2}{\left({\mathrm{\μ}}_p{C}_{\mathrm{OX}}\right){(W/L)}_{P21}}}---\left(6\right)$

其中，V_THP24和V_THP21分别为P₂₄和P₂₁的阈值电压，μ_pC_OX是P₂₄和P₂₁的工艺常数，(W/L)_P24和(W/L)_P21分别是P₂₄和P₂₁的宽长比。将式(5)和(6)代入式(4)，得到I₂的表达式为：

$I_2=\frac{\left|V_{\mathrm{THP}24}\right|-\left|V_{\mathrm{THP}21}\right|}{R_{21}}+\frac{\sqrt{{2I}_2}}{R_{21}}(\sqrt{\frac{1}{\left({\mathrm{\μ}}_p{C}_{\mathrm{OX}}\right){(W/L)}_{P24}}}-\sqrt{\frac{1}{\left({\mathrm{\μ}}_p{C}_{\mathrm{OX}}\right){(W/L)}_{P21}}})---\left(7\right)$

对于PMOS器件，阈值电压V_THP和载流子的迁移率都受到温度的影响。且阈值电压与温度的近似线性关系为：

V_THP(T)＝V_THP(T₀)-α_vtP(T-T₀)(8)

其中，V_THP(T₀)为温度为T₀时PMOS管的阈值电压；α_vtP是PMOS管阈值电压的温度系数，其值介于1mV/℃至4mV/℃之间。

在式(7)中，第一项即P₂₄和P₂₁的阈值电压之差。由于电阻R₂₁的影响，P₂₄和P₂₁的偏置点不相同，故P₂₄和P₂₁的栅源电压并不相等，且P₂₄和P₂₁均工作在饱和区，也就是说，P₂₄和P₂₁在T₀时的阈值电压不相同。由(8)可以看出，阈值电压的温度系数一定，两个不同的阈值电压之差与温度无关，为定值。因此，需要消除式(7)中第二项中电流及迁移率受温度的影响，为此，通过使P₂₄和P₂₁的尺寸相同，且使I₂尽量较小，可以使式(7)中第二项趋近于0。

从而得到I₂为：

$I_2=\frac{\left|V_{\mathrm{THP}24}\right|-\left|V_{\mathrm{THP}21}\right|}{R_{21}}---\left(9\right)$

P₂₃构成了基准电流产生电路的输出电路。P₂₃的宽长比是P₂₂的K倍，通过复制电流，输出的基准电流为：

$I_{\mathrm{ref}}=K\frac{\left|V_{\mathrm{THp}24}\right|-\left|V_{\mathrm{THp}21}\right|}{R_{21}}---\left(10\right)$

基准电压产生电路如图2(b)所示，在基准电流产生电路的基础上增加了第二电阻R₂₂，第二电阻R₂₂的一端连接基准电流产生电路的输出端I_ref，作为基准电压产生电路的输出端V_ref，另一端接地。P₂₃和R₂₂构成了基准电压产生电路的输出电路，输出的基准电压为：

$V_{\mathrm{ref}}=K\frac{R_{22}\left(\right|V_{\mathrm{THp}24}|-|V_{\mathrm{THp}21}\left|\right)}{R_{21}}---\left(11\right)$

由式(10)和(11)可知，可以通过调整K的值，即通过改变输出镜像晶体管的尺寸，改变输出的基准电流和基准电压值。

由式(9)和(10)可以看出，电流I₂与两个PMOS器件的阈值电压的绝对值之差有关，与电源电压无关，故输出的电流I_ref基本不随电源电压和工艺变化，稳定度非常高，基准电流产生电路可作为基准电流源使用。

由式(11)可以看出，输出的基准电压V_ref与两个PMOS器件的阈值电压的绝对值之差，电阻R₂₂和R₂₁之比，以及电流放大倍数K有关，与电源电压和温度无关(由于两个PMOS器件对温度的变化趋势相同，且基准电压产生电路采用的是比例电阻，故可以不考虑温度对电阻的影响)。由于输出的基准电压与两个PMOS器件的阈值电压的绝对值之差成正比，基准电压产生电路的电源抑制比较大，且输出的基准电压的温度系数非常小。

由于NMOS管和PMOS管的阈值电压具有相似的性质，故可通过改变两个MOS管的类型，构成不同的电路结构，而得到相似特性的基准电流和基准电压产生电路。因此，对于两个阈值电压差值，可以根据MOS管的不同类型，得到四种不同的电路结构。除了图2的P-P型之外，还有N-P、N-N和P-N三种类型。

本发明第二个实施例的N-P型CMOS基准电流和基准电压产生电路如图3所示。与第一个实施例相比，除将第四PMOS管P₂₄替换为第三NMOS管N₂₃之外，其它结构相同，在此不再赘述。

如图3(a)所示，流过P₂₁、P₂₂和N₂₃的电流均为I₃，P₂₁和N₂₃均工作于饱和区，可以得到I₃为：

$I_3=\frac{\left|V_{\mathrm{THN}23}\right|-\left|V_{\mathrm{THP}21}\right|}{R_{21}}+\frac{\sqrt{{2I}_3}}{R_{21}}(\sqrt{\frac{1}{\left({\mathrm{\μ}}_n{C}_{\mathrm{OX}}\right){(W/L)}_{N23}}}-\sqrt{\frac{1}{\left({\mathrm{\μ}}_p{C}_{\mathrm{OX}}\right){(W/L)}_{P21}}})---\left(12\right)$

其中，V_THN23为N₂₃的阈值电压，μ_nC_OX和(W/L)_N23分别为N₂₃的工艺常数和宽长比。对于NMOS器件，其阈值电压V_THN和温度的近似线性关系为：

V_THN(T)＝V_THN(T₀)-α_vtN(T-T₀)(13)

其中，V_THN(T₀)为温度为T₀时NMOS器件的阈值电压，α_vtN是NMOS阈值电压的温度系数，且小于PMOS阈值电压的温度系数α_vtP。载流子迁移率与温度的关系为：

μ(T)＝μ(T₀)(T/T₀)^-m(14)

输出的基准电流为：

$I_{\mathrm{ref}}=\frac{K\left(\right|V_{\mathrm{THN}23}|-|V_{\mathrm{THP}21}\left|\right)}{R_{21}}+\frac{K\sqrt{{2I}_3}}{R_{21}}(\sqrt{\frac{1}{\left({\mathrm{\μ}}_n{C}_{\mathrm{OX}}\right){(W/L)}_{N23}}}-\sqrt{\frac{1}{\left({\mathrm{\μ}}_p{C}_{\mathrm{OX}}\right){(W/L)}_{P21}}})---\left(15\right)$

如图3(b)所示，输出的基准电压为：

$V_{\mathrm{ref}}=\frac{K\left(\right|V_{\mathrm{THN}23}|-|V_{\mathrm{THP}21}\left|\right)R_{22}}{R_{21}}+\frac{K\sqrt{{2I}_3}{R}_{22}}{R_{21}}(\sqrt{\frac{1}{\left({\mathrm{\μ}}_n{C}_{\mathrm{OX}}\right){(W/L)}_{N23}}}-\sqrt{\frac{1}{\left({\mathrm{\μ}}_p{C}_{\mathrm{OX}}\right){(W/L)}_{P21}}})---\left(16\right)$

将式(8)、(13)和(14)代入式(16)中可知，式(16)的第一项的温度系数为正，第二项的温度系数与(W/L)_N23和(W/L)_P21有关，(W/L)_N23和(W/L)_P21取适当的值，使得式(16)对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。

本发明第三个实施例的N-N型CMOS基准电流和基准电压产生电路如图4所示。如图4(a)所示，基准电流产生电路包括第一至第三PMOS管P₄₁～P₄₃，第一至第三NMOS管N₄₁～N₄₃，以及第一电阻R₄₁。第一至第三PMOS管P₄₁～P₄₃的源极连接电源V_DD，第一PMOS管P₄₁的漏极连接第一NMOS管N₄₁的漏极，第一PMOS管P₄₁的栅极连接第二和第三PMOS管P₄₂和P₄₃的栅极以及第一PMOS管P₄₁的漏极，第二PMOS管P₄₂的漏极通过第一电阻R₄₁连接第二NMOS管N₄₂的漏极和栅极以及第一NMOS管N₄₁的栅极，第三NMOS管N₄₃的栅极和漏极连接第二PMOS管P₄₂的漏极，第一至第三NMOS管N₄₁～N₄₃的源极接地，第三PMOS管P₄₃的漏极作为基准电流产生电路的输出端I_ref。

如图4(a)所示，P₄₁和P₄₂构成电流镜像结构，其宽长比之比为1:2，使流过P₄₁的电流为I₄，流过P₄₂的电流为2I₄，N₄₁和N₄₂也构成一对电流镜像结构，其宽长比之比为1:1，则流过N₄₁和N₄₂的电流相等，均为I₄。N₄₃为二极管连接，流过N₄₃的电流为I₄。可以得到为I₄：

$I_4=\frac{\left(\right|V_{\mathrm{THN}43}|-|V_{\mathrm{THN}42}\left|\right)}{R_{41}}+\frac{\sqrt{{2I}_4}}{R_{41}}(\sqrt{\frac{1}{\left({\mathrm{\μ}}_n{C}_{\mathrm{OX}}\right){(W/L)}_{N43}}}-\sqrt{\frac{1}{\left({\mathrm{\μ}}_n{C}_{\mathrm{OX}}\right){(W/L)}_{N42}}})---\left(17\right)$

其中，V_THN43和V_THN42分别为N₄₃和N₄₂的阈值电压，μ_nC_OX是N₄₃和N₄₂的工艺常数，(W/L)_N43和(W/L)_N42分别是N₄₃和N₄₂的宽长比。由于N₄₃和N₄₂均为NMOS管，且流过的电流相等，故使N₄₃和N₄₂的管子尺寸相同，即宽长比相等，就可以使式(17)中的第二项为零，电流I₄只与N₄₃和N₄₂的阈值电压差和电阻R₄₁有关。

P₄₃构成了基准电流产生电路的输出电路。P₄₃的宽长比是P₄₂的K倍，通过复制电流，输出的基准电流为：

$I_{\mathrm{ref}}=K\frac{\left|V_{\mathrm{THN}43}\right|-\left|V_{\mathrm{THN}42}\right|}{R_{41}}---\left(18\right)$

基准电压产生电路如图4(b)所示，输出的基准电压为：

$V_{\mathrm{ref}}=K\frac{R_{42}\left(\right|V_{\mathrm{THN}43}|-|V_{\mathrm{THN}42}\left|\right)}{R_{41}}---\left(19\right)$

可见，N-N型CMOS基准电流和基准电压产生电路与P-P型类似，都是通过使流过两个MOS管的电流相等，将其栅源电压的绝对值之差转化为电流，再通过使两个MOS管的宽长比相等，将其栅源电压的绝对值之差转化为其阈值电压的绝对值之差，从而将其阈值电压的绝对值之差转化为电流，并利用该电流产生基准电压或基准电流。

本发明第四个实施例的P-N型CMOS基准电流和基准电压产生电路如图5所示。与第三个实施例相比，除将第三NMOS管N₄₃替换为第四PMOS管P₄₄之外，其它结构相同，在此不再赘述。

P-N型CMOS基准电流和基准电压产生电路与N-P型类似，都是通过使流过两个MOS管的电流相等，将其栅源电压的绝对值之差转化为电流，并利用该电流产生基准电压或基准电流。选择合适的P₄₄和N₄₂的宽长比，使得输出的基准电压对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。

由于沟长调制效应的影响，上述基准电流和基准电压产生电路的电流并非严格与电源电压无关。事实上，产生的误差主要是由电流镜在复制电流时，并非严格精确复制造成的。因此，上述电路对电流精度的要求很高，电路中镜像结构的电流复制需要非常精确。为减小沟长调制效应的影响，使电流能够尽可能被精确复制，上述电路中的晶体管一般采用较长的沟道。

此外，在图2～5所示的基准电流和基准电压产生电路的基础上作进一步改进，采用共源共栅的电流镜像结构减小沟长调制效应的影响，以尽可能精确地复制电流，并减小基准电压的温度系数，分别得到如图6～9所示的CMOS基准电压和基准电流产生电路。

本发明第五个实施例的P-P型CMOS基准电流和基准电压产生电路如图6所示。如图6(a)所示，基准电流产生电路包括第一至第七PMOS管P₆₁～P₆₇，第一至第七NMOS管N₆₁～N₆₇，以及第一电阻R₆₁。第一至第四PMOS管P₆₁～P₆₄以及第七PMOS管P₆₇的源极连接电源V_DD；第一PMOS管P₆₁的漏极连接第一NMOS管N₆₁的漏极和栅极以及第二NMOS管N₆₂的栅极，第一NMOS管N₆₁的源极连接第二NMOS管N₆₂的漏极，第二NMOS管N₆₂的源极连接第三NMOS管N₆₃的漏极和栅极；第二PMOS管P₆₂的漏极通过第一电阻R₆₁连接第四NMOS管N₆₄的漏极，第四NMOS管N₆₄的源极连接第六NMOS管N₆₆的漏极；第三PMOS管P₆₃的漏极连接第五PMOS管P₆₅的源极，第五PMOS管P₆₅的漏极连接第五NMOS管N₆₅的漏极以及第六和第七NMOS管N₆₆和N₆₇的栅极，第五NMOS管N₆₅的源极连接第七NMOS管N₆₇的漏极，第四和第五NMOS管N₆₄和N₆₅的栅极连接第一NMOS管N₆₁的源极，第三NMOS管N₆₃以及第六和第七NMOS管N₆₆和N₆₇的源极接地；第四PMOS管P₆₄的漏极连接第六PMOS管P₆₆的源极，第二至第四PMOS管P₆₂～P₆₄的栅极连接第一PMOS管P₆₁的栅极，第七PMOS管P₆₇的栅极连接第七PMOS管P₆₇和第四NMOS管N₆₄的漏极以及第五和第六PMOS管P₆₅和P₆₆的栅极，第六PMOS管P₆₆的漏极作为基准电流产生电路的输出端I_ref。

与图2所示的电路相比，在N₆₆和N₆₇上增加了一级共栅管N₆₄和N₆₅，在输出端，P₆₄和P₆₆也构成共源共栅结构，提高了电路的电源抑制比和线性调整率。P₆₁以及N₆₁～N₆₃构成偏置电路，为共栅管提供偏置栅压。P₆₂和P₆₃的宽长比之比为1:1，N₆₆和N₆₇的宽长比之比为2:1，流过P₆₂和P₆₇的电流相等，通过使P₆₂和P₆₇的尺寸相同，将P₆₂和P₆₇的栅源电压的绝对值之差转化为其阈值电压的绝对值之差。P₆₄的宽长比是P₆₃的K倍，通过复制电流，得到基准电流。

基准电压产生电路如图6(b)所示，在基准电流产生电路的基础上增加了第二电阻R₆₂，第二电阻R₆₂的一端连接基准电流产生电路的输出端I_ref，作为基准电压产生电路的输出端V_ref，另一端接地。

相应地，根据构成阈值电压差的MOS管的类型不同，得到四种不同的电路结构，除了图6的P-P型之外，还有N-P、N-N和P-N三种类型。

本发明第六个实施例的N-P型CMOS基准电流和基准电压产生电路如图7所示。与第五个实施例相比，除将第七PMOS管P₆₇替换为第八NMOS管N₆₈之外，其它结构相同，在此不再赘述。通过调整P₆₂和N₆₈的宽长比，使输出的基准电压对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。

本发明第七个实施例的N-N型CMOS基准电流和基准电压产生电路如图8所示。如图8(a)所示，基准电流产生电路包括第一至第九PMOS管P₈₁～P₈₉，第一至第四NMOS管N₈₁～N₈₄，以及第一电阻R₈₁。第一至第四PMOS管P₈₁～P₈₄的源极连接电源V_DD；第一PMOS管P₈₁的栅极和漏极连接第五PMOS管P₈₅的源极，第五PMOS管P₈₅的漏极连接第六PMOS管P₈₆的源极，第五PMOS管P₈₅的栅极连接第六PMOS管P₈₆的栅极和漏极以及第一NMOS管N₈₁的漏极；第二PMOS管P₈₂的漏极连接第七PMOS管P₈₇的源极，第七PMOS管P₈₇的漏极连接第二NMOS管N₈₂的漏极；第三PMOS管P₈₃的漏极连接第八PMOS管P₈₈的源极，第八PMOS管P₈₈的漏极通过第一电阻R₈₁连接第三NMOS管N₈₃的漏极和栅极以及第一和第二NMOS管N₈₁和N₈₂的栅极；第四NMOS管N₈₄的栅极连接第四NMOS管N₈₄和第八PMOS管P₈₈的漏极，第一至第四NMOS管N₈₁～N₈₄的源极接地；第四PMOS管P₈₄的栅极连接第二和第三PMOS管P₈₂和P₈₃的栅极以及第七PMOS管P₈₇的漏极，第四PMOS管P₈₄的漏极连接第九PMOS管P₈₉的源极，第七至第九PMOS管P₈₇～P₈₉的栅极连接第五PMOS管P₈₅的漏极，第九PMOS管的漏极作为基准电流产生电路的输出端I_ref。

与图4所示的电路相比，在P₈₂和P₈₃上增加了一级共栅管P₈₇和P₈₈，在输出端，P₈₄和P₈₉也构成共源共栅结构，提高了电路的电源抑制比和线性调整率。P₈₁、P₈₅、P₈₆和N₈₁构成偏置电路，为共栅管提供偏置栅压。P₈₂和P₈₃的宽长比之比为1:2，N₈₂和N₈₃的宽长比之比为1:1，流过N₈₃和N₈₄的电流相等，通过使N₈₃和N₈₄的尺寸相同，将N₈₃和N₈₄的栅源电压的绝对值之差转化为其阈值电压的绝对值之差。P₈₄的宽长比是P₈₃的K倍，通过复制电流，得到基准电流。

基准电压产生电路如图8(b)所示，在基准电流产生电路的基础上增加了第二电阻R₈₂，第二电阻R₈₂的一端连接基准电流产生电路的输出端I_ref，作为基准电压产生电路的输出端V_ref，另一端接地。

本发明第八个实施例的P-N型CMOS基准电流和基准电压产生电路如图9所示。与第七个实施例相比，除将第四NMOS管N₈₄替换为第十PMOS管P₈₁₀之外，其它结构相同，在此不再赘述。通过调整P₈₁₀和N₈₃的宽长比，使输出的基准电压对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种CMOS基准电流产生电路，其特征在于，包括第一MOS管、第二MOS管和第一电阻；所述第一MOS管和所述第一电阻连接构成第一电流支路，所述第二MOS管的漏极和栅极连接，构成第二电流支路，所述第一电流支路和所述第二电流支路并联；所述第一MOS管和所述第二MOS管工作在饱和区，流过所述第一电流支路和所述第二电流支路的电流相等且为所述第二MOS管和所述第一MOS管的栅源电压的绝对值之差与所述第一电阻的阻值之比；利用流过所述第一电流支路的电流产生基准电流；其中，所述第一MOS管和所述第二MOS管的导电类型相同时，所述第一MOS管和所述第二MOS管的宽长比相等。

2.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第二和第三PMOS管P₂₂和P₂₃以及第一和第二NMOS管N₂₁和N₂₂；所述第一MOS管为第一PMOS管P₂₁，所述第二MOS管为第四PMOS管P₂₄或第三NMOS管N₂₃；

所述第一至第三PMOS管P₂₁～P₂₃的源极连接电源V_DD，所述第一PMOS管P₂₁的漏极通过所述第一电阻连接所述第一NMOS管N₂₁的漏极，所述第一PMOS管P₂₁的栅极连接所述第二和第三PMOS管P₂₂和P₂₃的栅极以及所述第一PMOS管P₂₁的漏极，所述第二PMOS管P₂₂的漏极连接所述第二NMOS管N₂₂的漏极和栅极以及所述第一NMOS管N₂₁的栅极，所述第一和第二NMOS管N₂₁和N₂₂的源极接地；所述第三PMOS管P₂₃的漏极作为所述基准电流产生电路的输出端I_ref；

所述第二MOS管为第四PMOS管P₂₄时，所述第四PMOS管P₂₄的源极连接电源V_DD，所述第四PMOS管P₂₄的漏极和栅极连接所述第一NMOS管N₂₁的漏极；所述第二MOS管为第三NMOS管N₂₃时，所述第三NMOS管N₂₃的漏极和栅极连接电源V_DD，所述第三NMOS管N₂₃的源极连接所述第一NMOS管N₂₁的漏极。

3.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第一至第三PMOS管P₄₁～P₄₃以及第一NMOS管N₄₁；所述第一MOS管为第二NMOS管N₄₂，所述第二MOS管为第三NMOS管N₄₃或第四PMOS管P₄₄；

所述第一至第三PMOS管P₄₁～P₄₃的源极连接电源V_DD，所述第一PMOS管P₄₁的漏极连接所述第一NMOS管N₄₁的漏极，所述第一PMOS管P₄₁的栅极连接所述第二和第三PMOS管P₄₂和P₄₃的栅极以及所述第一PMOS管P₄₁的漏极，所述第二PMOS管P₄₂的漏极通过所述第一电阻连接所述第二NMOS管N₄₂的漏极和栅极以及所述第一NMOS管N₄₁的栅极，所述第一和第二NMOS管N₄₁和N₄₂的源极接地，所述第三PMOS管P₄₃的漏极作为所述基准电流产生电路的输出端I_ref；

所述第二MOS管为第三NMOS管N₄₃时，所述第三NMOS管N₄₃的漏极和栅极连接所述第二PMOS管P₄₂的漏极，所述第三NMOS管N₄₃的源极接地；所述第二MOS管为第四PMOS管P₄₄时，所述第四PMOS管P₄₄的源极连接所述第二PMOS管P₄₂的漏极，所述第四PMOS管P₄₄的漏极和栅极接地。

4.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第一PMOS管P₆₁，第三至第六PMOS管P₆₃～P₆₆，以及第一至第七NMOS管N₆₁～N₆₇；所述第一MOS管为第二PMOS管P₆₂，所述第二MOS管为第七PMOS管P₆₇或第八NMOS管N₆₈；

所述第一至第四PMOS管P₆₁～P₆₄的源极连接电源V_DD；所述第一PMOS管P₆₁的漏极连接所述第一NMOS管N₆₁的漏极和栅极以及所述第二NMOS管N₆₂的栅极，所述第一NMOS管N₆₁的源极连接所述第二NMOS管N₆₂的漏极，所述第二NMOS管N₆₂的源极连接所述第三NMOS管N₆₃的漏极和栅极；所述第二PMOS管P₆₂的漏极通过所述第一电阻连接所述第四NMOS管N₆₄的漏极，所述第四NMOS管N₆₄的源极连接所述第六NMOS管N₆₆的漏极；所述第三PMOS管P₆₃的漏极连接所述第五PMOS管P₆₅的源极，所述第五PMOS管P₆₅的漏极连接所述第五NMOS管N₆₅的漏极以及所述第六和第七NMOS管N₆₆和N₆₇的栅极，所述第五NMOS管N₆₅的源极连接所述第七NMOS管N₆₇的漏极，所述第四和第五NMOS管N₆₄和N₆₅的栅极连接所述第一NMOS管N₆₁的源极，所述第三NMOS管N₆₃以及所述第六和第七NMOS管N₆₆和N₆₇的源极接地；所述第四PMOS管P₆₄的漏极连接所述第六PMOS管P₆₆的源极，所述第二至第四PMOS管P₆₂～P₆₄的栅极连接所述第一PMOS管P₆₁的栅极，所述第五和第六PMOS管P₆₅和P₆₆的栅极连接所述第四NMOS管N₆₄的漏极，所述第六PMOS管P₆₆的漏极作为所述基准电流产生电路的输出端I_ref；

所述第二MOS管为第七PMOS管P₆₇时，所述第七PMOS管P₆₇的源极连接电源V_DD，所述第七PMOS管P₆₇的漏极和栅极连接所述第四NMOS管N₆₄的漏极；所述第二MOS管为第八NMOS管N₆₈时，所述第八NMOS管N₆₈的漏极和栅极连接电源V_DD，所述第八NMOS管N₆₈的源极连接所述第四NMOS管N₆₄的漏极。

5.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第一至第九PMOS管P₈₁～P₈₉以及第一和第二NMOS管N₈₁和N₈₂；所述第一MOS管为第三NMOS管N₈₃，所述第二MOS管为第四NMOS管N₈₄或第十PMOS管P₈₁₀；

所述第一至第四PMOS管P₈₁～P₈₄的源极连接电源V_DD；所述第一PMOS管P₈₁的栅极和漏极连接所述第五PMOS管P₈₅的源极，所述第五PMOS管P₈₅的漏极连接所述第六PMOS管P₈₆的源极，所述第五PMOS管P₈₅的栅极连接所述第六PMOS管P₈₆的栅极和漏极以及所述第一NMOS管N₈₁的漏极；所述第二PMOS管P₈₂的漏极连接所述第七PMOS管P₈₇的源极，所述第七PMOS管P₈₇的漏极连接所述第二NMOS管N₈₂的漏极；所述第三PMOS管P₈₃的漏极连接所述第八PMOS管P₈₈的源极，所述第八PMOS管P₈₈的漏极通过所述第一电阻连接所述第三NMOS管N₈₃的漏极和栅极以及所述第一和第二NMOS管N₈₁和N₈₂的栅极；所述第一至第三NMOS管N₈₁～N₈₃的源极接地；所述第四PMOS管P₈₄的栅极连接所述第二和第三PMOS管P₈₂和P₈₃的栅极以及所述第七PMOS管P₈₇的漏极，所述第四PMOS管P₈₄的漏极连接所述第九PMOS管P₈₉的源极，所述第七至第九PMOS管P₈₇～P₈₉的栅极连接所述第五PMOS管P₈₅的漏极，所述第九PMOS管的漏极作为所述基准电流产生电路的输出端I_ref；

所述第二MOS管为第四NMOS管N₈₄时，所述第四NMOS管N₈₄的漏极和栅极连接所述第八PMOS管P₈₈的漏极，所述第四NMOS管N₈₄的源极接地；所述第二MOS管为第十PMOS管P₈₁₀时，所述第十PMOS管P₈₁₀的源极连接所述第八PMOS管P₈₈的漏极，所述第十PMOS管P₈₁₀的漏极和栅极接地。

6.一种CMOS基准电压产生电路，其特征在于，包括权利要求1至5中任一项所述的CMOS基准电流产生电路和第二电阻；所述第二电阻的一端连接所述基准电流产生电路的输出端I_ref，作为所述基准电压产生电路的输出端V_ref，所述第二电阻的另一端接地；其中，所述第一MOS管和所述第二MOS管的导电类型相反时，所述基准电压产生电路输出的基准电压对温度的导数为0。