CN105955391A - 一种带隙基准电压产生方法及电路 - Google Patents

Abstract

本发明涉及电子通信技术领域，公开了一电压产生电路及电压产生方法，用于产生带隙基准电压。该电压产生电路包括:第一电路，用于产生与温度成正比的第一电压；第二电路，用于产生与温度成反比的第二电压；其中，所述第一电路与所述第二电路连接以使所述第一电压和所述第二电压相加，从而提供所述带隙基准电压；其中，所述第一电路由晶体管实现。应用本发明的技术方案，在产生带隙基准电压的同时，能够降低电路功耗，减小芯片面积。

Description

一种带隙基准电压产生方法及电路

技术领域

本发明涉及电子通信技术领域，特别涉及一种带隙基准电压产生方法及电路。

背景技术

目前，与温度系数关系很小的电压基准或电流被证实在许多模拟电路中是必不可少的，在电路设计领域，将与温度系统关系很小的电压基准称为基准电压。现有产生基准电压的电路设计思路通常是：将两个具有相反温度系数的量以适当的权重相加，那么结果就会显示出零温度系数。例如，对于随温度变化向相反方向变化的电压V1和V2来说，我们选取α1和α2使得这样就得到了具有零温度系数的基准电压V_REF＝α₁V₁+α₂V₂。其中，V_REF为基准电压，α1和α2分别为温度变化相反的温度系数。

如图1所示，即是现有技术中一种产生基准电压的电路图。在图1所示的基准电压产生电路中，对于负温度系数电压，选择的是双极晶体管Q1(BJT)的基极-发射极，其具有负温度系数。对于正温度系数电压，是利用电阻R和双极晶体管Q2(BJT)的基极-发射极的配合。

在设计图1所示的电路时，强制使Vo1与Vo2相等，那么可以得出V_BE1＝V_BE2+RI,即RI＝V_BE1-V_BE2＝V_Tln n。所以，V_O2＝V_BE2+V_Tln n。式中V_T＝kT/q，k和q是常数，T为温度。因此电阻上的电压是一个与温度成正比例的量。这样，我们调整n的值，就可以得到零温度系数的输出电压V_O2。

鉴于图1所示的电路中，如果选择的电阻R的阻值不够大，就需要有足够的电流流过电阻，从而产生造成较高的功耗。如果选择的电阻R的阻值过大，电阻则会占用大量的芯片面积。因此，现有的产生基准电压的电路有必要改进。

发明内容

本发明的目的在于提供一种带隙基准电压产生方法及电路，在产生带隙基准电压的同时，能够降低电路功耗，减小芯片面积。

为解决上述技术问题，本发明的实施方式提供了一种电压产生电路，用于提供带隙基准电压，包括:

第一电路，用于产生与温度成正比的第一电压；

第二电路，用于产生与温度成反比的第二电压；

其中，所述第一电路与所述第二电路连接以使所述第一电压和所述第二电压相加，从而提供所述带隙基准电压；

其中，所述第一电路由晶体管实现。

相应地，本发明还提供了一种带隙基准电压产生方法，包括：

提供第一电路，用于产生与温度成正比的第一电压；

提供第二电路，用于产生与温度成反比的第二电压；以及，

将所述第一电压和所述第二电压相加，从而提供所述带隙基准电压；

其中，所述第一电路由晶体管实现。

本发明实施方式相对于现有技术而言，由于用于产生与温度成正比的第一电压V1的第一电路是由晶体管实现的，在第一电路在产生与温度成正比的第一电压V1时，可控制晶体管工作在亚阈值区域。由于工作在亚阈值区域的晶体管具有低偏置电流与低功耗的特性并且晶体管的尺寸较电阻小，因此与现有技术中产生基准电压的方式相比，本实施例在产生带隙基准电压的同时，能够降低电路功耗，减小芯片面积。

另外，该第一电路包括：一个第一子电路，或者多个串联的第一子电路；其中，该第一子电路由晶体管实现。这样，可以根据第二电路产生的不同电压值V2，灵活调整第一电路中第一子电路的级数，设计方便。

其中，该第一子电路包括：多个MOS管，且所述多个MOS管均工作在亚阈值区。其中，所述多个MOS管包括：

第一N型MOS管，其栅极作为该第一子电路的输入端；第二N型MOS管，其栅极作为该第一子电路的输出端；第一P型MOS管，其源极接工作电压，其漏极分别与其栅极、以及所述第一N型MOS管的漏极连接；第二P型MOS管，其源极接工作电压，其栅极与所述第一P型MOS管的栅极连接，其漏极分别与所述第二N型MOS管的栅极、漏极连接；第三N型MOS管，其漏极分别与所述第一N型MOS管的源极、所述第二N型MOS管的源极连接；其栅极接偏置电压，其源极接接地电压。本实施方式通过多个MOS管的配合，当所有MOS管均工作于亚阈值区域时，可产生与温度成正比的PTAT电压。

附图说明

图1是现有技术中产生基准电压的电路结构示意图；

图2根据本发明第一实施方式的电压产生电路的电路结构示意图；

图3是根据本发明第二实施方式的电压产生电路的电路结构示意图；

图4是根据本发明第二实施方式中第一子电路的电路设计示意图；

图5是根据本发明第三实施方式的电压产生电路的电路结构示意图；

图6是根据本发明第四实施方式的电压产生方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

鉴于现有产生基准电压的电路中，利用电阻来产生与正温度成正比的电压时，若电阻取值小，就会有大电流流过电阻从而造成较高功耗，如果电阻取值较大，电阻则会占用芯片较大面积的问题，本申请的发明人提出了用于提供带隙基准电压的电压产生电路，该电路利用晶体管来产生一个与温度成正比的电压，用来替换电阻两端产生的与温度成正比例的电压，借此来达到降低电路功耗、减小芯片面积的目的。

如图2所示，本发明提供的用于提供带隙基准电压的电压产生电路，包括：第一电路21和与第一电路21连接的第二电路22。可以理解的是，为产生带隙基准电压，该电压产生电路还包括一个恒流源I。恒流源I的一端接工作电压VDD，另一端分别与第一电路21和第二电路22连接。

其中，第一电路21产生与温度成正比的第一电压V1。第二电路22，用于产生与温度成反比的第二电压V2。其中，将第一电路21产生的第一电压V1与第二电压V2相加后，可得到与温度无关的带隙基准电压。

本发明提供的电压产生电路，由于用于产生与温度成正比的第一电压V1的第一电路21是由晶体管实现的，在第一电路21在产生与温度成正比的第一电压V1时，可控制晶体管工作在亚阈值区域。由于工作在亚阈值区域的晶体管具有低偏置电流与低功耗的特性并且晶体管的尺寸较电阻小，因此与现有技术中产生基准电压的方式相比，本实施例在产生带隙基准电压的同时，能够降低电路功耗，减小芯片面积。

需要说明的是，在设计电路的过程中，根据实际取值需要以及与第二电路22的实际配合，该第一电路21可包括第一子电路或者多个串联的第一子电路。该第一子电路由晶体管实现，用于产生PTAT(proportional to absolutetemperature：与绝对温度成正比的)电压。具体地，该第一子电路可以多个包括多个MOS管，且该多个MOS管均工作在亚阈值区域。

同时，第二电路22可以由双极晶体管Q(BJT)实现，如P型双极晶体管。在产生与温度成反比的第二电压V2时，该双极晶体管耦接在工作电压VDD与接地电压VSS之间，双极晶体管Q的输出端作为该第二电路22的输出端。

下面，以第一电路21包括一个或多个第一子电路，第二电路22包括双极晶体管Q为例，通过图3来描述本发明的第二实施实施方式。

本发明第二实施方式涉及一种电压产生电路。第二实施方式与第一实施方式大致相同，主要区别之处在于：在第一实施方式中，并未具体明确由晶体管实现的第一电路21的具体结构，也未明确描述第二电路22的具体结构。而在本发明第二实施方式中，明确了第一电路21、第二电路22的具体结构。

如图3所示，本发明提供的电压产生电路包括第一电路21和第二电路22，以及还包括一恒流源I，以给电压产生电路提供所需要的恒定工作电流。

该第二电路22用于产生第二电压V2，本发明实施方式中第二电路22具体由一双极晶体管Q实现，该双极晶体管Q具体可以为P型晶体管。其中，该第一电路21用于产生第一电压V1，第一电路21包括N个子电路211，即包括一个或多个串联的第一子电路211。在图3所示的电压产生电路中，恒流源I的一端与工作电压VDD连接，另一端分别与双极晶体管Q的发射极、第一子电路的输入端连接。

本发明实施方式的电压产生电路，根据第二电路22产生的电压值V2不同，第一电路21包括的第一子电路211的数量或者说级数也不一样。因此，本发明实施方式提供的电压产生电路，可以根据第二电路22产生的不同电压值V2，灵活调整第一电路21中第一子电路211的级数，设计方便。

其中，每个第一子电路211包括多个MOS管。该多个MOS管用于产生PTAT电压时，该多个MOS管均工作于亚阈值区域。如图4所示，每一个第一子电路211包括多个MOS管，该多个MOS管具体包括：第一N型MOS管MN1，第二N型MOS管MN2，第三N型MOS管MN3，第一P型MOS管MP1,以及第二P型MOS管MP2。

其中，MN1的栅极作为该第一子电路的输入端；MN2的栅极作为该第一子电路的输出端。MP1的源极接工作电压VDD，MP1的漏极与MP1的栅极连接，同时MP1的漏极还与MN1的漏极连接。MP2的源极接工作电压VDD，MP2的栅极与MP1的栅极连接，MP2的漏极分别与MN2的栅极及漏极连接。MN3的漏极分别与MN1的源极、MN2的源极连接；MN3的栅极接偏置电压Vbn，MN3的源极接接地电压VSS。

根据图4可知，当所有的MOS管均工作于亚阈值区域时，即产生PTAT电压，此时得到如下等式：

$I_{D,MN1}=I_{D0}{\left(\frac{W}{L}\right)}_{MN1}{\exp }^{\frac{V_{GS1}-V_{TH}}{{\mathrm{\ξV}}_T}}\mathrm{...}\left(1\right)$

$I_{D,MN2}=I_{D0}{\left(\frac{W}{L}\right)}_{MN2}{\exp }^{\frac{V_{GS2}-V_{TH}}{{\mathrm{\ξV}}_T}}\mathrm{...}\left(2\right)$

从上面的两个P型MOS管，即MP1与MP2组成的电流镜，可以得到：

$I_{D,MN2}=\frac{{\left(\frac{W}{L}\right)}_{MP2}}{{\left(\frac{W}{L}\right)}_{MP1}}{I}_{D,MN1}\mathrm{...}\left(3\right)$

将公式(1)和(1)带入公式(3)，可以得到：

$V_{out}-V_{in}=V_{GS2}-V_{GS1}={\mathrm{\ξV}}_T\ln \frac{{\left(\frac{W}{L}\right)}_{MP2}{\left(\frac{W}{L}\right)}_{MN1}}{{\left(\frac{W}{L}\right)}_{MP1}{\left(\frac{W}{L}\right)}_{MN2}}\mathrm{...}\left(4\right)$

其中，在上述公式(1)-(4)中，I_D,MN1为流过MN1漏极的电流，I_D,MN2为流过MN2漏极的电流；为MN1的长度尺寸和宽度尺寸，为MN1的长度尺寸和宽度尺寸，为MP2的长度尺寸和宽度尺寸，为MP1的长度尺寸和宽度尺寸；V_GS1为MN1的源极-栅极之间的电压；V_GS2为MN2的源极-栅极之间的电压；V_TH为MN1、MN2的开启电压(阈值电压)，I_D0为MN1、MN2的饱和电流；ξ是一个与工艺相关的常数，V_T是一个与温度成正比的量；V_out为输出电压，V_in为输入电压。

通过公式(4)可知，当所有的MOS管均工作于亚阈值区域时，第一子电路211就会产生一个与绝对温度成正比的电压值，即产生PTAT电压。

本发明的第三实施方式涉及一种电压产生电路。第三实施方式与第二实施方式大致相同，主要区别之处在于：在第二实施方式中，并未具体明确由晶体管实现的第一电路21产生的第一电压V1，也未明确描述第二电路22产生的第二电压V2。而在本发明的第三实施方式中，明确了第一电路21、第二电路22产生的具体电压值。

根据上文可知，第二电路22具体由一P型双极晶体管Q实现，其发射极与恒流源I连接，集电极接接地电压VSS，基极接Psub，即衬底电位，以连接到地。由于P型双极晶体管Q用于产生与温度成反比的电压，具体为：

$\frac{\∂V_{BE}}{\∂T}=\frac{V_{BE}-(4+m)V_T-E_g/q}{T}\mathrm{...}\left(5\right)$

上述公式(5)中，V_BE是P型双极晶体管Q的工作点电压，m≈-3/2,V_T＝kT/q，Eg≈1.12eV，k,q是常数。

为产生带隙基准电压V_BG，所以有如下公式：

$V_{BG}=V_{BE}+{\mathrm{K\ξV}}_{T}ln\frac{{\left(\frac{W}{L}\right)}_{MP2}{\left(\frac{W}{L}\right)}_{MN1}}{{\left(\frac{W}{L}\right)}_{MP1}{\left(\frac{W}{L}\right)}_{MN2}}...\left(6\right)$

$\∂V_{BG}/\∂T=0...\left(7\right)$

根据上述公式(1)-(7)，可计算出公式(6)中的K取6。即当第二电路22产生的第二电压为V_BE时，第一电路21中的第一子电路为6级且串联。此时该电压产生电路能够产生带隙基准电压V_BG，此时，电压产生电路的结构如图5所示。

可以理解的是，当第二电路12产生的第二电压发生变化时，为保证第一电路11中包括的串联的第一子电路的级数也会相应发生变化。

本发明第四实施方式涉及一种带隙基准电压产生方法，如图6所示，包括：

步骤61，提供第一电路，用于产生与温度成正比的第一电压V1。

步骤62，提供第二电路，用于产生与温度成反比的第二电压V2。以及，

步骤63，将第一电压V1和第二电压V2相加，从而提供带隙基准电压；其中，第一电路由晶体管实现。

其中，该方法可以采用上述第一至第四实施方式中的电压产生电路来实现，为了减少重复，这里不再赘述。

本发明提供的电压产生方法，由于用于产生与温度成正比的第一电压V1的第一电路是由晶体管实现的，在第一电路在产生与温度成正比的第一电压V1时，可控制晶体管工作在亚阈值区域。由于工作在亚阈值区域的晶体管具有低偏置电流与低功耗的特性并且晶体管的尺寸较电阻小，因此与现有技术中产生基准电压的方式相比，本实施例在产生带隙基准电压的同时，能够降低电路功耗，减小芯片面积。

不难发现，本实施方式为与第一实施方式相对应的方法实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种电压产生电路，用于提供带隙基准电压，其特征在于，包括:

第一电路，用于产生与温度成正比的第一电压；

第二电路，用于产生与温度成反比的第二电压；

其中，所述第一电路与所述第二电路连接以使所述第一电压和所述第二电压相加，从而提供所述带隙基准电压；

其中，所述第一电路由晶体管实现。

2.根据权利要求1所述的电压产生电路，其特征在于，该第一电路包括：一个第一子电路，或者多个串联的第一子电路；

其中，该第一子电路由晶体管实现。

3.根据权利要求1所述的电压产生电路，其特征在于，所述第一子电路包括：多个MOS管，且所述多个MOS管均工作在亚阈值区。

4.根据权利要求3所述的电压产生电路，其特征在于，所述多个MOS管包括：

第一N型MOS管，其栅极作为所述第一子电路的输入端；

第二N型MOS管，其栅极作为所述第一子电路的输出端；

第一P型MOS管，其源极接工作电压，其漏极分别与其栅极、以及所述第一N型MOS管的漏极连接；

第二P型MOS管，其源极接工作电压，其栅极与所述第一P型MOS管的栅极连接，其漏极分别与所述第二N型MOS管的栅极、漏极连接；

第三N型MOS管，其漏极分别与所述第一N型MOS管的源极、所述第二N型MOS管的源极连接；其栅极接偏置电压，其源极接接地电压。

5.根据权利要求2所述的电压产生电路，其特征在于，当所述第一电路包括多个串联的第一子电路时，所述第一子电路的数量为6。

6.根据权利要求1所述的带隙基准电压产生电路，其特征在于，所述第二电路包括:双极晶体管，该双极晶体管耦接在工作电压和接地电压之间，且该双极晶体管的输出端作为该第二电路的输出端。

7.一种带隙基准电压产生方法，其特征在于，包括：

提供第一电路，用于产生与温度成正比的第一电压；

提供第二电路，用于产生与温度成反比的第二电压；以及，

将所述第一电压和所述第二电压相加，从而提供所述带隙基准电压；

其中，所述第一电路由晶体管实现。

8.根据权利要求7所述的带隙基准电压产生方法，其特征在于，该第一电路包括：一个第一子电路，或者多个串联的第一子电路；

其中，该第一子电路由晶体管实现。

9.根据权利要求8所述的带隙基准电压产生方法，其特征在于，该第一子电路包括：多个MOS管，且所述多个MOS管均工作在亚阈值区。

10.根据权利要求9所述的带隙基准电压产生方法，其特征在于，所述多个MOS管包括：

第一N型MOS管，其栅极作为该第一子电路的输入端；

第二N型MOS管，其栅极作为该第一子电路的输出端；

第一P型MOS管，其源极接工作电压，其漏极分别与其栅极、以及所述第一N型MOS管的漏极连接；

第二P型MOS管，其源极接工作电压，其栅极与所述第一P型MOS管的栅极连接，其漏极分别与所述第二N型MOS管的栅极、漏极连接；

第三N型MOS管，其漏极分别与所述第一N型MOS管的源极、所述第二N型MOS管的源极连接；其栅极接偏置电压，其源极接接地电压。