CN103399612B - 无电阻的带隙基准源 - Google Patents

Abstract

一种无电阻的带隙基准源包括正、负温度系数产生电路；负温度系数产生电路包括第一NMOS晶体管以及连接成二极管形式的第一、二双极晶体管，第一、二双极晶体管基极与集电极接地、第一双极晶体管发射极耦合至一运算放大器负输入端，第二双极晶体管发射极连接至第一NMOS晶体管源极，第一NMOS晶体管漏极耦合至运算放大器正输入端，一电流镜耦合至第一NMOS晶体管栅极；正温度系数产生电路包括第三、四NMOS晶体管，第三、四NMOS晶体管源极分别连接至第一双极晶体管发射极和第一NMOS晶体管漏极，并分别耦合至运算放大器的负、正输入端，电流镜耦合至第三、四NMOS晶体管栅极，一NMOS自偏置管耦合至第三、四NMOS晶体管漏极；运算放大器输出端耦合至电流镜。

Description

无电阻的带隙基准源

技术领域

本发明涉及集成电路设计领域，尤其涉及一种为芯片电路提供参考电压和参考电流的新型无电阻的带隙基准源。

背景技术

在基准电压源的设计过程中，通常采用基于硅的带隙电压产生固定电压的技术来产生基准电压，其原理在于，将一个正温度系数(Proportional To Absolute Temperature，PTAT)的电压和一个负温度系数(Complementary To Absolute Temperature，CTAT)的电压按一定的比例相加，产生不随环境温度、电源电压变化的电压值。当温度接近0K时，这个基准电压接近硅的带隙电压，称为“带隙基准”电压。

经典的带隙基准的正温度系数的电压通常来自于两个双极晶体管的基极-发射极电压之差ΔVBE，负温度系数的电压即是双结型晶体管的基极-发射极电压V_BE。将两者按照一定比例进行求和，抵消温度系数，得到具有较好温度特性的电压。基准电压可表示为：V_REF=V_EB+m·ΔV_EB。

在标准CMOS工艺中，双极晶体管的特性参数被证实具有最好的重复性(参考文献Design of Analog CMOS Integrated Circuits，Behzad Razavi)。参考附图1，现有的带电阻带隙基准源的电路图，采用电阻来调节来自于两个双极晶体管的基极-发射极电压之差。但是电阻的模型精确度较低，且电阻面积较大，增加了制造成本，而且带来耦合衬底噪声等不良影响。现有的开关电容实现等效电阻的方法存在需要额外的电路来产生时钟信号，增加了电路的复杂度，同时会引入噪声，以及，芯片内部集成电容又会增加芯片版图的面积，增加成本等诸多弊端。

发明内容

本发明所要解决的技术问题是，提供一种无电阻的带隙基准源，解决现有技术中基准电压源的设计需要采用电阻或者结构复杂的开关电容，给设计者带来不便的问题。

为了解决上述问题，本发明提供了一种无电阻的带隙基准源，包括带隙基准产生电路，所述带隙基准产生电路包括负温度系数产生电路和正温度系数产生电路；所述负温度系数产生电路包括第一NMOS晶体管，以及连接成二极管形式面积不相同的第一双极晶体管与第二双极晶体管，其中所述第一双极晶体管与第二双极晶体管的基极与集电极均接地，所述第一双极晶体管的发射极耦合至一运算放大器的负输入端，所述第二双极晶体管的发射极连接至所述第一NMOS晶体管的源极，所述第一NMOS晶体管的漏极耦合至所述运算放大器的正输入端，并且一电流镜耦合至所述第一NMOS晶体管的栅极以；所述正温度系数产生电路包括第三NMOS晶体管与第四NMOS晶体管，其中所述第三NMOS晶体管与第四NMOS晶体管的源极分别连接至第一双极晶体管的发射极与所述第一NMOS晶体管的漏极，并分别耦合至所述运算放大器的负输入端和正输入端，所述电流镜耦合至所述第三NMOS晶体管与第四NMOS晶体管的栅极，并且一NMOS自偏置管耦合至所述第三NMOS晶体管与第四NMOS晶体管的漏极；所述运算放大器的输出端耦合至所述电流镜。

进一步，所述电流镜包括宽长比相同的第一PMOS晶体管与第二PMOS晶体管，用于实现电流的镜像作用，其中所述第一PMOS晶体管与第二PMOS晶体管的源极与衬底均接电源，所述第一PMOS晶体管与第二PMOS晶体管的栅极连接在一起并耦合至所述运算放大器的输出端，所述第一PMOS晶体管的漏极与所述第三NMOS晶体管的栅极相连，所述第二PMOS晶体管的漏极与所述第一NMOS晶体管和第四NMOS晶体管的栅极相连。

进一步，所述第一PMOS晶体管与第二PMOS晶体管的尺寸相同。

进一步，所述NMOS自偏置管包括宽长比相同的第五NMOS晶体管和第六NMOS晶体管，用于为其他晶体管提供偏置，其中所述第五NMOS晶体管和第六NMOS晶体管均为栅极与漏极相接并分别耦合至所述电流镜，且所述第五NMOS晶体管的栅极与所述第三NMOS晶体管的栅极相连，所述第六NMOS晶体管的栅极与所述第一NMOS晶体管和第四NMOS晶体管的栅极相连，所述第五NMOS晶体管和第六NMOS晶体管的源极分别接至所述第三NMOS晶体管与第四NMOS晶体管的漏极。

进一步，所述第五NMOS晶体管和第六NMOS晶体管的尺寸相同。

进一步，所述负温度系数产生电路进一步包括一第二NMOS晶体管，所述第二NMOS晶体管与所述第一NMOS晶体管宽长比不相同，所述第一双极晶体管与第二双极晶体管的发射极分别连接至所述第二NMOS晶体管与第一NMOS晶体管的源极，所述第二NMOS晶体管与第一NMOS晶体管的漏极分别耦合至一运算放大器的负输入端和正输入端，并且一电流镜耦合至所述第二NMOS晶体管与第一NMOS晶体管的栅极；所述正温度系数产生电路的所述第三NMOS晶体管与第四NMOS晶体管的源极分别连接至所述第二NMOS晶体管与第一NMOS晶体管的漏极。

进一步，所述第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管均为倒比管，工作在线性区。

本发明的优点在于，采用新型的电路结构，不仅克服了现有技术的不足，而且实现了结构简单、性能良好的无电阻的带隙基准源。

本发明的优点还在于本发明提供的无电阻的带隙基准源，由于电路结构中没有使用电阻，因而可以和CMOS工艺相兼容，进而降低了设计的复杂度，减少了芯片的面积；此外本发明的基准电压源采用自偏置管，节省了额外的偏置电路。

附图说明

图1，现有的带电阻带隙基准源的电路图；

图2，本发明所述无电阻的带隙基准源的第一实施方式电路图；

图3，本发明所述无电阻的带隙基准源的第二实施方式电路图。

具体实施方式

下面结合附图对本发明提供的无电阻的带隙基准源的具体实施方式做详细说明。

首先结合附图给出本发明所述无电阻的带隙基准源的第一实施方式。

附图2所示是本实施方式所述无电阻的带隙基准源的电路图，包括带隙基准产生电路、运算放大器30、NMOS自偏置管40以及电流镜50；所述带隙基准产生电路包括负温度系数产生电路10和正温度系数产生电路20。

所述负温度系数产生电路10包括第一NMOS晶体管MN1，以及连接成二极管形式的第一双极晶体管Q1与第二双极晶体管Q2。Q1、Q2连接成二极管的形式，Q1与Q2的基极与集电极均接地；Q1的发射极耦合至运算放大器30的负输入端，Q2的发射极与MN1的源极相连；Q1的发射极还连接至正温度系数产生电路20。其中Q1、Q2的面积不相同，实现基极发射极电压之差，即ΔV_EB=V_EB,Q1－V_EB,Q2。NMOS管MN1衬底接地，源极与Q2的发射极连接，漏极耦合至运算放大器30的正输入端；MN1的栅极分别连接至正温度系数产生电路20、NMOS自偏置管40以及电流镜50。作为优选的实施方式，MN1为倒比管，工作在线性区，做电阻用。

所述正温度系数产生电路20包括第三NMOS晶体管MN3与第四NMOS晶体管MN4。MN3、MN4的源极分别与Q1的发射极以及MN1的漏极连接并作为运算放大器30的负输入端和正输入端；MN3、MN4的漏极分别连接至NMOS自偏置管40的晶体管；MN3的栅极分别连接至NMOS自偏置管40以及电流镜50，MN4的栅极分别连接至MN1的栅极、NMOS自偏置管40以及电流镜50。其中，MN3、MN4的宽长比相同，使得MN3、MN4的栅源电压相同，从而MN3、MN4的栅极电压相同。作为优选的实施方式，MN3、MN4均为倒比管，工作在线性区，做电阻用，且两电阻相同，并且MN3、MN4的尺寸相同，实现MOS管对的完全对称和良好匹配。

所述运算放大器30采用普通的放大器，运算放大器30的负输入端分别与MN3的源极以及Q1的发射极连接，正输入端分别与MN4的源极以及MN1的漏极连接，输出端耦合至所述电流镜50。由于运算放大器30的嵌位作用，使得正温度系数产生电路20的MN3、MN4的源极电压相同。

所述电流镜50包括第一PMOS晶体管MP1与第二PMOS晶体管MP2，用于实现电流的镜像作用。PMOS晶体管MP1和MP2的源极与衬底均接电源，MP1和MP2的栅极连接在一起并耦合至所述运算放大器30的输出端，MP1的漏极与MN3的栅极连接，MP2的漏极与MN4、MN1的栅极连接。其中，MP1和MP2的宽长比相同，使得MP1、MP2的漏源电流相同。作为优选的实施方式，MP1和MP2的尺寸相同，实现电流镜的完全对称和良好匹配。

所述NMOS自偏置管40包括第五NMOS晶体管MN5和第六NMOS晶体管MN6，用于为其他晶体管提供偏置，简化电路结构。MN5、MN6的源极分别与MN3、MN4的漏极连接；MN3、MN5的栅极连接在一起并与MP1的漏极连接，MN1、MN4、MN6的栅极连接在一起并与MP2的漏极连接；且MN5、MN6的漏极分别与MP1、MP2的漏极相接，使得MN5、MN6的电流相同。其中，MN5、MN6的宽长比相同，使得MN5、MN6的栅源电压相同，从而可以忽略沟道长度调制效应和衬底偏置效应。作为优选的实施方式，MN5和MN6的尺寸相同，实现NMOS自偏置管对的完全对称和良好匹配。

接下来结合附图给出本发明所述无电阻的带隙基准源的第二实施方式。

附图3所示是本实施方式所述无电阻的带隙基准源的电路图，与前一实施方式不同的是所述负温度系数产生电路10还包括一第二NMOS晶体管MN2，所述第二NMOS晶体管MN2与所述第一NMOS晶体管MN1宽长比不相同。Q1的发射极与MN2的源极相连，Q2的发射极与MN1的源极相连。其中Q1、Q2的面积不相同，实现基极发射极电压之差，即ΔV_EB=V_EB,Q1－V_EB,Q2。NMOS管MN1与MN2的衬底均接地；MN2、MN1的源极分别与Q1、Q2的发射极连接；MN2、MN1的漏极分别作为运算放大器30的负输入端和正输入端；MN2、MN1的栅极分别连接至正温度系数产生电路20、NMOS自偏置管40以及电流镜50。由于MN1与MN2的宽长比不相同，它们的等效直流电阻也不相同。作为优选的实施方式，MN1、MN2均为倒比管，工作在线性区，做电阻用，且MN1、MN2的单元尺寸相同，实现MOS电阻的良好匹配。

所述正温度系数产生电路20的MN3、MN4的源极分别与MN2、MN1的漏极连接并作为运算放大器30的负输入端和正输入端；MN3、MN4的漏极分别连接至NMOS自偏置管40的晶体管；MN3、MN4的栅极分别连接至MN2与MN1的栅极、NMOS自偏置管40以及电流镜50。其中，MN3、MN4的宽长比相同，使得MN3、MN4的栅源电压相同，从而MN3、MN4的栅极电压相同。作为优选的实施方式，MN3、MN4均为倒比管，工作在线性区，做电阻用，且两电阻相同，并且MN3、MN4的尺寸相同，实现MOS管对的完全对称和良好匹配。

所述运算放大器30采用普通的放大器，运算放大器30的负输入端分别与MN3的源极以及MN2的漏极连接，正输入端分别与MN4的源极以及MN1的漏极连接，输出端耦合至所述电流镜50。由于运算放大器30的嵌位作用，使得正温度系数产生电路20的MN3、MN4的源极电压相同。

所述电流镜50的PMOS晶体管MP1和MP2的源极与衬底均接电源，MP1和MP2的栅极连接在一起并耦合至所述运算放大器30的输出端，MP1的漏极与MN3、MN2的栅极连接，MP2的漏极与MN4、MN1的栅极连接。其中，MP1和MP2的宽长比相同，使得MP1、MP2的漏源电流相同。作为优选的实施方式，MP1和MP2的尺寸相同，实现电流镜的完全对称和良好匹配。

所述NMOS自偏置管40的MN5、MN6的源极分别与MN3、MN4的漏极连接；MN2、MN3、MN5的栅极连接在一起并与MP1的漏极连接，MN1、MN4、MN6的栅极连接在一起并与MP2的漏极连接；且MN5、MN6的漏极分别与MP1、MP2的漏极相接，使得MN5、MN6的电流相同。其中，MN5、MN6的宽长比相同，使得MN5、MN6的栅源电压相同，从而可以忽略沟道长度调制效应和衬底偏置效应。作为优选的实施方式，MN5和MN6的尺寸相同，实现NMOS自偏置管对的完全对称和良好匹配。

以下结合附图3给出本发明的工作方式。

由于所述电流镜的MP1和MP2的宽长比相同，即(W/L)_MP1=(W/L)_MP2，使得MP1、MP2的漏源电流相同，即I_MP1=I_MP2。

由于电流镜的MP1、MP2的漏极分别与NMOS自偏置管MN5、MN6的漏极连接，使得I_MN5=I_MP1、I_MN6=I_MP2，即I_MN5=I_MN6。

NMOS自偏置管的MN5和MN6的宽长比相同，即(W/L)_MN5=(W/L)_MN6，使得MN5、MN6的栅源电压相同，即V_GS，MN5=V_GS，MN6。

运算放大器30的嵌位作用，使得正温度系数产生电路的MN3、MN4的源极电压相同，即V_S，MN3=V_S，MN4。

NMOS自偏置管的MN5、MN6的源极分别与正温度系数产生电路的MN3、MN4的漏极连接，使得I_MN3=I_MN5、I_MN4=I_MN6，即I_MN3=I_MN4。

正温度系数产生电路的MN3、MN4的宽长比相同，即(W/L)_MN3=(W/L)_MN4，使得MN3、MN4的栅源电压相同，即V_GS，MN3=V_GS，MN4，从而MN3、MN4的栅极电压相同，即V_G，MN3=V_G，MN4。由于MN2、MN3、MN5的栅极连接在一起，MN1、MN4、MN6的栅极连接在一起，故有，V_G，MN1=V_G，MN2，V_G，MN5=V_G，MN6。

正温度系数产生电路的MN3、MN4的尺寸相同且均为倒比管，工作在线性区，做电阻用，从而R_MN3=1/[μCox(W/L)_MN3(V_GS，MN3-V_TH)]，R_MN4=1/[μCox(W/L)_MN4(V_GS，MN4-V_TH)]，即R_MN3=R_MN4。

负温度系数产生电路的MN1、MN2的宽长比不相同，即(W/L)_MN1≠(W/L)_MN2，实现MOS管漏源电阻的压降差，即ΔV_R=V_R，MN1-V_R，MN2。

负温度系数产生电路的MN1、MN2的单元尺寸相同且均为倒比管，工作在线性区，做电阻用，从而R_MN1=1/[μCox(W/L)_MN1(V_GS，MN1-V_TH)]，R_MN2=1/[μCox(W/L)_MN2(V_{GS， MN2}-V_TH)]。其中，V_TH为MOS管的阈值电压，C_OX为栅氧化层电容，μ为MOS管载流子的迁移率，W/L为MOS管的宽长比MN1、MN2的宽长比关系可以为(W/L)_MN2=M·(W/L)_MN1，即R_MN1=M·R_MN2，其中M为>1的整数。

优选地，MN1、MN2、MN3、MN4的单元尺寸相同，实现MOS电阻的良好匹配。

负温度系数产生电路的MN2、MN1的源极分别与Q1、Q2的发射极连接，使得I_Q1=I_MN2、I_Q2=I_MN1，即I_Q1=I_Q2。由于Q1、Q2连接成二极管的形式，使得I_Q1=I_S,Q1·exp(V_EB,Q1/V_T)、I_Q2=I_S,Q2·exp(V_EB,Q2/V_T)。Q1、Q2的面积不相同，实现基极发射极电压之差，ΔV_EB=V_EB,Q1－V_EB,Q2，进一步获得ΔV_EB=ΔV_R。假设，负温度系数产生电路的Q1、Q2的面积比为1：N，其中N为>1的整数，则I_S,Q2=N·I_S,Q1，使得ΔV_EB=V_TlnN。

负温度系数产生电路产生PTAT电流，即I_PTAT=ΔV_EB/(R_MN1-R_MN2)。PTAT电流流经正温度系数产生电路的MN3、MN4的等效直流电阻R_MN3、R_MN4的直流压降为PTAT电压，即V_PTAT=I_PTAT·(R_MN2+R_MN3)或者V_PTAT=I_PTAT·(R_MN1+R_MN4)。

负温度系数产生电路产生CTAT电压，即V_CTAT=V_EB,Q1或者V_CTAT=V_EB,Q2。

由于PMOS电流镜的镜像作用，使得MN1、MN2的漏源电流I_MN1、I_MN2相等，即I_MN1=I_MN2。

由于运算放大器30的嵌位作用，使得I_MN1、I_MN2为PTAT电流，即

I_PTAT=I_MN1=I_MN2=(V_EB,Q1-V_EB,Q2)/(R_MN1-R_MN2)。

在正温度系数产生电路的MN3、MN4的漏端取输出电压V_REF为输出基准电压，则，输出基准电压V_REF=V_PTAT+V_CTAT，即V_REF=I_PTAT·(R_MN2+R_MN3)+V_EB,Q1或者V_REF=I_PTAT·(R_MN1+R_MN4)+V_EB,Q2。

即，

$V_{\mathrm{REF}}=V_{\mathrm{EB},Q1}+(V_{\mathrm{EB},Q1}-V_{\mathrm{EB},Q2})\·\frac{{(W/L)}_{\mathrm{MN}1}}{{(W/L)}_{\mathrm{MN}2}{-(W/L)}_{\mathrm{MN}1}}\·[1+\frac{{(W/L)}_{\mathrm{MN}2}}{{(W/L)}_{\mathrm{MN}3}}],$

整理得：

$V_{\mathrm{REF}}=V_{\mathrm{EB},Q1}+V_T\ln N\·\frac{{(W/L)}_{\mathrm{MN}1}}{{(W/L)}_{\mathrm{MN}2}-{(W/L)}_{\mathrm{MN}1}}\·[1+\frac{{(W/L)}_{\mathrm{MN}2}}{{(W/L)}_{\mathrm{MN}3}}].$

或者，

$V_{\mathrm{REF}}=V_{\mathrm{EB},Q2}+(V_{\mathrm{EB},Q1}-V_{\mathrm{EB},Q2})\·\frac{{(W/L)}_{\mathrm{MN}2}}{{(W/L)}_{\mathrm{MN}2}-{(W/L)}_{\mathrm{MN}1}}\·[1+\frac{{(W/L)}_{\mathrm{MN}1}}{{(W/L)}_{\mathrm{MN}4}}],$

整理得：

$V_{\mathrm{REF}}=V_{\mathrm{EB},Q2}+V_T\ln N\·\frac{{(W/L)}_{\mathrm{MN}2}}{{(W/L)}_{\mathrm{MN}2}-{(W/L)}_{\mathrm{MN}1}}\·[1+\frac{{(W/L)}_{\mathrm{MN}1}}{{(W/L)}_{\mathrm{MN}4}}].$

其中， $V_T\ln N\·\frac{{(W/L)}_{\mathrm{MN}1}}{{(W/L)}_{\mathrm{MN}2}-{(W/L)}_{\mathrm{MN}1}}\·[1+\frac{{(W/L)}_{\mathrm{MN}2}}{{(W/L)}_{\mathrm{MN}3}}]$ 以及 $\ln N\·\frac{{(W/L)}_{\mathrm{MN}2}}{{(W/L)}_{\mathrm{MN}2}-{(W/L)}_{\mathrm{MN}1}}\·[1+\frac{{(W/L)}_{\mathrm{MN}1}}{{(W/L)}_{\mathrm{MN}4}}]$ 是与温度无关的量，通过设计调整可以使得正温度系数和负温度系数抵消，从而使得基准源在一定温度范围内具有很好的温度特性。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种无电阻的带隙基准源，包括带隙基准产生电路，其特征在于，所述带隙基准产生电路包括负温度系数产生电路和正温度系数产生电路；

所述负温度系数产生电路包括第一NMOS晶体管，以及连接成二极管形式面积不相同的第一双极晶体管与第二双极晶体管，其中所述第一双极晶体管与第二双极晶体管的基极与集电极均接地，所述第一双极晶体管的发射极耦合至一运算放大器的负输入端，所述第二双极晶体管的发射极连接至所述第一NMOS晶体管的源极，所述第一NMOS晶体管的漏极耦合至所述运算放大器的正输入端，并且一电流镜耦合至所述第一NMOS晶体管的栅极；

所述正温度系数产生电路包括第三NMOS晶体管与第四NMOS晶体管，其中所述第三NMOS晶体管与第四NMOS晶体管的源极分别连接至第一双极晶体管的发射极与所述第一NMOS晶体管的漏极，并分别耦合至所述运算放大器的负输入端和正输入端，所述电流镜耦合至所述第三NMOS晶体管与第四NMOS晶体管的栅极，并且一NMOS自偏置管耦合至所述第三NMOS晶体管与第四NMOS晶体管的漏极；所述运算放大器的输出端耦合至所述电流镜；

其中，所述电流镜包括宽长比相同的第一PMOS晶体管与第二PMOS晶体管，用于实现电流的镜像作用，其中所述第一PMOS晶体管与第二PMOS晶体管的源极与衬底均接电源，所述第一PMOS晶体管与第二PMOS晶体管的栅极连接在一起并耦合至所述运算放大器的输出端，所述第一PMOS晶体管的漏极与所述第三NMOS晶体管的栅极相连，所述第二PMOS晶体管的漏极与所述第一NMOS晶体管和第四NMOS晶体管的栅极相连；

所述NMOS自偏置管包括宽长比相同的第五NMOS晶体管和第六NMOS晶体管，用于为其他晶体管提供偏置，其中所述第五NMOS晶体管和第六NMOS晶体管均为栅极与漏极相接并分别耦合至所述电流镜，且所述第五NMOS晶体管的栅极与所述第三NMOS晶体管的栅极相连，所述第六NMOS晶体管的栅极与所述第一NMOS晶体管和第四NMOS晶体管的栅极相连，所述第五NMOS晶体管和第六NMOS晶体管的源极分别接至所述第三NMOS晶体管与第四NMOS晶体管的漏极。

2.根据权利要求1所述的无电阻的带隙基准源，其特征在于，所述第一PMOS晶体管与第二PMOS晶体管的尺寸相同。

3.根据权利要求1所述的无电阻的带隙基准源，其特征在于，所述第五NMOS晶体管和第六NMOS晶体管的尺寸相同。

4.根据权利要求1所述的无电阻的带隙基准源，其特征在于，所述第一NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管均为倒比管，并且均工作在线性区。

5.根据权利要求1所述的无电阻的带隙基准源，其特征在于，所述负温度系数产生电路进一步包括一第二NMOS晶体管，所述第二NMOS晶体管与所述第一NMOS晶体管宽长比不相同，所述第一双极晶体管与第二双极晶体管的发射极分别连接至所述第二NMOS晶体管与第一NMOS晶体管的源极，所述第二NMOS晶体管与第一NMOS晶体管的漏极分别耦合至所述运算放大器的负输入端和正输入端，并且所述电流镜耦合至所述第二NMOS晶体管与第一NMOS晶体管的栅极；

所述正温度系数产生电路的所述第三NMOS晶体管与第四NMOS晶体管的源极分别连接至所述第二NMOS晶体管与第一NMOS晶体管的漏极。

6.根据权利要求5所述的无电阻的带隙基准源，其特征在于，所述第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管均为倒比管，并且均工作在线性区。