CN115421551A - 带隙基准电路及芯片 - Google Patents
带隙基准电路及芯片 Download PDFInfo
- Publication number
- CN115421551A CN115421551A CN202211056888.1A CN202211056888A CN115421551A CN 115421551 A CN115421551 A CN 115421551A CN 202211056888 A CN202211056888 A CN 202211056888A CN 115421551 A CN115421551 A CN 115421551A
- Authority
- CN
- China
- Prior art keywords
- nmos tube
- circuit
- temperature coefficient
- resistor
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract 2
- 150000004706 metal oxides Chemical class 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims abstract 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
本发明提供了一种带隙基准电路，包括正温度系数电路、负温度系数电路和电流镜电路，负温度系数电路与电流镜电路连接，正温度系数电路包括第一NMOS管、第二NMOS管和第一电阻，第一NMOS管的漏极与电流镜电路连接，第一NMOS管的源极和第二NMOS管的源极接地，第一电阻的一端、第二NMOS管的栅极与电流镜电路连接，第一电阻的另一端与第一NMOS管的栅极、第二NMOS管的漏极连接，且第一NMOS管和第二NMOS管均工作在亚阈区，正温度系数电路无需应用运算放大器，降低了功耗，且减少了PNP三极管的使用，减少了占用面积。本发明还提供了一种芯片。
Description
技术领域
本发明涉及带隙基准电压技术领域，尤其涉及一种带隙基准电路及芯片。
背景技术
随着集成电路制造工艺不断进步以及便携式应用大量的普及，低功耗的设计变得越来越重要。在CMOS混合信号芯片特别是系统级芯片(System on Chip，SOC)中，基准源是SOC芯片处于待机状态下需要一直带电的模块，以保证系统能正常进行工作模式切换。传统带隙基准电路不仅有运放消耗很大的功耗，同时采用至少9个PNP三极管，这会占用较大的面积。
因此，有必要提供一种新型的带隙基准电路及芯片以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种带隙基准电路及芯片，降低了功耗和面积。
为实现上述目的，本发明的所述带隙基准电路，包括正温度系数电路、负温度系数电路和电流镜电路，所述负温度系数电路与所述电流镜电路连接，所述正温度系数电路包括第一NMOS管、第二NMOS管和第一电阻，所述第一NMOS管的漏极与所述电流镜电路连接，所述第一NMOS管的源极和所述第二NMOS管的源极接地，所述第一电阻的一端、所述第二NMOS管的栅极与所述电流镜电路连接，所述第一电阻的另一端与所述第一NMOS管的栅极、所述第二NMOS管的漏极连接，且所述第一NMOS管和所述第二NMOS管均工作在亚阈区，所述电流镜电路用于将所述第一NMOS管的电流镜像到所述第二NMOS管，以在所述第二NMOS管上产生正温度系数电流，所述电流镜电路还用于所述第二NMOS管上的正温度系数电流镜像到所述负温度系数电路，所述负温度系数电路用于产生负温度系数电压，并根据所述正温度系数电流产生正温度系数电压，以输出带隙基准电压。
所述带隙基准电路的有益效果在于：所述正温度系数电路包括第一NMOS管、第二NMOS管和第一电阻，所述第一NMOS管的漏极与所述电流镜电路连接，所述第一NMOS管的源极和所述第二NMOS管的源极接地，所述第一电阻的一端、所述第二NMOS管的栅极与所述电流镜电路连接，所述第一电阻的另一端与所述第一NMOS管的栅极、所述第二NMOS管的漏极连接，且所述第一NMOS管和所述第二NMOS管均工作在亚阈区，无需应用运算放大器，降低了功耗，且由于MOS管的面积远远小于PNP三极管的面积，通过MOS管代替PNP三极管，极大的减少了占用面积。
可选地，所述负温度系数电路包括第二电阻和PNP三极管，所述第二电阻的一端与所述电流镜电路连接，所述第二电阻的另一端与所述PNP三极管的发射极连接，所述PNP三极管的基极和集电极均接地。
可选地，所述电流镜电路包括三条支路，每条所述支路均包括至少一个PMOS管，所述支路中的PMOS管串联设置，每条所述支路中的第一个PMOS管的源极均接工作电压，三条所述支路中的PMOS管的栅极均与任意一条所述支路中的最后一个PMOS管的漏极连接。
可选地，所述第一NMOS管的漏极与三条所述支路中所有PMOS管的栅极连接。
本发明还提供了一种芯片，包括所述带隙基准电路。
所述芯片的有益效果在于：所述带隙基准电路无需应用运算放大器，降低了功耗，且减少了PNP三极管的使用，减少了占用面积。
附图说明
图1为现有技术中传统带隙基准电路的电路示意图；
图2为本发明的带隙基准电路的电路示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
图1为现有技术中传统带隙基准电路的电路示意图。参照图1，传统带隙基准电路包括第一PMOS管M1’、第二PMOS管M2’、第三PMOS管M3’、运算放大器OP、第一PNP三极管Q1’、第二PNP三极管Q2’、第三PNP三极管Q3’、第一电阻R1’和第二电阻R2’，所述第一PMOS管M1’的源极、所述第二PMOS管M2’的源极和所述第三PMOS管M3’的源极均接工作电压VDD，所述第一PMOS管M1’的栅极、所述第二PMOS管M2’的栅极、所述第三PMOS管M3’的栅极和所述运算放大器OP的输出端连接，所述第一PMOS管M1’的漏极与所述运算放大器OP的正相输入端、所述第一PNP三极管Q1’的发射极连接，所述第二PMOS管M2’的漏极与所述运算放大器OP的反相输入端、所述第一电阻R1’的一端连接，所述第一电阻R1’的另一端与所述第二PNP三极管Q2’的发射极连接，所述第一PNP三极管Q1’的基极与所述第二PNP三极管Q2’的基极连接并接地GND，所述第三PMOS管M3’的漏极与所述第二电阻R2’的一端连接，所述第二电阻R2’的另一端与所述第三PNP三极管Q3’的发射极连接，所述第一PNP三极管Q1’的集电极、所述第二PNP三极管Q2’的集电极、所述第三PNP三极管Q3’的基极和所述第三PNP三极管Q3’的集电极均接地GND，所述第二PNP三极管Q2’的面积是所述第一PNP三极管Q1’的面积的n倍，n为大于0的自然数，所述第一PNP三极管Q1’的面积等于所述第三PNP三极管Q3’的面积。例如，n为8。
参照图1，所述第一PMOS管M1’的漏极与所述运算放大器OP的正相输入端的连接点为第一节点A，第二PMOS管M2’的漏极与所述运算放大器OP的反相输入端的连接点为第二节点B，所述运算放大器OP用于钳位，以使所述第一节点A和所述第二节点B被钳位在同一个电位，进而保证VBE1＝VBE2+I2×R1，则I2＝(VBE1-VBE2)/R1，ΔVBE＝VBE1-VBE2，ΔVBE＝VTln(n)，I2＝VTln(n)/R1，其中，VBE1为所述第一PNP三极管Q1’的基极与发射极之间的电压差，VBE2为所述第二PNP三极管Q2’的基极与发射极之间的电压差，I2为流经所述第一电阻的电流，R1为所述第一电阻R1’的电阻值，VT为热力学电压。
参照图1，所述第一PMOS管M1’、所述第二PMOS管M2’和所述第三PMOS管M3’的电流镜像比例相同，则I2＝I3，使得VGB＝VBE3+VTln(n)×(R2/R1)，通过调节R2/R1以及选择适当的n值，例如n＝8，可以使VGB的温度系数几乎为0，其中，VBE3为所述第三PNP三极管Q3’的基极与发射极之间的电压差，R2为所述第二电阻R2’的电阻值，VGB为带隙基准电压。
参照图1，当n为8时，所述第二PNP三极管Q2’为8个PNP三极管并联，共用到10个PNP三极管，占用了较大的面积，并且所述运算放大器OP的功耗较大，进而使得整个传统带隙基准电路的静态电流在数十μA量级。
针对现有技术存在的问题，本发明的实施例提供了一种带隙基准电路。参照图2，所述带隙基准电路100包括正温度系数电路101、负温度系数电路102和电流镜电路103，所述负温度系数电路101与所述电流镜电路103连接，所述正温度系数电路包括第一NMOS管M10、第二NMOS管M11和第一电阻R1，所述第一NMOS管M10的漏极与所述电流镜电路103连接，所述第一NMOS管M10的源极和所述第二NMOS管M11的源极接地，所述第一电阻R1的一端、所述第二NMOS管M11的栅极与所述电流镜电路103连接，所述第一电阻R1的另一端与所述第一NMOS管M10的栅极、所述第二NMOS管M11的漏极连接，且所述第一NMOS管M10和所述第二NMOS管M11均工作在亚阈区，所述电流镜电路103用于将所述第一NMOS管M10的电流镜像到所述第二NMOS管M11，以在所述第二NMOS管M11上产生正温度系数电流，所述电流镜电路103还用于所述第二NMOS管M11上的正温度系数电流镜像到所述负温度系数电路102，所述负温度系数电路102用于产生负温度系数电压，并根据所述正温度系数电流产生正温度系数电压，以输出带隙基准电压VBG。
一些实施例中，所述电流镜电路包括三条支路，每条所述支路均包括至少一个PMOS管，所述支路中的PMOS管串联设置，每条所述支路中的第一个PMOS管的源极均接工作电压，三条所述支路中的PMOS管的栅极均与任意一条所述支路中的最后一个PMOS管的漏极连接，所述第一NMOS管的漏极与三条所述支路中所有PMOS管的栅极连接。
参照图2，所述电流镜电路103包括三条支路，以每条所述支路均包括三个PMOS管为例，三条所述支路分别为第一支路1031、第二支路1032和第三支路1033，所述第一支路1031包括第一PMOS管M1、第二PMOS管M2和第三PMOS管M3，所述第二支路1032包括第四PMOS管M4、第五PMOS管M5和第六PMOS管M6，所述第三支路1033包括第七PMOS管M7、第八PMOS管M8和第九PMOS管M9。
参照图2，所述第一PMOS管M1的源极接工作电压VDD，所述第一PMOS管M1的漏极与所述第二PMOS管M2的源极连接，所述第二PMOS管M2的漏极与所述第三PMOS管M3的源极连接，所述第三PMOS管的漏极与所述第一NMOS管M10的漏极连接。
参照图2，所述第四PMOS管M4的源极接工作电压VDD，所述第四PMOS管M4的漏极与所述第五PMOS管M5的源极连接，所述第五PMOS管M5的漏极与所述第六PMOS管M6的源极连接，所述第六PMOS管M6的漏极与所述第一电阻R1的一端、所述第二NMOS管M11的栅极连接。
参照图2，所述第七PMOS管M7的源极接工作电压VDD，所述第七PMOS管M7的漏极与所述第八PMOS管M8的源极连接，所述第八PMOS管M8的漏极与所述第九PMOS管M9的源极连接。
参照图2，所述第一PMOS管M1的栅极、所述第二PMOS管M2的栅极、所述第三PMOS管M3的栅极、所述第四PMOS管M4的栅极、所述第五PMOS管M5的栅极、所述第六PMOS管M6的栅极、所述第七PMOS管M7的栅极、所述第八PMOS管M8的栅极、所述第九PMOS管M9的栅极均与所述第三PMOS管M3的漏极连接。
参照图2，所述负温度系数电路包括第二电阻R2和PNP三极管Q1，所述第二电阻R2的一端与所述第九PMOS管M9的漏极连接，所述第二电阻R2的另一端与所述PNP三极管Q1的发射极连接，所述PNP三极管Q1的基极和集电极均接地GND。
一些实施例中，当偏置电流很小时，所述第一NMOS管和所述第二NMOS管进入亚阈区，可以得到
其中，VGS1为所述第一NMOS管的栅源电压，Vth1为所述第一NMOS管的阈值电压，m1为所述第一NMOS管的工艺相关系数，VT1为所述第一NMOS管的热力学常数，ID1为所述第一NMOS管的漏极电流，S1为所述第一NMOS管的的源极电压，μ1为所述第一NMOS管的电子迁移率，VGS2为所述第二NMOS管的栅源电压，Vth2为所述第二NMOS管的阈值电压，m2为所述第二NMOS管的工艺相关系数，VT2为所述第二NMOS管的热力学常数，ID2为所述第二NMOS管的漏极电流，S2为所述第二NMOS管的的源极电压，μ2为所述第二NMOS管的电子迁移率。
一些实施例中，所述第一NMOS管和所述第二NMOS管的工艺相同，且阈值电压相同，则根据
可以得到
ΔVGS则为所述第一电阻R1两端的电压，所述第一电阻R1的电阻值为R1，流经所述第一电阻R1的电流为I1，则I1＝ΔVGS/R1，且I1与温度呈正比。
一些实施例中，当所述第二NMOS管的电流I1镜像到所述第二电阻R2所在支路时，所述第二电阻R2的电阻值为R2，所述第二电阻R2两端形成正温度系数电压VP，则VP＝I1×R2，所述PNP三极管的基极与发射极之间的电压差为VBE，且VBE为负温度系数电压，所述带隙基准电压为VBG，VBG＝VBE+VP＝VBE+ΔVGS×(R2/R1)，因此，通过控制所述第一电阻R1的电阻值R1和所述第二电阻R2的电阻值R2的比例，即可实现与温度无关的VBG。
所述第一PMOS管、所述第二PMOS管和所述第三PMOS管串联均处于饱和区，所述第四PMOS管、所述第五PMOS管和所述第六PMOS管串联均处于饱和区，所述第七PMOS管、所述第八PMOS管和所述第九PMOS管串联均处于饱和区，仅所述第一NMOS管和所述第二NMOS管处于亚阈区，电流很小，从而导致仅所述第一NMOS管和所述第二NMOS管的阈值电压受工艺影响最大，由于
而
和
受工艺影响很小，所以正温度系数电压基本稳定，而VBE的偏差又很小，使得最终的VBG受工艺影响很小。
本申请所述带隙基准电路相对于图1所示的传统带隙基准电路，无需用于钳位的运算放大器，降低了功耗，且仅一个PNP三极管，极大的减少了占用面积。
本发明还提供了一种芯片，包括所述带隙基准电路。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。
Claims (5)
1.一种带隙基准电路，其特征在于，包括正温度系数电路、负温度系数电路和电流镜电路，所述负温度系数电路与所述电流镜电路连接，所述正温度系数电路包括第一NMOS管、第二NMOS管和第一电阻，所述第一NMOS管的漏极与所述电流镜电路连接，所述第一NMOS管的源极和所述第二NMOS管的源极接地，所述第一电阻的一端、所述第二NMOS管的栅极与所述电流镜电路连接，所述第一电阻的另一端与所述第一NMOS管的栅极、所述第二NMOS管的漏极连接，且所述第一NMOS管和所述第二NMOS管均工作在亚阈区，所述电流镜电路用于将所述第一NMOS管的电流镜像到所述第二NMOS管，以在所述第二NMOS管上产生正温度系数电流，所述电流镜电路还用于将所述第二NMOS管上的正温度系数电流镜像到所述负温度系数电路，所述负温度系数电路用于产生负温度系数电压，并根据所述正温度系数电流产生正温度系数电压，以输出带隙基准电压。
2.根据权利要求1所述的带隙基准电路，其特征在于，所述负温度系数电路包括第二电阻和PNP三极管，所述第二电阻的一端与所述电流镜电路连接，所述第二电阻的另一端与所述PNP三极管的发射极连接，所述PNP三极管的基极和集电极均接地。
3.根据权利要求1所述的带隙基准电路，其特征在于，所述电流镜电路包括三条支路，每条所述支路均包括至少一个PMOS管，所述支路中的PMOS管串联设置，每条所述支路中的第一个PMOS管的源极均接工作电压，三条所述支路中的PMOS管的栅极均与任意一条所述支路中的最后一个PMOS管的漏极连接。
4.根据权利要求3所述的带隙基准电路，其特征在于，所述第一NMOS管的漏极与三条所述支路中所有PMOS管的栅极连接。
5.一种芯片，其特征在于，包括如权利要求1～4任意一项所述的带隙基准电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211056888.1A CN115421551A (zh) | 2022-08-30 | 2022-08-30 | 带隙基准电路及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211056888.1A CN115421551A (zh) | 2022-08-30 | 2022-08-30 | 带隙基准电路及芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115421551A true CN115421551A (zh) | 2022-12-02 |
Family
ID=84199825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211056888.1A Pending CN115421551A (zh) | 2022-08-30 | 2022-08-30 | 带隙基准电路及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115421551A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116301178A (zh) * | 2023-03-20 | 2023-06-23 | 龙芯中科(南京)技术有限公司 | 一种带隙基准电路及芯片 |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007250007A (ja) * | 2007-06-18 | 2007-09-27 | Fujitsu Ltd | 半導体集積回路 |
| US20070241809A1 (en) * | 2006-03-07 | 2007-10-18 | Badri Kothandaraman | Low power voltage reference circuit |
| US20090146625A1 (en) * | 2007-12-05 | 2009-06-11 | Industrial Technology Research Institute | Voltage generating apparatus |
| CN102354245A (zh) * | 2011-08-05 | 2012-02-15 | 电子科技大学 | 一种带隙电压基准源 |
| US20120242317A1 (en) * | 2011-03-25 | 2012-09-27 | Fumiyasu Utsunomiya | Reference voltage circuit |
| CN103246311A (zh) * | 2013-05-23 | 2013-08-14 | 电子科技大学 | 带有高阶曲率补偿的无电阻带隙基准电压源 |
| CN103309392A (zh) * | 2013-06-03 | 2013-09-18 | 电子科技大学 | 一种二阶温度补偿的无运放全cmos基准电压源 |
| CN103399612A (zh) * | 2013-07-16 | 2013-11-20 | 江苏芯创意电子科技有限公司 | 无电阻的带隙基准源 |
| US20140070873A1 (en) * | 2012-09-07 | 2014-03-13 | Nxp B.V. | Low-power resistor-less voltage reference circuit |
| US20150194954A1 (en) * | 2014-01-07 | 2015-07-09 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Circuit for generating bias current |
| CN104977964A (zh) * | 2015-07-08 | 2015-10-14 | 北京兆易创新科技股份有限公司 | 一种无运放的低输出电压高电源抑制比带隙基准源电路 |
| CN106020330A (zh) * | 2016-07-22 | 2016-10-12 | 四川和芯微电子股份有限公司 | 低功耗电压源电路 |
| US20200073429A1 (en) * | 2018-09-05 | 2020-03-05 | PURESEMI Co., Ltd. | Bandgap reference circuit and high-order temperature compensation method |
| CN113359929A (zh) * | 2021-07-23 | 2021-09-07 | 成都华微电子科技有限公司 | 带隙基准电路和低失调高电源抑制比带隙基准源 |
-
2022
- 2022-08-30 CN CN202211056888.1A patent/CN115421551A/zh active Pending
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070241809A1 (en) * | 2006-03-07 | 2007-10-18 | Badri Kothandaraman | Low power voltage reference circuit |
| JP2007250007A (ja) * | 2007-06-18 | 2007-09-27 | Fujitsu Ltd | 半導体集積回路 |
| US20090146625A1 (en) * | 2007-12-05 | 2009-06-11 | Industrial Technology Research Institute | Voltage generating apparatus |
| US20120242317A1 (en) * | 2011-03-25 | 2012-09-27 | Fumiyasu Utsunomiya | Reference voltage circuit |
| CN102354245A (zh) * | 2011-08-05 | 2012-02-15 | 电子科技大学 | 一种带隙电压基准源 |
| US20140070873A1 (en) * | 2012-09-07 | 2014-03-13 | Nxp B.V. | Low-power resistor-less voltage reference circuit |
| CN103246311A (zh) * | 2013-05-23 | 2013-08-14 | 电子科技大学 | 带有高阶曲率补偿的无电阻带隙基准电压源 |
| CN103309392A (zh) * | 2013-06-03 | 2013-09-18 | 电子科技大学 | 一种二阶温度补偿的无运放全cmos基准电压源 |
| CN103399612A (zh) * | 2013-07-16 | 2013-11-20 | 江苏芯创意电子科技有限公司 | 无电阻的带隙基准源 |
| US20150194954A1 (en) * | 2014-01-07 | 2015-07-09 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Circuit for generating bias current |
| CN104977964A (zh) * | 2015-07-08 | 2015-10-14 | 北京兆易创新科技股份有限公司 | 一种无运放的低输出电压高电源抑制比带隙基准源电路 |
| CN106020330A (zh) * | 2016-07-22 | 2016-10-12 | 四川和芯微电子股份有限公司 | 低功耗电压源电路 |
| US20200073429A1 (en) * | 2018-09-05 | 2020-03-05 | PURESEMI Co., Ltd. | Bandgap reference circuit and high-order temperature compensation method |
| CN113359929A (zh) * | 2021-07-23 | 2021-09-07 | 成都华微电子科技有限公司 | 带隙基准电路和低失调高电源抑制比带隙基准源 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116301178A (zh) * | 2023-03-20 | 2023-06-23 | 龙芯中科(南京)技术有限公司 | 一种带隙基准电路及芯片 |
| CN116301178B (zh) * | 2023-03-20 | 2024-05-10 | 龙芯中科(南京)技术有限公司 | 一种带隙基准电路及芯片 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Osaki et al. | 1.2-V supply, 100-nW, 1.09-V bandgap and 0.7-V supply, 52.5-nW, 0.55-V subbandgap reference circuits for nanowatt CMOS LSIs | |
| US20200073429A1 (en) | Bandgap reference circuit and high-order temperature compensation method | |
| CN210691139U (zh) | 亚带隙补偿参考电压生成电路和亚带隙参考电压生成器 | |
| GB2264573A (en) | Reference voltage generating circuit | |
| WO2006061742A2 (en) | Reference voltage generator providing a temperature-compensated output voltage | |
| CN108334144B (zh) | 一种高性能基准电压源及其实现方法 | |
| Huang et al. | A CMOS Sub-lV nanopower current and voltage reference with leakage compensation | |
| US9665116B1 (en) | Low voltage current mode bandgap circuit and method | |
| Luo et al. | Subthreshold CMOS voltage reference circuit with body bias compensation for process variation | |
| CN114690831B (zh) | 一种电流自偏置的串联cmos带隙基准源 | |
| TW201308038A (zh) | 帶隙電路 | |
| CN108052151B (zh) | 一种无嵌位运放的带隙基准电压源 | |
| CN109828630B (zh) | 一种与温度无关的低功耗基准电流源 | |
| CN115421551A (zh) | 带隙基准电路及芯片 | |
| US5912580A (en) | Voltage reference circuit | |
| WO2017008028A1 (en) | Voltage reference compensation | |
| CN112327990B (zh) | 一种输出电压可调的低功耗亚阈值基准电压产生电路 | |
| CN112433556A (zh) | 一种改进的带隙基准电压电路 | |
| Weng et al. | A 1.8-V high-precision compensated CMOS bandgap reference | |
| CN101364122B (zh) | 同时提供精准电压与精准电流的参考电路 | |
| CN101105698A (zh) | 带差参考电路 | |
| Wang et al. | A picowatt CMOS voltage reference operating at 0.5-V power supply with process and temperature compensation for low-power IoT systems | |
| Chen et al. | Design of a CMOS bandgap reference circuit with a wide temperature range, high precision and low temperature coefficient | |
| de Carvalho Ferreira et al. | A CMOS voltage reference based on threshold voltage for ultra low-voltage and ultra low-power | |
| Casañas et al. | A Review of CMOS Currente References |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20221202 |