CN113359929A - 带隙基准电路和低失调高电源抑制比带隙基准源 - Google Patents

带隙基准电路和低失调高电源抑制比带隙基准源 Download PDF

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Abstract

带隙基准电路和低失调高电源抑制比带隙基准源，涉及集成电路技术，本发明的带隙基准电路包括：第十六MOS管，其栅端接第五参考点，电流输入端接高电平，电流输出端接第十七MOS管的电流输入端；第十七MOS管，其栅端接第四参考点，电流输出端接基准输出端；第三三极管，其电流输入端接基准输出端，电流输出端接地，基极接第六参考点，基极和电流输入端之间通过一个电容连接；第二三极管，其电流输入端通过第二电阻接基准输出端，基极作为第七参考点连接电流输入端，其电流输出端接地；第一三极管，其电流输入端接第六参考点，基极接第七参考点，电流输出端通过第一电阻接地。本发明能够在宽电源范围内工作，并且具备很高的电源抑制比。

Description

带隙基准电路和低失调高电源抑制比带隙基准源
技术领域
本发明涉及集成电路技术。
背景技术
带隙基准源是模拟系统的核心模块，被广泛应用于A/D、D/A转换器、电源芯片等集成电路中，低温度系数、低功耗、高电源抑制比的基准源设计十分关键。但在实际应用中，带隙基准的性能受到运算放大器失调电压、沟道长度调制效应、噪声特性、电源电压等影响；要想集成电路达到更好的性能，就对带隙基准电路提出了较高的要求。
带隙基准的基本原理如图3所示，是将具有正温度系数的两个电流密度不同的三极管基级-发射级电压差(△VBE)和具有负温度系数的基级-发射级电压(VBE)按一定比例相加，抵消他们的温度系数从而得到具有零温度系数的带隙基准电压；常规带隙基准电路结构示意图如图1，常规无运放带隙基准电路结构示意图如图2。
如图1，该电路是常规带隙基准电路，M1、M2、M3组成电流镜，Q1和Q2是发射极面积成比例的三极管，运放用于箝位A、B两点电压，产生△VBE，以保证在R1上产生了PTAT(正温度系数)电流，该电流通过M3镜像，镜像电流乘以R2叠加VBE3产生零温度系数的基准电压VREF。
如图2，该电路是常规无运放带隙基准电路，M1、M2、M3、M4、M5组成电流镜，Q1和Q2是发射极面积成比例的三极管。M1和M2组成的电流镜用来保证通过M4和M5的电流相等，同时也保证通过Q1和Q2的电流相等。由于M4和M5的栅压相等，当两者都在饱和区的时候，电路强制A、B两点电压相等。通过公式△VBE/R1可知在R1上产生了PTAT电流，该电流通过M3镜像，镜像电流乘以R2叠加VBE3产生零温度系数的基准电压VREF。
上述两种带隙基准设计技术的实现还存在着如下问题：1)运放箝位存在的失调电压将影响到基准的精度。2)MOS管箝位，由于沟道调制效应的存在，间接的影响镜像电流的精度，进而影响基准电压精度。3)同一结构无法在宽电源电压范围内工作，电源抑制比差等问题。
发明内容
本发明所要解决的技术问题是，提供一种在宽电源电压范围下工作的低失调高电源抑制比的带隙基准电路。
本发明解决所述技术问题采用的技术方案是，带隙基准电路，其特征在于，包括：
第十六MOS管，其栅端接第五参考点，电流输入端接高电平，电流输出端接第十七MOS管的电流输入端；
第十七MOS管，其栅端接第四参考点，电流输出端接基准输出端；
第三三极管，其电流输入端接基准输出端，电流输出端接地，基极接第六参考点，基极和电流输入端之间通过一个电容连接；
第二三极管，其电流输入端通过第二电阻接基准输出端，基极作为第七参考点连接电流输入端，其电流输出端接地；
第一三极管，其电流输入端接第六参考点，基极接第七参考点，电流输出端通过第一电阻接地。
所述第一三极管、第二三极管和第三三极管均为NPN三极管，所述第十六MOS管和第十七MOS管均为PMOS管。
本发明还提供一种低失调高电源抑制比带隙基准源，其特征在于，包括带隙基准电路、偏置电路、启动电路和电流比较器；
所述带隙基准电路包括：
第十六MOS管，其栅端接第五参考点，电流输入端接高电平，电流输出端接第十七MOS管的电流输入端；
第十七MOS管，其栅端接第四参考点，电流输出端接基准输出端；
第三三极管，其电流输入端接基准输出端，电流输出端接地，基极接第六参考点，基极和电流输入端之间通过一个电容连接；
第二三极管，其电流输入端通过第二电阻接基准输出端，基极作为第七参考点连接电流输入端，其电流输出端接地；
第一三极管，其电流输入端接第六参考点，基极接第七参考点，电流输出端通过第一电阻接地。
所述偏置电路包括：
零号MOS管，其电流输入端接高电平，栅端接第四参考点；
第一MOS管，其电流输入端接零号MOS管的电流输出端，栅端接第四参考点；
第二MOS管，其电流输入端接高电平，栅端接第五参考点；
第三MOS管，其电流输入端接第二MOS管的电流输出端，电流输出端接第五参考点，栅端接第四参考点；
第四MOS管，电流输入端接第四参考点，栅端接第二参考点；
第五MOS管，电流输入端接第五参考点，栅端接第二参考点；
第六MOS管，其电流输入端接高电平，栅端接第五参考点；
第七MOS管，其电流输入端接第六MOS管的电流输出端，栅端接第四参考点，电流输出端接第二参考点，第二参考点通过第十八MOS管接地，第十八MOS管的栅端接第三参考点；
第七三极管，其基极接第三参考点，电流输入端接第四MOS管的电流输出端，电流输出端通过第四电阻和第五电阻接地；
第八三极管，其基极接第三参考点，电流输入端接第五MOS管的电流输出端，电流输出端通过第三电阻和第五电阻接地；
所述启动电路包括：
第八MOS管，其电流输入端接高电平，电流输出端接第二参考点，栅端接第一参考点；
第九MOS管，其电流输入端和栅端接第一参考点；
第十五MOS管，其电流输入端接高电平，电流输出端接第三参考点，栅端接第一参考点；
第十MOS管，其电流输入端接高电平，电流输出端接第一参考点，栅端接第五参考点，第一参考点通过第六电阻接地；
所述电流比较器包括：
第十一MOS管，其电流输入端接高电平，栅端接第五参考点；
第十二MOS管，其电流输入端接第十一MOS管的电流输出端，电流输出端接第二参考点，栅端接第一参考点；
第十三MOS管，其电流输入端接高电平，栅端接第五参考点；
第十四MOS管，其电流输入端接第十三MOS管的电流输出端，电流输出端接第六参考点，栅端接第四参考点；
第四三极管，其基极接第七参考点，电流输入端接第十二MOS管的电流输出端，电流输出端接地；
第五三极管，其基极和电流输入端接第十二MOS管的电流输出端，电流输出端接地；
第六三极管，其基极接第十二MOS管的电流输出端，电流输出端接地，电流输入端接第六参考点。
与现有技术相比，本发明具有以下优点：本发明的带隙基准电路能够在宽电源范围内工作，并且具备很高的电源抑制比。在常规带隙基准的基础上，去除了运放箝位，减小了因运放而引入的失调电压。电流镜采用了共源共栅结构，各电流镜VDS相等，减小了沟道调制效应的影响，电源抑制比增大；仅增加少量元器件，利用负反馈环路，保证带隙基准中的三极管具有相同的工作条件，减小电路失配的可能；从上一段偏置电路电流和带隙基准部分的电流公式中可以看出，两者电流均与电源电压无关，与温度成正比。只要共源共栅的MOS管源漏耐压足够高，整个电路能够在宽电源电压下工作，还能够输出稳定的基准电压。扩大了该带隙基准电路的应用环境，从而不受电源电压和工艺变化的限制。
从图1所示的传统带隙基准而言，由于采用运算放大器，实现A和B两端实现虚短特性。但是由于放大器的开环增益有限，所以A和B两端存在天然的失调电压VOS。从而可以推出带隙基准电压的表达式为
Figure BDA0003176813810000041
从公式上可以看出，带隙基准电压的表达式多出一个我们不想存在的项
Figure BDA0003176813810000042
此项与放大器的增益、Q2和Q1的发射极面积比值，M2和M1宽长比的比值息息相关。要想降低运放失调对带隙基准电压造成的影响必须增大运放增益、增加Q2和Q1的面积比值，增加M2和M1的宽长比比值。
而此发明所采用的带隙基准结构摒弃了传统的带隙基准中采用运放钳位的结构。如图4所示，直接把Q1和Q2的基极端接，也就是实短的方式，并未人为的引进失调，此带隙基准的表达式就是
Figure BDA0003176813810000051
不存在失调电压的影响，大大提高了带隙基准的精度。
图5是本发明的基准在电源电压为4V和15V时的温漂曲线。从图中可以看出此发明的基准在4V到15V的宽电源电压范围内均可工作。并且基准电压基本不随电源电压波动，基准电压在全温区的温漂值为21ppm。
另外此发明的带隙基准的电流镜采用共源共栅结构，提高了电源抑制比。电源抑制比曲线如图6所示，在4V和15V电源下工作时，电源抑制比都在100db以上。
附图说明
图1是现有技术的常规带隙基准电路结构图。
图2是现有技术的常规无运放带隙基准电路结构图。
图3是示例性的带隙基准电压温度补偿原理示意图。
图4是本发明的带隙基准电路结构图。
图5基准电压在4V和15V时候的温漂扫描曲线图。
图6是带隙基准在4V和15V时的电源抑制比曲线图。
具体实施方式
为了满足在不同电源电压、不同工艺等变量下的设计需求，本发明提供了一种带隙基准电压源电路，包含启动电路、偏置电路、电流比较器、带隙基准产生电路。
实施例1
参见图4，实施例提供一种带隙基准电路，包括：
第十六MOS管M16，其栅端接第五参考点E，电流输入端接高电平VDD，电流输出端接第十七MOS管M17的电流输入端；
第十七MOS管M17，其栅端接第四参考点D，电流输出端接基准输出端VREF；
第三三极管Q3，其电流输入端接基准输出端VREF，电流输出端接地，基极接第六参考点F，基极和电流输入端之间通过一个电容连接；
第二三极管Q2，其电流输入端通过第二电阻R2接基准输出端VREF，基极作为第七参考点G连接电流输入端，其电流输出端接地；
第一三极管Q1，其电流输入端接第六参考点F，基极接第七参考点G，电流输出端通过第一电阻R1接地。
所述第一三极管Q1、第二三极管Q2和第三三极管Q3均为NPN三极管，所述第十六MOS管和第十七MOS管均为PMOS管。
实施例2：参见图4。
本实施例提供一种低失调高电源抑制比带隙基准源，包括带隙基准电路、偏置电路、启动电路和电流比较器；
所述带隙基准电路采用实施例1所述的带隙基准电路。
所述偏置电路包括：
零号MOS管M0，其电流输入端(源端)接高电平VDD，栅端接第四参考点D；
第一MOS管M1，其电流输入端(源端)接零号MOS管M0的电流输出端(漏端)，栅端接第四参考点D；
第二MOS管M3，其电流输入端(源端)接高电平，栅端接第五参考点；
第三MOS管，其电流输入端(源端)接第二MOS管的电流输出端，电流输出端(漏端)接第五参考点E，栅端接第四参考点D；
第四MOS管M4，电流输入端(漏端)接第四参考点D，栅端接第二参考点B；
第五MOS管M5，电流输入端(漏端)接第五参考点E，栅端接第二参考点B；
第六MOS管M6，其电流输入端(源端)接高电平VDD，栅端接第五参考点E；
第七MOS管M7，其电流输入端(源端)接第六MOS管的电流输出端(漏端)，栅端接第四参考点D，电流输出端(漏端)接第二参考点B，第二参考点通过第十八MOS管M18接地，第十八MOS管M18的栅端接第三参考点C；
第七三极管Q7，其基极接第三参考点C，电流输入端(集电极)接第四MOS管M4的电流输出端(源端)，电流输出端(发射极)通过第四电阻R4和第五电阻R5接地；
第八三极管Q8，其基极接第三参考点C，电流输入端(集电极)接第五MOS管M5的电流输出端(源端)，电流输出端(发射极)通过第三电阻R3和第五电阻R5接地；
所述启动电路包括：
第八MOS管M8，其电流输入端(源端)接高电平，电流输出端(漏端)接第二参考点，栅端接第一参考点A；
第九MOS管M9，其电流输入端(源端)和栅端接第一参考点A；
第十五MOS管M15，其电流输入端(源端)接高电平，电流输出端(漏端)接第三参考点C，栅端接第一参考点A；
第十MOS管M10，其电流输入端(源端)接高电平，电流输出端(漏端)接第一参考点A，栅端接第五参考点E，第一参考点A通过第六电阻R6接地；
所述电流比较器包括：
第十一MOS管M11，其电流输入端(源端)接高电平，栅端接第五参考点E；
第十二MOS管M12，其电流输入端(源端)接第十一MOS管M11的电流输出端(漏端)，电流输出端(漏端)接第二参考点B，栅端接第一参考点A；
第十三MOS管M13，其电流输入端(源端)接高电平，栅端接第五参考点E；
第十四MOS管M14，其电流输入端(源端)接第十三MOS管M13的电流输出端(漏端)，电流输出端(漏端)接第六参考点F，栅端接第四参考点D；
第四三极管Q4，其基极接第七参考点G，电流输入端(集电极)接第十二MOS管的电流输出端(漏端)，电流输出端(发射极)接地；
第五三极管Q5，其基极和电流输入端(集电极)接第十二MOS管M12的电流输出端(漏端)，电流输出端(发射极)接地；
第六三极管Q6，其基极接第十二MOS管M12的电流输出端(漏端)，电流输出端接地(发射极)，电流输入端(集电极)接第六参考点F。
本发明创新点在于：
(1)去除常规带隙基准结构中采用运放箝位的形式，使三极管的基极电压实现虚短特性。本发明采用两个三极管基极实短的形式来实现，去除放大器引入的失调。
(2)电流镜结构采用共源共栅的形式，消除沟道长度调制效应，增大电源抑制比。
(3)利用电压负反馈技术稳定输出带隙基准电压，增加整体环路的稳定性。
(4)摒弃常规带隙基准采用电流镜方式确定两个三极管集电极电流比例的方式，而采用电流比较器的方式确定通过不同发射极面积的三极管的集电极电流相等。
为便于结合附图理解，以下仅以图中器件的标记指代器件，例如以Q1代表第一三极管Q1，其他同理。
本发明的具体原理如图4所示。启动电路在电源上电时，使带隙基准电路摆脱“简并”偏置点。等到环路稳定后，启动电路关闭。左侧偏置电路为带隙基准电路提供静态工作点。偏置电路中偏置电流的产生依赖于基准电压，IQ7＝IQ8＝(VREF-VBE7、8)/(2R5+R4)，其中IQ代表三极管的集电极电流。在忽略三极管基极电流的情况下，电流比较器利用镜像电流的关系(IQ2＝IQ4、IQ4+IQ5＝IQ6+IQ1、IQ5＝IQ6)；近似得到Q1与Q2上集电极电流大小相等(IQ2＝IQ1)，进而推出IQ2＝IQ1＝VT*ln8/R1，所以VREF＝VBEQ2+IQ2*R2。合理设置Q3(m＝4)上的集电极电流大小，使IQ3＝4IQ2；此时Q3和Q2的基极电压相等，也就是相当于Q1的基极和集电极实现虚短特性。进而实现Q1、Q2处于线性放大区且VBE、VBC大小相同，减小失配影响。整个电路存在两个正反馈环路，一个负反馈环路。但是正反馈环路是小量，也就是说净反馈的量是负的。由于净反馈是负的，所以环路能够稳定，通过调整电容CP的大小，保证60度以上的相位裕度。
启动电路包括PMOS管M8、M9、M10、M15，电阻R6，在上电过程中电源电压逐步升高，在VDD电压小于一个PMOS管阈值之前，A点电压为0。当A节点电压与电源电压的差值VGS达到M15、M8的阈值电压时，M15、M8开启，B、C节点电压等于电源电压VDD。随着VDD持续上升，此时由电阻R3、R4、R5，NPN管Q7、Q8，PMOS管M0、M1、M2、M3，NMOS管M4、M5构成的两路偏置电路中，C点电压电压VC(VC＝VREF)使Q7、Q8开启，B点电压VB使M4、M5开启，偏置电路产生通路，此时M0、M1、M2产生偏置电压提供给各PMOS共源共栅电流镜和启动电路中M10管。M10设置尺寸较大，并且同样镜像电流，该电流流过大电阻R6，把A点电压抬高到接近电源电压VDD，此时启动电路全部关闭。
带隙基准产生电路的工作稳定，依赖于电路中各静态工作点，在电路设计中，首先要确定Q1上集电极电压，稳定Q1、Q2管静态工作点；Q1与Q2应当同处于线性放大区，并且两管失配尽可能的小，在这种条件下，才能够得到性能良好的带隙基准。
此时应当使Q1上集电极电压与Q1上基极电压相等，即VC1＝VB1，合理设置Q3(m＝4)上集电极电流大小，使IQ3＝4IQ2(考虑搭配要使环路中负反馈占主导的原因进行设置，下文会加以详细描述)，又因为Q2与Q3的发射极都接地，所以Q2和Q3的基极电压相等。也就是Q1的基极电压和集电极电压相等，Q1和Q2工作条件相同，减小失配的影响。
要想获得稳定的静态工作电流，就需要对各偏置管所需的电流大小进行合理的设置，在对电路结构进行设置时，考虑到普通电流镜产生沟道调制效应的可能性较大，使用共源共栅结构，既避免了常规无运放结构中，容易产生的沟道调制效应，又能够增大电源抑制比，增大带隙基准电压稳定性。
在对电路进行设计的过程中，需要考虑到稳态时，唯一能够确定的是PTAT电流IQ2，以该PTAT电流来确定流过各偏置管的电流，流过M16管的电流应为5IQ2；为保证工作时各管处于更好的工作状态，在参数设置时各管过驱动电压保持在300mv左右，在过驱动电压与漏端电流一定的情况下，可以确定M16的宽长比，以及M16的栅压；
综合考虑各支路工作时静态电流大小，各支路电流成比例，则电流镜成比例，以M16宽长比的确定，在栅压相同的情况下，来反推M2、M6、M11、M13各管的宽长比，最后将各管宽长比设置为M2：M6：M11：M13：M16＝1:1:2:2:3。M1漏端电流与M2漏端电流的大小相等，M1、M0上漏端电流确定后，在保证共源共栅各管具有良好过驱动电压的情况下，每个管在全工艺角下应当均处于饱和区，得到节点电压VD设置区间，即可计算出M1、M0管宽长比。由于共源共栅结构，在同样栅压的作用下，确定M3：M7：M12：M14：M17＝1:1:2:2:3的宽长比；当稳态时偏置电流大小确定后，R5的值得到确定，整个带隙基准产生电路功能正常。此时B节点电压值由PMOS管M18确定，当M6、M7、M18支路导通时，电流一定，B节点电压为VC(VREF)+Vgs18，设置R5＝4R4＝4R3，由于偏置电流大小已经确定，能够求得R4的值；整体电路参数设置思路如上述所示。
因为有偏置电路提供的共源共栅结构偏置，电流比较器电路形成通路，M11与M13比例相等，其过驱动电压相等，静态电流相等；在忽略基极电流的情况下，IQ4+IQ5＝IQ6+IQ1，又因Q2与Q4，Q5与Q6有相同的VBE电压，并且其m值分别相等，IQ2＝IQ4，IQ5＝IQ6。
综上所述IQ4＝IQ1，则IQ1＝IQ2。这里边最重要的是要保证M11、M13、M16三个支路的电流要始终大于通过Q1、Q2的电流(也就是PTAT电流)。从上文叙述可知，通过Q1和Q2的PTAT电流表达式为IQ2＝IQ1＝VT*ln8/R1，此电流为PTAT电流，与温度成正比。为了保证M11、M13、M16三个支路的电流要始终大于通过Q1、Q2的电流，此时最保险的做法就是把通过M11、M13、M16三个支路的电流也要和温度成正比。从上文叙述可知偏置电流大小为IQ7＝IQ8＝(VREF-VBE7、8)/(2R5+R4)，从此表达式可以看出，VREF不随温度变化；VBE7、8是负温度系数电压，所以偏置电流本身也是一个正温度系数电流。另外需要注意的点是，偏置电路中的Q7和Q8必须处在线性放大区。Q7和Q8的集电极电压VCQ7＝VCQ8＝VREF+VGS18-VGS4、5，所以要合理设置M4、M5、M18的宽长比，要保证VGS18＞VGS4、5。这样才能保证Q7和Q8的集电极处于反偏状态，三极管处于线性放大区。
在该带隙基准电路中，存在两个正反馈环路，一个负反馈环路；正反馈环路中，其一，由R3、R4、R5、Q7、Q8、M0、M1、M2、M3、M4、M5、M16、M17构成，当由于电压波动、温度变化等原因，导致VREF电压增大时，偏置电路中的偏置电流增大，镜像到M16、M17上电流增大，输出端M16、M17管上拉能力增强，VREF节点上升，又继续使偏置电流增大，整个环路构成正反馈环路。其二，由Q1、Q2、Q3、R2构成，当VREF由于电压波动、温度变化等原因，导致VREF增大时，加在NPN管Q1上的VBE增大，IQ1电流增大，对F节点而言，其下拉能力增强，F节点电压减小，导致Q3上VBE减小，IQ3减小，对VREF节点而言，其下拉能力减弱，VREF节点电压上升，整个环路构成正反馈环路。
负反馈环路由R3、R4、R5、Q7、Q8、M0、M1、M2、M3、M4、M5、M13、M14、Q3所构成，当VREF节点由于电压波动、温度变化等原因，导致VREF节点增大时，偏置电路上的偏置电流增大，并镜像到M13、M14上，其上拉能力增强，体现为对F节点电压增大，导致Q3上VBE增大，IQ3增大，对VREF节点而言，其下拉能力增强，VREF节点电压降低，整个环路构成负反馈环路。
对F节点电压而言，F节点同时处于正负反馈环路之中，其环路极性取决于两个反馈环路叠加后的净反馈大小。在正反馈环路中，VREF节点电压的变化量会在R2和Q2的导纳上分压，并且R2远大于Q2的导纳。△V＝△VR2+△VQ2，变化量△VQ2作为Q1偏置电压变化量，于Q1上产生△IC1。在负反馈环路中，VREF节点电压的变化量全都参与到偏置电流的变化中，
Figure BDA0003176813810000111
并且该变化量通过镜像，在M13、M14上产生2*△IQ7，当VREF节点产生△V时，在F电压节点上，存在上拉电流变化量2*△IQ7与下拉电流变化量△IQ1。但是2*△IQ7＞△IQ1，净反馈在F电压节点上体现为电压升高，对于Q3而言，其VBE增大，IQ3增大，下拉能力增强，在VREF节点处体现为电压下降，该正负反馈一同叠加后属于负反馈。
对于VREF电压节点而言，需要对上述多类正负反馈进行叠加，以确定整体电路环路的反馈极性。在整个带隙基准环路中，所有环路叠加在一起。对于节点电压VREF而言，正反馈产生的上拉电流变化量为3△IQ7；为保证整个环路负反馈量大于正反馈量，利用负反馈环路稳定带隙基准电压。设置Q3为m＝4，使负反馈产生的下拉电流变化量变大，经Q3放大后为△IQ3，则△IQ3＞3△IQ7。在节点电压VREF上，体现为随着VREF的升高波动，经过整个反馈环路的叠加，负反馈占主导，又抑制VREF的升高。通过仿真迭代，合理设置环路补偿电容CP，是整个环路的相位裕度大于60度，保持环路稳定性。
在确定所述带隙基准电压产生电路各三极管的静态工作点、偏置电流的条件下，带隙基准产生电路正常工作。Q1 NPN管m值为8，Q2 NPN管m值为1；其集电极电流IQ1、IQ2大小相等，但由于其m值不同，作用于两NPN管的集电极电流密度不同。产生三极管基级-发射级电压差(△VBE)呈正温度系数，利用
Figure BDA0003176813810000112
以产生PTAT正温度系数电流。正温度系数电流流过基准产生电路中的R2，并与呈负温度系数的VBE2按照一定的比例叠加，产生零温度系数的带隙基准电压VREF。
本发明能够在宽电源范围4V—15V内均正常工作。因为PTAT电流值为VT*ln8/R1，偏置电路的电流值IQ7＝IQ8＝(VREF-VBE7、8)/(2R5+R4)。从公式上可以看出，两者的电流值均与电源电压无关。各偏置管跟随电源电压自适应变化，Vgs恒定不变。D节点电压与E节点电压始终跟随VDD而变化，VDD的改变既不影响其基准电压输出，也不影响及各支路电流大小，在宽电压范围内，都能够正常工作；只要MOS管的源漏耐压足够高，该带隙基准电路具有在宽电源电压范围内工作的功能。
综上所述，本发明去掉了常规带隙基准中的运放，减小了带隙基准电路中存在的失调电压；其中Q3与带隙基准产生电路构成环路，正负反馈环路叠加后呈现负反馈作用，提高了基准电路的稳定性。电流镜采用共源共栅结构，减小了沟道调制效应，增大电源抑制比。偏置电路使用共源共栅结构，使该结构能够在4V—15V电源电压下都能够正常工作，拥有在宽电源电压范围下工作的能力。此外，本发明的带隙基准电路仅增加了少量元器件，极大优化了带隙基准电路中存在的缺陷，从而避免由于工艺、电压、温度、失配而引入的偏差。

Claims (3)

1.带隙基准电路，其特征在于，包括：
第十六MOS管，其栅端接第五参考点，电流输入端接高电平，电流输出端接第十七MOS管的电流输入端；
第十七MOS管，其栅端接第四参考点，电流输出端接基准输出端；
第三三极管，其电流输入端接基准输出端，电流输出端接地，基极接第六参考点，基极和电流输入端之间通过一个电容连接；
第二三极管，其电流输入端通过第二电阻接基准输出端，基极作为第七参考点连接电流输入端，其电流输出端接地；
第一三极管，其电流输入端接第六参考点，基极接第七参考点，电流输出端通过第一电阻接地。
2.如权利要求1所述的带隙基准电路，其特征在于，所述第一三极管、第二三极管和第三三极管均为NPN三极管，所述第十六MOS管和第十七MOS管均为PMOS管。
3.低失调高电源抑制比带隙基准源，其特征在于，包括带隙基准电路、偏置电路、启动电路和电流比较器；
所述带隙基准电路包括：
第十六MOS管，其栅端接第五参考点，电流输入端接高电平，电流输出端接第十七MOS管的电流输入端；
第十七MOS管，其栅端接第四参考点，电流输出端接基准输出端；
第三三极管，其电流输入端接基准输出端，电流输出端接地，基极接第六参考点，基极和电流输入端之间通过一个电容连接；
第二三极管，其电流输入端通过第二电阻接基准输出端，基极作为第七参考点连接电流输入端，其电流输出端接地；
第一三极管，其电流输入端接第六参考点，基极接第七参考点，电流输出端通过第一电阻接地。
所述偏置电路包括：
零号MOS管，其电流输入端接高电平，栅端接第四参考点；
第一MOS管，其电流输入端接零号MOS管的电流输出端，栅端接第四参考点；
第二MOS管，其电流输入端接高电平，栅端接第五参考点；
第三MOS管，其电流输入端接第二MOS管的电流输出端，电流输出端接第五参考点，栅端接第四参考点；
第四MOS管，电流输入端接第四参考点，栅端接第二参考点；
第五MOS管，电流输入端接第五参考点，栅端接第二参考点；
第六MOS管，其电流输入端接高电平，栅端接第五参考点；
第七MOS管，其电流输入端接第六MOS管的电流输出端，栅端接第四参考点，电流输出端接第二参考点，第二参考点通过第十八MOS管接地，第十八MOS管的栅端接第三参考点；
第七三极管，其基极接第三参考点，电流输入端接第四MOS管的电流输出端，电流输出端通过第四电阻和第五电阻接地；
第八三极管，其基极接第三参考点，电流输入端接第五MOS管的电流输出端，电流输出端通过第三电阻和第五电阻接地；
所述启动电路包括：
第八MOS管，其电流输入端接高电平，电流输出端接第二参考点，栅端接第一参考点；
第九MOS管，其电流输入端和栅端接第一参考点；
第十五MOS管，其电流输入端接高电平，电流输出端接第三参考点，栅端接第一参考点；
第十MOS管，其电流输入端接高电平，电流输出端接第一参考点，栅端接第五参考点，第一参考点通过第六电阻接地；
所述电流比较器包括：
第十一MOS管，其电流输入端接高电平，栅端接第五参考点；
第十二MOS管，其电流输入端接第十一MOS管的电流输出端，电流输出端接第二参考点，栅端接第一参考点；
第十三MOS管，其电流输入端接高电平，栅端接第五参考点；
第十四MOS管，其电流输入端接第十三MOS管的电流输出端，电流输出端接第六参考点，栅端接第四参考点；
第四三极管，其基极接第七参考点，电流输入端接第十二MOS管的电流输出端，电流输出端接地；
第五三极管，其基极和电流输入端接第十二MOS管的电流输出端，电流输出端接地；
第六三极管，其基极接第十二MOS管的电流输出端，电流输出端接地，电流输入端接第六参考点。
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