CN117472140B - 一种带隙基准电路 - Google Patents

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Abstract

本发明提供了一种带隙基准电路，属于模拟集成电路领域，电流注入模块的启动电路的输入端与电源AVDD连接；晶体管M13的漏极与启动电路的输出端连接，源极与节点Vbgr连接，栅极与电流偏置Ibp的引脚连接；晶体管M14的栅极和漏极均与电流偏置Ibp的引脚连接；电平抬升模块的输入端节点VI通过节点Vbgr与晶体管M13连接，电平抬升模块还通过节点D与启动电路连接；带隙基准核心模块输入端与节点VO连接，带隙基准核心模块还与节点Vbgr与电流注入模块及电平抬升模块均连接；曲率电流补偿电路的输入端节点VPTAT与带隙基准核心模块连接。本发明能够向带隙基准核心模块注入大电流，使电路摆脱零电流。

Description

一种带隙基准电路
技术领域
本发明属于模拟集成电路领域，具体涉及一种带隙基准电路。
背景技术
基准电压源作为集成电路领域不可缺少的基本模块，其广泛应用于模数转换器、数模转换器、运算放大器和电源管理等芯片中。带隙基准电压源得益于结构相对简单，可以避免齐纳二极管及其噪声，同时可以克服制作工艺的偏差，从而产生具有确定温度系数的基准电压。它的性能对于内部电源的产生，模数转换器的精度和模拟系统的性能有着至关重要的影响。
随着半导体技术的发展和系统精度的提高，对于带隙基准电源的精度要求也越来越高。由Brokaw提出的Brokaw结构如图1所示，可以提供片上输出缓冲功能，具有良好的驱动性能，支持标准输出电压调整。假设电路处于正常工作的平衡点，放大器AMP1的钳位功能可以使Q1、Q2的集电极电压相等，同时形成闭环，从而得到合适的输出电压。
但是该电路依然存在以下问题：
当电路上电完成后，电路中的Q1、Q2可能出现不导通的情况，经过运放和电阻的反馈回来后，Vbgr点电压依旧不能使得Q1、Q2导通，导致带隙基准电路出现“简并”状态，即处于零电流状态。
发明内容
为了避免电路中的Q1、Q2截止，导致带隙基准电路出现“零电流状态”的情况，本发明提供了一种带隙基准电路，包括：
电流注入模块，包括启动电路、晶体管M13和晶体管M14，所述启动电路的输入端与电源AVDD连接；所述晶体管M13的漏极与启动电路的输出端连接，源极与节点Vbgr连接，栅极与电流偏置Ibp的引脚连接；所述晶体管M14的栅极和漏极均与电流偏置Ibp的引脚连接；所述晶体管M14的源极接地；
电平抬升模块，其输入端通过节点Vbgr与晶体管M13连接，电平抬升模块还通过节点D与所述启动电路连接，所述电平抬升模块的输出端为节点VO；
带隙核心基准模块，输入端与节点VO连接，所述带隙核心基准模块还通过节点Vbgr与所述晶体管M13的源极及电平抬升模块均连接，输出端为节点VREF；
曲率电流补偿模块，其输入端节点VPTAT与所述带隙核心基准模块连接，输出端与带隙核心基准模块的曲率补偿电阻Rco连接。
优选的，所述启动电路包括晶体管M24-晶体管M29，晶体管M26、晶体管M28及晶体管M29的源极均与电源AVDD连接；晶体管M25的源极与晶体管M26的栅极和漏极均连接；晶体管M24的源极与晶体管M25的栅极和漏极均连接，栅极和漏极同时与节点D点连接；晶体管M27的源极与晶体管M28的栅极和漏极均连接，栅极和漏极同时与晶体管M13的漏极连接；晶体管M29的栅极与晶体管M27的栅极和漏极均连接，漏极与节点D点连接；所述晶体管M13的漏极与晶体管M27的栅极和漏极均连接。
优选的，所述电流注入模块还包括电阻R8和三极管Q4，电阻R8的第一端与晶体管M14的源极连接；三极管Q4的基极和集电极均电阻R8的第二端连接，发射极接地。
优选的，所述电平抬升模块包括晶体管M11、晶体管M12、晶体管M15、晶体管M16、晶体管M17-晶体管M23、电阻R9、三极管Q3和三极管Q5，晶体管M19的栅极和漏极均与节点D连接，三极管Q5的基极与晶体管M19的源极连接，集电极与节点D连接，晶体管M11的源极与节点D连接，栅极和漏极均与三极管Q3连接；晶体管M12的源极与节点D连接，栅极与晶体管M11的栅极和漏极均连接，漏极与节点Vbgr及晶体管M13的源极均连接；晶体管M15的漏极与节点D连接，源极与电源AVDD连接；晶体管M16的栅极和漏极均与晶体管M15的栅极连接，源极与电源AVDD连接；晶体管M18的栅极与节点Vbgr连接，漏极与晶体管M16的栅极和漏极均连接；电阻R9的第一端与三极管Q5的发射极连接；晶体管M17的栅极和漏极均与电阻R9的第二端连接；晶体管M20的漏极与晶体管M17及晶体管M18的源极均连接，栅极与电压偏置Vbias1连接；晶体管M21的漏极与晶体管M20的源极连接，栅极与电压偏置Vbias2连接；晶体管M22的漏极与三极管Q3的发射极连接，栅极与电压偏置Vbias1连接；晶体管M23的漏极与晶体管M22的源极连接，栅极与电压偏置Vbias2连接，源极与晶体管M21的源极连接并均接地；三极管Q3的集电极与电源AVDD连接，三极管Q3的发射极与晶体管M22的漏极连接。
优选的，所述带隙核心基准模块包括电阻R1-电阻R4、三极管Q1、三极管Q2、放大器A1、修调电阻Rtrim1、修调电阻Rtrim2和曲率补偿电阻Rco，所述三极管Q1的基极、三极管Q2的基极、电阻R4的第二端、修调电阻Rtrim2的第一端均与所述节点Vbgr连接；电阻R2和电阻R3的第一端均通过节点VO与三极管Q3的发射极连接，放大器A1的反向输入端与三极管Q1的集电极及电阻R2的第二端连接，正向输入端与三级管Q2的集电极及电阻R3的第二端连接，输出端与电阻R4的第一端连接，电阻R4的第一端与节点VREF连接，节点VREF为带隙基准电路的输出端；三极管Q1的发射极与电阻R1的第一端连接，修调电阻Rtrim1的第一端与电阻R1的第二端及Q2的发射极均连接，曲率补偿电阻Rco的第一端与修调电阻Rtrim1的第二端连接，第二端接地；修调电阻Rtrim2的第二端接地。
优选的，所述曲率电流补偿模块包括晶体管M1-晶体管M4、晶体管M5-晶体管M10、晶体管M30、电阻R5-电阻R7、放大器A2，所述晶体管M1的栅极及晶体管M3的栅极通过节点VPTAT与电阻R1的第二端连接；晶体管M1的漏极及M4的漏极与补偿电阻Rco的第一端连接；晶体管M2的漏极及晶体管M3的漏极均接地；M2的栅极与节点C连接；M4的栅极与节点B连接；晶体管M7的漏极与晶体管M3的源极及晶体管M4的源极均连接，栅极与晶体管M5的栅极连接，晶体管M9的漏极与晶体管M1的源极及晶体管M2的源极均连接，栅极与晶体管M5的栅极连接；晶体管M8的漏极与晶体管M7的源极连接，栅极与晶体管M6的栅极连接；晶体管M10的漏极与晶体管M9的源极连接，栅极与晶体管M6的栅极连接；晶体管M6的源极、晶体管M8的源极及晶体管M10的源极均与电源AVDD连接；晶体管M6的漏极和栅极均与晶体管M5的源极连接；晶体管M30的漏极与晶体管M5的漏极和栅极均连接；晶体管M5及晶体管M6构成共源共栅电流镜结构；放大器A2的正向输入端与节点Vbgr连接，反向输入端与晶体管M30的源极连接，输出端与晶体管M30的栅极连接；电阻R7的第一端与晶体管M30的源极连接；第二端通过节点B与电阻R6的第一端相连，电阻R6的第二端通过节点C与电阻R5的第一端相连；电阻R5的第二端接地。
优选的，所述晶体管M20、晶体管M21、晶体管M22和晶体管M23为共源共栅电流镜结构。
优选的，所述晶体管M13的源极和漏极电位不一致。
优选的，晶体管M13和晶体管M14为NMOS场效应晶体管，晶体管M24-M29为PMOS场效应晶体管。
本发明提供的带隙基准电路具有以下有益效果：
本发明的电流注入模块通过将晶体管M13的栅极与电流偏置Ibp的引脚连接，将晶体管M14的栅极和漏极与电流偏置Ibp的引脚连接，能够使晶体管M13和晶体管M14构成镜像关系，从而在启动电路上电时能够通过节点Vbgr向带隙核心基准模块注入大电流，使电路摆脱零电流工作点；在上电完成后，由于晶体管体效应的影响，晶体管M13会被关断，启动电路在上电完成后关断，但关断后不影响电路性能，启动完成后电路能够正常开始工作。
附图说明
为了更清楚地说明本发明实施例及其设计方案，下面将对本实施例所需的附图作简单地介绍。下面描述中的附图仅仅是本发明的部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术采用的Brokaw结构带隙基准电路；
图2为本发明的带隙基准电路；
图3为本发明电流注入模块和电平抬升模块的电路；
图4为基准电压高阶温度补偿原理图。
具体实施方式
为了使本领域技术人员更好的理解本发明的技术方案并能予以实施，下面结合附图和具体实施例对本发明进行详细说明。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
实施例
本发明提供了一种带隙基准电路，具体如图2所示，包括启动电路电流注入模块、电平抬升模块、带隙核心基准模块和曲率电流补偿模块。
电流注入模块（如图3所示）包括晶体管M13和晶体管M14、晶体管M24-M29、电阻R8和NPN三极管Q4，晶体管M13和晶体管M14为NMOS场效应晶体管，晶体管M24-M29为PMOS场效应晶体管，晶体管M24-M29构成启动电路。其中，晶体管M26、晶体管M28及晶体管M29的源极均与电源AVDD连接；晶体管M25的源极与晶体管M26的栅极和漏极均连接；晶体管M24的源极与晶体管M25的栅极和漏极均连接，栅极和漏极同时与节点D点连接；晶体管M27的源极与晶体管M28的栅极和漏极均连接，栅极和漏极同时与晶体管M13的漏极连接；晶体管M29的栅极与晶体管M27的栅极和漏极均连接，漏极与节点D点连接；晶体管M13的漏极与晶体管M27的栅极和漏极均连接，源极与节点Vbgr连接，栅极与电流偏置Ibp的引脚连接；晶体管M14的栅极和漏极均与电流偏置Ibp的引脚连接；电阻R8的第一端与晶体管M14的源极连接；三极管Q4的基极和集电极均电阻R8的第二端连接，发射极接地。
针对启动电路，当电源开始上电时，节点D电压由于晶体管M24~M26的连接方式开始导通从而被拉低，电压大小为：
（1）
其中，VGSP为PMOS管导通时的栅源电压。
M27、M28导通，M13开始导通，镜像得到M14的电流，从M13的源极往带隙核心基准模块BJT的基极灌入电流，帮助带隙基准电路摆脱零电流工作点。当电路上电完成后，节点Vbgr电压大约为1.2V；M17、M18作为差分输入对管，所以节点A的电压大小也为1.2V，输入对管的电流由底部共源共栅电流镜结构M20、M21提供，电流经过电阻R9和三极管Q5，节点D电压被拉高，节点D电压：
（2）
其中，VA为节点A电压值，VBE5为三极管Q5的基极-发射极电压，VGS19为晶体管M19的栅源电压，R9阻值足够高能抬升D点电压使得晶体管M24~M26被关断。
Vbgr电压约为1.2V，M13的源极和体端电位不一致，由于体效应阈值电压较大，M13关断，启动电路在电路上电完成后关断。启动完成，电路开始工作。
电平抬升模块（如图3所示）输入端节点VI通过节点Vbgr与晶体管M13连接，电平抬升模块还通过节点D与启动电路连接，电平抬升模块的输出端为节点VO。电平抬升模块包括晶体管M11、晶体管M12、晶体管M15、晶体管M16、晶体管M17-晶体管M23、电阻R9、三极管Q3和三极管Q5，晶体管M19的栅极和漏极均与节点D连接，三极管Q5的基极与晶体管M19的源极连接，集电极与节点D连接，晶体管M11的源极与节点D连接，栅极和漏极均与三极管Q3连接；晶体管M12的源极与节点D连接，栅极与晶体管M11的栅极和漏极均连接，漏极与节点Vbgr及晶体管M13的源极均连接；晶体管M15的漏极与节点D连接，源极与电源AVDD连接；晶体管M16的栅极和漏极均与晶体管M15的栅极连接，源极与电源AVDD连接；晶体管M18的栅极与VI连接，漏极与晶体管M16的栅极和漏极均连接；电阻R9的第一端与三极管Q5的发射极连接；晶体管M17的栅极和漏极均与电阻R9的第二端连接；晶体管M20的漏极与晶体管M17及晶体管M18的源极均连接，栅极与电压偏置Vbias1连接；晶体管M17和晶体管M18尺寸相同；晶体管M15和晶体管M16尺寸相同；晶体管M21的漏极与晶体管M20的源极连接，栅极与电压偏置Vbias2连接；晶体管M22的漏极与三极管Q3的发射极连接，栅极与电压偏置Vbias1连接；晶体管M23的漏极与晶体管M22的源极连接，栅极与电压偏置Vbias2连接，源极与晶体管M21的源极连接；三极管Q3的集电极与电源AVDD连接，三极管Q3的发射极与晶体管M22的漏极均与输出节点VO连接。晶体管M20、晶体管M21、晶体管M22和晶体管M23为共源共栅电流镜结构，能够获取更精准的镜像电流。
输出节点VO的电压VO由D点电压、电流镜像PMOS管M11、三极管Q3决定：
（3）
其中，VD为D点电压，VGS11为PMOS管M11的栅源电压，VBE3为三极管Q3的基极-发射极电压；输出节点VO的电压VO电压可以近似表示为：
（4）
进一步，输出电压VO大小可以通过改变电阻R9调整，因此该方法可以适用于不同的工艺。
进一步，晶体管M15~M21、电阻R9、三极管Q5组成的放大器是非对称的，流过M17、M18的电流大小不相等，电流差由M11、M12组成的电流镜平分，提供带隙核心基准模块三极管Q1、Q2的基极电流：
（5）
其中，IB_Q1、IB_Q2是三极管Q1、Q2的基极电流，IM12、IM18、IM17是晶体管M12、M18、M17的漏源电流。
电流注入模块能够摆脱零电流工作点，电平抬升模块能够抬升带隙核心三极管集电极电压的电路，电流注入模块和电平抬升模块的工作流程如下：
步骤1：上电开始时，通过二极管连接方式的PMOS晶体管M24、M25、M26拉低节点D电压。
步骤2：电路往带隙核心基准的三极管Q1、三极管Q2灌入大电流，帮助电路摆脱零电流工作点。
步骤3：电路上电完成后，D点电压被抬升，启动电路被关断；Vbgr节点电压升高，M13被关断。
为了能够完全关断启动电路，D点电压需要足够高，减去电流镜M11、M12和三极管Q3产生的压降，保证带隙核心三极管Q1、Q2基极-集电极电压的反偏关系。
带隙核心基准模块（如图2所示）的输入端与节点VO连接，带隙核心基准模块还与节点Vbgr与电流注入模块及电平抬升模块均连接，输出端为节点VREF，节点VREF为带隙基准电路的输出端。带隙核心基准模块包括电阻R1-电阻R4、三极管Q1、三极管Q2、放大器A1、修调电阻Rtrim1、修调电阻Rtrim2和曲率补偿电阻Rco，三极管Q1的基极、三极管Q2的基极、电阻R4的第二端、修调电阻Rtrim2的第一端均与节点Vbgr连接；电阻R2和电阻R3的第一端均与通过输出节点VO与三极管Q3的发射极连接，放大器A1的反向输入端与三极管Q1的集电极及电阻R2的第二端连接，正向输入端与三级管Q2的集电极及电阻R3的第二端连接，输出端与电阻R4的第一端连接，电阻R4的第一端与节点VREF连接，节点VREF为带隙基准电路的输出端；三极管Q1的发射极与电阻R1的第一端连接，修调电阻Rtrim1的第一端与电阻R1的第二端及Q2的发射极均连接，曲率补偿电阻Rco的第一端与修调电阻Rtrim1的第二端连接，第二端接地；修调电阻Rtrim2的第二端接地。通过带隙核心基准模块能够初步产生一个低温漂基准电压；且该结构简单，易于实现。
曲率电流补偿模块（如图2所示）的输入端与带隙核心基准模块的节点VPTAT连接，曲率电流补偿模块用于产生与基准电压温度系数相反的曲率补偿电流，通过动态补偿的方法，对基准电压中的高阶非线性项进行动态补偿，以实现更低的温度系数。
由于电平抬升模块的作用，Q1、Q2的基极-集电极电压始终满足反偏要求。
Rtrim1是可修调电阻，避免工艺偏差对输出电压的温度系数的影响。
进一步的，Rtrim2可以通过改变与R4的电阻比例从而改变输出电压VREF的大小。
（6）
其中，VREF_initial是初步得到的基准电压值，Rtrim1、Rtrim2为可修调电阻，Rco为曲率补偿电阻，VT是晶体管的热电压，N为三极管Q1、Q2的发射极面积比值，VBE2是三极管Q2的基极-发射极电压。
曲率电流补偿模块的输入端节点VPTAT与带隙核心基准模块连接，输出端与带隙核心基准模块的曲率补偿电阻Rco连接，曲率电流补偿模块用于产生与基准电压温度系数相反的曲率补偿电流，通过动态补偿的方法，对基准电压中的高阶非线性项进行动态补偿，以实现更低的温度系数。曲率电流补偿模块包括晶体管M1-晶体管M4、晶体管M5-晶体管M10、晶体管M30、电阻R5-电阻R7、放大器A2，晶体管M1的栅极及晶体管M3的栅极通过节点VPTAT与电阻R1的第二端连接；晶体管M1的漏极及M4的漏极与补偿电阻Rco的第一端连接；晶体管M2的漏极及晶体管M3的漏极均接地；M2的栅极与节点C连接；M4的栅极与节点B连接；晶体管M7的漏极与晶体管M3的源极及晶体管M4的源极均连接，栅极与晶体管M5的栅极连接，晶体管M9的漏极与晶体管M1的源极及晶体管M2的源极均连接，栅极与晶体管M5的栅极连接；晶体管M8的漏极与晶体管M7的源极连接，栅极与晶体管M6的栅极连接；晶体管M10的漏极与晶体管M9的源极连接，栅极与晶体管M6的栅极连接；晶体管M6的源极、晶体管M8的源极及晶体管M10的源极均与电源AVDD连接；晶体管M6的漏极和栅极均与晶体管M5的源极连接；晶体管M30的漏极与晶体管M5的漏极和栅极均连接；晶体管M5及晶体管M6构成共源共栅电流镜结构，以获取更精准的镜像电流；放大器A2的正向输入端与节点Vbgr连接，反向输入端与晶体管M30的源极连接，输出端与晶体管M30的栅极连接；电阻R7的第一端与晶体管M30的源极连接，第二端通过节点B与电阻R6的第一端相连，电阻R6的第二端通过节点C与电阻R5的第一端相连；电阻R5的第二端接地。
在放大器A2和NMOS管M10的作用下，放大器A2反相输入端的电压等于Vbgr，B点、C点电压可以由下式表示：
（7）
（8）
图2中晶体管M1~M4均工作在亚阈值区域，工作在亚阈值区域的PMOS管电流公式可以表示为：
（9）
其中，ID0为特征电流，VGS为晶体管栅源电压，VT是晶体管的热电压，，是一个非理想因子。晶体管M1、晶体管M2的电流由尾电流晶体管M9、晶体管M10提供，晶体管M3、晶体管M4的电流由尾电流晶体管M7、晶体管M8提供可以得到。
（10）
其中，I0是尾电流晶体管M7、M8和M9、M10的电流大小，ID1、ID2、ID3、ID4分别是晶体管M1~M4的电流大小。结合公式（9）、（10），可以得到流过M1和M4的电流大小为：
（11）
其中，VPTAT是带隙基准电路产生的一个与温度成正比例关系的电压。当处于低温环境时，VPTAT<VC，电流均从M1流过，此时，ID1≈I0，当温度升高使得VPTAT=VC时，ID1≈1/2I0，随着温度继续升高，ID1逐渐降低而ID4逐渐升高；当处于高温环境时，当VPTAT小于VB时，尾电流I0主要从M3上流过，当VPTAT=VB时，ID1≈1/2I0，当VPTAT>VB后，尾电流主要从M4上流过。流入曲率补偿电阻Rco的曲率补偿电流Ico的大小可以表示为：
（12）
在低温和高温环境时，补偿电流主要由ID1和ID4提供；在常温时，Ico约等于零；当VPTAT等于VB或者VC时，Ico≈1/2I0。经过二阶曲率补偿的最终输出电压VREF如下式所示。
（13）
根据一阶补偿后VREF的曲率，合理设置电阻R5、R6、R7的阻值，得到合适的曲率补偿电流，实现更好的曲率补偿效果。曲率补偿之后在-45℃~125℃呈现一条具有正弦函数波形的曲线。
本发明通过带隙核心基准模块和曲率电流补偿模块能够产生低温漂的带隙基准电路，如图4所示，该带隙基准电路的工作流程包括以下步骤：
步骤1：通过Brokaw经典带隙结构产生与温度成反比的VBE2和与温度成正比的，选择适当的比例(Rtrim1+Rco)/R1，二者叠加进行一阶补偿，产生开口朝下的抛物线形状的初步基准电压。
步骤2：根据VPTAT电压随温度变化的动态特性，与曲率电流补偿模块的B、C点电压进行比较，产生与基准电压温度特性相反的曲率补偿电流；
步骤3：将曲率补偿电流注入到产生基准电压的电阻上，基准电压进一步补偿成为类似正弦曲线的波形，温度漂移将进一步降低。
步骤4：通过电阻R4、Rtrim2分压的比例关系，将基准电压整体抬升至需要的电压值。
温度系数电阻修调对补偿温度系数的电阻Rtrim1进行修调；电压调节电阻修调对抬升基准电压的电阻Rtrim2进行修调；电阻的修调范围应足够大留有裕度，以弥补工艺偏差带来的影响。
本发明通过启动电路、电流注入模块能够帮助电路摆脱零电流“简并”工作点，能够帮助电路上电成功，并且在上电完成后自动关断而不影响电路性能；同时通过电平抬升模块能够抬升带隙核心基准模块的三极管的集电极电压，保证基极-集电极电压反偏要求；带隙核心基准电路能够在上电完成后，初步产生一个低温漂基准电压和一个与温度成正比例关系的PTAT电压，经过电阻比例关系将电压向上调整。曲率电流补偿模块可以根据PTAT电压随温度变化情况，通过动态补偿的方式，对基准电压中的高阶非线性项进行补偿。放大器利用放大器本身的“虚短虚断”关系，对集电极电压进行钳位和提供缓冲，从而保证两三极管之路电流相等。
以上实施例仅为本发明较佳的具体实施方式，本发明的保护范围不限于此，任何熟悉本领域的技术人员在本发明披露的技术范围内，可显而易见地得到的技术方案的简单变化或等效替换，均属于本发明的保护范围。

Claims (4)

1.一种带隙基准电路，其特征在于，包括：
电流注入模块，包括启动电路、晶体管M13和晶体管M14，所述启动电路的输入端与电源AVDD连接；所述晶体管M13的漏极与启动电路的输出端连接，源极与节点Vbgr连接，栅极与电流偏置Ibp的引脚连接；所述晶体管M14的栅极和漏极均与电流偏置Ibp的引脚连接；所述晶体管M14的源极接地；
电平抬升模块，其输入端通过节点Vbgr与晶体管M13连接，电平抬升模块还通过节点D与所述启动电路连接，所述电平抬升模块的输出端为节点VO；
带隙核心基准模块，输入端与节点VO连接，所述带隙核心基准模块还通过节点Vbgr与所述晶体管M13的源极及电平抬升模块均连接，输出端为节点VREF；
曲率电流补偿模块，其输入端节点VPTAT与所述带隙核心基准模块连接，输出端与带隙核心基准模块的曲率补偿电阻Rco连接；
所述启动电路包括晶体管M24-晶体管M29，晶体管M26、晶体管M28及晶体管M29的源极均与电源AVDD连接；晶体管M25的源极与晶体管M26的栅极和漏极均连接；晶体管M24的源极与晶体管M25的栅极和漏极均连接，栅极和漏极同时与节点D点连接；晶体管M27的源极与晶体管M28的栅极和漏极均连接，栅极和漏极同时与晶体管M13的漏极连接；晶体管M29的栅极与晶体管M27的栅极和漏极均连接，漏极与节点D点连接；所述晶体管M13的漏极与晶体管M27的栅极和漏极均连接；
所述电流注入模块还包括电阻R8和三极管Q4，电阻R8的第一端与晶体管M14的源极连接；三极管Q4的基极和集电极均电阻R8的第二端连接，发射极接地；
所述电平抬升模块包括晶体管M11、晶体管M12、晶体管M15、晶体管M16、晶体管M17-晶体管M23、电阻R9、三极管Q3和三极管Q5，晶体管M19的栅极和漏极均与节点D连接，三极管Q5的基极与晶体管M19的源极连接，集电极与节点D连接，晶体管M11的源极与节点D连接，栅极和漏极均与三极管Q3连接；晶体管M12的源极与节点D连接，栅极与晶体管M11的栅极和漏极均连接，漏极与节点Vbgr及晶体管M13的源极均连接；晶体管M15的漏极与节点D连接，源极与电源AVDD连接；晶体管M16的栅极和漏极均与晶体管M15的栅极连接，源极与电源AVDD连接；晶体管M18的栅极与节点Vbgr连接，漏极与晶体管M16的栅极和漏极均连接；电阻R9的第一端与三极管Q5的发射极连接；晶体管M17的栅极和漏极均与电阻R9的第二端连接；晶体管M20的漏极与晶体管M17及晶体管M18的源极均连接，栅极与电压偏置Vbias1连接；晶体管M21的漏极与晶体管M20的源极连接，栅极与电压偏置Vbias2连接；晶体管M22的漏极与三极管Q3的发射极连接，栅极与电压偏置Vbias1连接；晶体管M23的漏极与晶体管M22的源极连接，栅极与电压偏置Vbias2连接，源极与晶体管M21的源极连接并均接地；三极管Q3的集电极与电源AVDD连接，三极管Q3的发射极与晶体管M22的漏极连接；
所述带隙核心基准模块包括电阻R1-电阻R4、三极管Q1、三极管Q2、放大器A1、修调电阻Rtrim1、修调电阻Rtrim2和曲率补偿电阻Rco，所述三极管Q1的基极、三极管Q2的基极、电阻R4的第二端、修调电阻Rtrim2的第一端均与所述节点Vbgr连接；电阻R2和电阻R3的第一端均通过节点VO与三极管Q3的发射极连接，放大器A1的反向输入端与三极管Q1的集电极及电阻R2的第二端连接，正向输入端与三级管Q2的集电极及电阻R3的第二端连接，输出端与电阻R4的第一端连接，电阻R4的第一端与节点VREF连接，节点VREF为带隙基准电路的输出端；三极管Q1的发射极与电阻R1的第一端连接，修调电阻Rtrim1的第一端与电阻R1的第二端及Q2的发射极均连接，曲率补偿电阻Rco的第一端与修调电阻Rtrim1的第二端连接，第二端接地；修调电阻Rtrim2的第二端接地。
2.根据权利要求1所述的带隙基准电路，其特征在于，所述曲率电流补偿模块包括晶体管M1-晶体管M4、晶体管M5-晶体管M10、晶体管M30、电阻R5-电阻R7、放大器A2，所述晶体管M1的栅极及晶体管M3的栅极通过节点VPTAT与电阻R1的第二端连接；晶体管M1的漏极及M4的漏极与补偿电阻Rco的第一端连接；晶体管M2的漏极及晶体管M3的漏极均接地；M2的栅极与节点C连接；M4的栅极与节点B连接；晶体管M7的漏极与晶体管M3的源极及晶体管M4的源极均连接，栅极与晶体管M5的栅极连接，晶体管M9的漏极与晶体管M1的源极及晶体管M2的源极均连接，栅极与晶体管M5的栅极连接；晶体管M8的漏极与晶体管M7的源极连接，栅极与晶体管M6的栅极连接；晶体管M10的漏极与晶体管M9的源极连接，栅极与晶体管M6的栅极连接；晶体管M6的源极、晶体管M8的源极及晶体管M10的源极均与电源AVDD连接；晶体管M6的漏极和栅极均与晶体管M5的源极连接；晶体管M30的漏极与晶体管M5的漏极和栅极均连接；晶体管M5及晶体管M6构成共源共栅电流镜结构；放大器A2的正向输入端与节点Vbgr连接，反向输入端与晶体管M30的源极连接，输出端与晶体管M30的栅极连接；电阻R7的第一端与晶体管M30的源极连接，第二端通过节点B与电阻R6的第一端相连，电阻R6的第二端通过节点C与电阻R5的第一端相连；电阻R5的第二端接地。
3.根据权利要求1所述的带隙基准电路，其特征在于，所述晶体管M20、晶体管M21、晶体管M22和晶体管M23为共源共栅电流镜结构。
4.根据权利要求1所述的带隙基准电路，其特征在于，晶体管M13和晶体管M14为NMOS场效应晶体管，晶体管M24-M29为PMOS场效应晶体管。
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