CN103345290A - 一种高电源抑制、低工艺偏差带隙基准电压源 - Google Patents

Abstract

一种高电源抑制、低工艺偏差带隙基准电压源，包括带隙基准核心电路、预调节电路、自适应工艺调节电路、第一、第二偏置电路和启动电路；启动电路在电源电压上电时分别给第一偏置电路、第二偏置电路和带隙基准核心电路提供启动信号，第一偏置电路和第二偏置电路的输出分别连接自适应工艺调节电路和预调节电路，预调节电路从带隙基准核心电路得到预调节信号，为第一偏置电路，自适应工艺调节电路和带隙基准核心电路提供预调节电压；自适应工艺调节电路从带隙基准核心电路得到工艺信息再返回工艺调节信息给带隙基准核心电路；带隙基准核心电路接受预调节信号和工艺调节信息，最后输出带隙基准电压Vref。

Description

一种高电源抑制、低工艺偏差带隙基准电压源

技术领域

本发明涉及一种高电源抑制（PSR）、低工艺偏差带隙基准电压源，是一种高PSR、高精度、低温漂的带隙基准电压源。属于集成电路领域。

背景技术

电压基准是模拟和数模混合电路中重要组成部分，包括数模转换器、开关电源、线性电压调节器等电路中都离不开电压基准。同时，随着集成电路的不断发展，对电压基准要求越来越高，它的性能会影响到整个系统的性能。因此，设计一个性能良好的基准电压是非常有必要的。带隙基准源由于其良好的温度性能，稳定的电压输出，较低的功耗，是目前应用最广泛的电压基准源。

目前电源管理市场迅速发展，对开关电源芯片需求急剧上升，而且由于开关电源内部通常都有非常大的电源噪声，传统带隙基准电路如图1所示，电源和输出基准电压隔离不够，输出基准电压易受电源纹波及工艺角变化影响，而且，传统带隙基准由于不能消除工艺造成的输出电压变化，导致带隙基准初始电压输出精度不够，经常需要在封装前对电阻进行修调，成本大大增加。

发明内容

本发明的目的在于克服现有技术之不足，提供一种高电源抑制、低工艺偏差带隙基准电压源，该基准电压源具有高电源抑制、高精度的优点。

为实现上述目的，本发明在传统带隙基准的基础上，增加了预调节电路、自适应工艺调节电路，提高了带隙基准电路PSR，减小了工艺角对输出电压的影响。

其技术方案如下：一种高电源抑制、低工艺偏差带隙基准电压源，其特征在于：包括带隙基准核心电路、预调节电路、自适应工艺调节电路、第一、第二偏置电路和启动电路；启动电路在电源电压上电时分别给第一偏置电路、第二偏置电路和带隙基准核心电路提供启动信号，使它们脱离简并态；第一偏置电路和第二偏置电路的输出分别连接自适应工艺调节电路和预调节电路，为它们提供偏置电压；预调节电路从带隙基准核心电路得到预调节信号，为第一偏置电路，自适应工艺调节电路和带隙基准核心电路提供预调节电压；自适应工艺调节电路从带隙基准核心电路得到工艺信息再返回工艺调节信息给带隙基准核心电路；带隙基准核心电路接受预调节信号和工艺调节信息，最后输出带隙基准电压Vref；其中：

带隙基准核心电路包括三极管Q1、Q2，电阻R1、R2，三极管Q2的发射极与电阻R2的一端、电阻R1的一端连接，电阻R2的另一端接地，电阻R1的另一端连接三极管Q1的发射极，三极管Q2的基极与三极管Q1的基极互连；

自适应工艺调节电路包括PMOS管M3、M4、M5、M6，NMOS管M7、M8、M9、M10、M11、M12及M13，电阻R3及R4；电阻R3的一端分别连接NMOS管M12的栅极和带隙基准核心电路中三极管Q1的集电极，电阻R4的一端分别连接NMOS管M11的栅极和带隙基准核心电路中三极管Q2的集电极，电阻R3及电阻R4的另一端与PMOS管M3、M4的源极连接在一起，PMOS管M3与M4的栅极互连，PMOS管M3的漏极与PMOS管M5的源极及NMOS管M11的漏极连接，PMOS管M4的漏极与PMOS管M6的源极及NMOS管M12的漏极连接，PMOS管M5与M6的栅极互连，PMOS管M5的漏极与NMOS管M7的漏极以及NMOS管M9和NMOS管M10的栅极连接在一起，PMOS管M6的漏极与NMOS管M8的漏极以及带隙基准核心电路中三极管Q1、Q2的基极连接，NMOS管M7、M8的栅极互连，NMOS管M11、M12的源极互连并与NMOS管M13的漏极连接，NMOS管M7、M8的源极分别连接NMOS管M9、M10的漏极，NMOS管M9、M10、M13的源极均接地；

第一偏置电路包括PMOS管M14、M18、M20、M21、M22，NMOS管M15、M16、M17、M19，三极管Q3、Q4及电阻R5，PMOS管M14、M18、M20、M21、M22的源极与自适应工艺调节电路中PMOS管M3、M4的源极连接在一起，PMOS管M14的栅极与漏极互连并与NMOS管M17的漏极及自适应工艺调节电路中PMOS管M5、M6的栅极连接在一起，PMOS管M18的漏极连接NMOS管M15的栅极和漏极并与自适应工艺调节电路中NMOS管M7和M8的栅极连接，PMOS管M18的栅极与PMOS管M20的栅极、PMOS管M21的漏极、PMOS管M21及M22的栅极以及三极管Q4的集电极连接在一起，PMOS管M20的漏极与NMOS管M19的栅极和漏极以及自适应工艺调节电路中NMOS管M13的栅极连接在一起，PMOS管M22的漏极连接三极管Q4的基极和三极管Q3的集电极，三极管Q4的发射极和三极管Q3的基极均连接电阻R5的一端，NMOS管M15的源极与NMOS管M16的漏极以及NMOS管M16和M17的栅极连接在一起，NMOS管M16、M17、M19的源极、三极管Q3的发射极以及电阻R5的另一端均接地；

预调节电路包括PMOS管M1、M24、M25，NMOS管M2、M23、M28，电阻R7、电容C2，PMOS管M1、M24、M25的源极均连接电源VDD，PMOS管M1的栅极与PMOS管M25的漏极、NMOS管M28的漏极以及电阻R7的一端连接，电阻R7的另一端通过电容C2连接PMOS管M25的栅极以及PMOS管M24的漏极和NMOS管M2的漏极，PMOS管M1的漏极连接自适应工艺调节电路中电阻R3和R4的另一端，NMOS管M2的栅极连接带隙基准核心电路中三极管Q2的集电极，NMOS管M2的源极连接NMOS管M23的栅极和漏极，NMOS管M23和NMOS管M28的源极均接地；

第二偏置电路包括PMOS管M26、M27、M29，NMOS管M31，三极管Q5、Q6及电阻R6，PMOS管M26和M27的栅极互连并与PMOS管M27的漏极、PMOS管M29的栅极、三极管Q6的集电极以及预调节电路中PMOS管M24的栅极连接在一起，PMOS管M26、M27、M29的源极均连接电源VDD，PMOS管M26的漏极连接三极管Q5的集电极和三极管Q6的基极，三极管Q5的基极连接三极管Q6的发射极和电阻R6的一端，PMOS管M29的漏极连接NMOS管M31的漏极和栅极并与预调节电路中NMOS管M28的栅极连接，三极管Q5的发射极、NMOS管M31的源极以及电阻R6的另一端均接地；

启动电路包括PMOS管M30、M32、M33、M34、M35及电容C1，PMOS管M30、M32、M33、M34的源极及PMOS管M35的栅极均连接电源VDD，PMOS管M30的漏极连接第二偏置电路中PMOS管M26的漏极，PMOS管M30的栅极与PMOS管M34的漏极、PMOS管M35的源极、PMOS管M32的栅极、PMOS管M33的栅极以及电容C1的一端连接在一起，PMOS管M32的漏极连接预调节电路中NMOS管M2的栅极，PMOS管M33的漏极连接第一偏置电路中PMOS管M22的漏极，PMOS管M34的栅极、PMOS管M35的漏极以及电容C1的另一端均接地。

本发明的优点及显著效果：

（1）采用预调节电路，显著提高了输出基准电压的PSR。

（2）采用自适应工艺调节电路，显著减小了工艺角变化对输出基准电压的影响。

附图说明

图1为传统带隙基准源的核心电路原理图；

图2为本发明带隙基准源的原理框图；

图3为本发明带隙基准源的具体实现电路拓扑图；

图4为本发明带隙基准输出电压温度系数Spectre仿真图；

图5为本发明带隙基准输出电压电源抑制Spectre仿真图；

图6为本发明带隙基准输出电压精度（a）与传统带隙基准输出电压精度（b）比较Spectre仿真图。

具体实施方式

如图2，本发明高电源抑制、低工艺偏差的带隙基准电压源包括带隙基准核心电路、预调节电路、自适应工艺调节电路、第一、第二偏置电路和启动电路；启动电路在电源电压上电时分别给第一偏置电路、第二偏置电路和带隙基准核心电路提供启动信号，使它们脱离简并态；第一偏置电路和第二偏置电路的输出分别连接自适应工艺调节电路和预调节电路，为它们提供偏置电压；预调节电路从带隙基准核心电路得到预调节信号，为第一偏置电路，自适应工艺调节电路和带隙基准核心电路提供预调节电压；自适应工艺调节电路从带隙基准核心电路得到工艺信息再返回工艺调节信息给带隙基准核心电路；带隙基准核心电路接受预调节信号和工艺调节信息，最后输出带隙基准电压Vref。

启动电路在电源电压上电时工作，为第一、第二偏置电路和基准核心电路提供电流，使它们摆脱简并态，进入正常工作状态，启动电路工作很短一段时间后自动关闭。自偏置电路受到启动电流扰动，由本身的反馈作用，脱离简并点正常工作，为其它电路提供与电源电压无关的偏置电压或电流。预调节电路根据带隙基准核心的工作状态为其提供合适的工作电流。自适应工艺调节电路根据此时的工艺角状况自动选取合适的补偿电流，调节带隙基准核心电流，提高输出电压精度。带隙基准核心电路通过一阶补偿获得了较低温度系数，通过预调节电路提供工作电流，有效隔离了电源纹波，提高了PSR；通过自适应工艺调节电路提供的补偿电流，提高了输出电压精度。最终，通过带隙基准核心电路中Q1和Q2的基极互连B点输出了具有低温漂、高PSR、高精度的基准电压Vref。

如图3本发明的具体实施电路中，带隙基准核心是带隙基准电路的核心结构，利用正温度系数的三极管Q1、Q2基、射极电压差ΔVbe和负温度系数的三极管Q2的基、射极电压Vbe2，实现正温度系数和负温度系数电压叠加，得到温度系数很小的基准电压。R1采用正温度系数电阻可以达到二阶补偿的效果，进一步降低了温度系数。Spectre仿真结果如图4所示，在-40℃～125℃温度范围内温度系数接近20ppm/℃。

预调节电路通过负反馈给带隙基准核心供电，将其与电源隔开，提高输出基准电压PSR。MOS管M1、M2、M23、M24、M25、M28，电阻R4构成了负反馈回路，自动调节通过M1给偏置电路1、自适应调节电路、基准核心供电电流。这个负反馈环路极大的减小了D点由于电源纹波而引起的小信号波动，从而隔断了电源纹波与带隙基准核心的通路，实现了非常高的电源抑制，Spectre仿真结果如图5所示，低频PSR可达-110dB。

自适应工艺调节电路利用输出阻抗远远大于三极管Q1、Q2输入阻抗的共源共栅运放，使得B点的输入阻抗即表现为三极管Q1、Q2输入阻抗的并联，Q1、Q2输入阻抗的变化代表了工艺角的变化。由于共源共栅运放的输出阻抗远远大于三极管Q1、Q2的并联输入阻抗，所以环路增益随Q1、Q2的并联输入阻抗变化而变化，由于环路增益并不是无穷大的，那么X点和Y点的电压差也会随之变化，那么带隙基准核心两条支路的电流差也会随着变化。由于流过Q1的电流是确定的，那么这个变化就会体现在流过Q2的电流上，这样如果工艺角变化使得基准电压升高，那么流过Q2的电流就会减小，这样就会使基准电压下降。这与传统的设计方法不一样，传统的设计是想尽量使得流过Q1和Q2的电流相等，所以，相对于传统的带隙基准，本发明减小工艺角变化对输出基准电压的影响。此时，输出基准电压的表达式为：

$V_{\mathrm{ref}}=V_{\mathrm{BEQ}2}+I_{\mathrm{ptat}1}\·R_2+I_{\mathrm{ptat}2}\·R_2=V_{\mathrm{BEQ}2}+\frac{R_2\·\mathrm{\Δ}{V}_{\mathrm{BE}}}{R_1}+(1-\frac{V_Y-V_X}{V_D-V_X})\frac{R_2\·{\mathrm{\ΔV}}_{\mathrm{BE}}}{R_1}$

其中，V_ref为输出基准电压，V_BEQ2为三极管Q₂的基射极电压，I_pata1和I_pata2为三极管Q₁、Q₂集电极电流，ΔV_BE为三极管Q₂的基射极电压、Q₁的基射极电压之差。Spectre仿真结果如图6所示，图6(a)是传统电路基准输出电压随工艺角的变化，图6(b)是本发明电路基准输出电压随工艺角的变化。可见，本发明将传统基准输出电压随工艺角-1.8%～3.2%的变化抑制为-1.3%～1.3%，起到了非常明显的提高输出电压精度的作用。

偏置电路1和偏置电路2为整个电路提供偏置；启动电路防止带隙基准电路进入简并态，导致不能正常工作。

Claims (1)

1.一种高电源抑制、低工艺偏差带隙基准电压源，其特征在于：包括带隙基准核心电路、预调节电路、自适应工艺调节电路、第一、第二偏置电路和启动电路；启动电路在电源电压上电时分别给第一偏置电路、第二偏置电路和带隙基准核心电路提供启动信号，使它们脱离简并态；第一偏置电路和第二偏置电路的输出分别连接自适应工艺调节电路和预调节电路，为它们提供偏置电压；预调节电路从带隙基准核心电路得到预调节信号，为第一偏置电路，自适应工艺调节电路和带隙基准核心电路提供预调节电压；自适应工艺调节电路从带隙基准核心电路得到工艺信息再返回工艺调节信息给带隙基准核心电路；带隙基准核心电路接受预调节信号和工艺调节信息，最后输出带隙基准电压Vref；其中：

带隙基准核心电路包括三极管Q1、Q2，电阻R1、R2，三极管Q2的发射极与电阻R2的一端、电阻R1的一端连接，电阻R2的另一端接地，电阻R1的另一端连接三极管Q1的发射极，三极管Q2的基极与三极管Q1的基极互连；

自适应工艺调节电路包括PMOS管M3、M4、M5、M6，NMOS管M7、M8、M9、M10、M11、M12及M13，电阻R3及R4；电阻R3的一端分别连接NMOS管M12的栅极和带隙基准核心电路中三极管Q1的集电极，电阻R4的一端分别连接NMOS管M11的栅极和带隙基准核心电路中三极管Q2的集电极，电阻R3及电阻R4的另一端与PMOS管M3、M4的源极连接在一起，PMOS管M3与M4的栅极互连，PMOS管M3的漏极与PMOS管M5的源极及NMOS管M11的漏极连接，PMOS管M4的漏极与PMOS管M6的源极及NMOS管M12的漏极连接，PMOS管M5与M6的栅极互连，PMOS管M5的漏极与NMOS管M7的漏极以及NMOS管M9和NMOS管M10的栅极连接在一起，PMOS管M6的漏极与NMOS管M8的漏极以及带隙基准核心电路中三极管Q1、Q2的基极连接，NMOS管M7、M8的栅极互连，NMOS管M11、M12的源极互连并与NMOS管M13的漏极连接，NMOS管M7、M8的源极分别连接NMOS管M9、M10的漏极，NMOS管M9、M10、M13的源极均接地；

第一偏置电路包括PMOS管M14、M18、M20、M21、M22，NMOS管M15、M16、M17、M19，三极管Q3、Q4及电阻R5，PMOS管M14、M18、M20、M21、M22的源极与自适应工艺调节电路中PMOS管M3、M4的源极连接在一起，PMOS管M14的栅极与漏极互连并与NMOS管M17的漏极及自适应工艺调节电路中PMOS管M5、M6的栅极连接在一起，PMOS管M18的漏极连接NMOS管M15的栅极和漏极并与自适应工艺调节电路中NMOS管M7和M8的栅极连接，PMOS管M18的栅极与PMOS管M20的栅极、PMOS管M21的漏极、PMOS管M21及M22的栅极以及三极管Q4的集电极连接在一起，PMOS管M20的漏极与NMOS管M19的栅极和漏极以及自适应工艺调节电路中NMOS管M13的栅极连接在一起，PMOS管M22的漏极连接三极管Q4的基极和三极管Q3的集电极，三极管Q4的发射极和三极管Q3的基极均连接电阻R5的一端，NMOS管M15的源极与NMOS管M16的漏极以及NMOS管M16和M17的栅极连接在一起，NMOS管M16、M17、M19的源极、三极管Q3的发射极以及电阻R5的另一端均接地；

预调节电路包括PMOS管M1、M24、M25，NMOS管M2、M23、M28，电阻R7、电容C2，PMOS管M1、M24、M25的源极均连接电源VDD，PMOS管M1的栅极与PMOS管M25的漏极、NMOS管M28的漏极以及电阻R7的一端连接，电阻R7的另一端通过电容C2连接PMOS管M25的栅极以及PMOS管M24的漏极和NMOS管M2的漏极，PMOS管M1的漏极连接自适应工艺调节电路中电阻R3和R4的另一端，NMOS管M2的栅极连接带隙基准核心电路中三极管Q2的集电极，NMOS管M2的源极连接NMOS管M23的栅极和漏极，NMOS管M23和NMOS管M28的源极均接地；

第二偏置电路包括PMOS管M26、M27、M29， NMOS管M31，三极管Q5、Q6及电阻R6，PMOS管M26和M27的栅极互连并与PMOS管M27的漏极、PMOS管M29的栅极、三极管Q6的集电极以及预调节电路中PMOS管M24的栅极连接在一起，PMOS管M26、M27、M29的源极均连接电源VDD，PMOS管M26的漏极连接三极管Q5的集电极和三极管Q6的基极，三极管Q5的基极连接三极管Q6的发射极和电阻R6的一端，PMOS管M29的漏极连接NMOS管M31的漏极和栅极并与预调节电路中NMOS管M28的栅极连接，三极管Q5的发射极、NMOS管M31的源极以及电阻R6的另一端均接地；

启动电路包括PMOS管M30、M32、M33、M34、M35及电容C1，PMOS管M30、M32、M33、M34的源极及PMOS管M35的栅极均连接电源VDD，PMOS管M30的漏极连接第二偏置电路中PMOS管M26的漏极，PMOS管M30的栅极与PMOS管M34的漏极、PMOS管M35的源极、PMOS管M32的栅极、PMOS管M33的栅极以及电容C1的一端连接在一起，PMOS管M32的漏极连接预调节电路中NMOS管M2的栅极，PMOS管M33的漏极连接第一偏置电路中PMOS管M22的漏极，PMOS管M34的栅极、PMOS管M35的漏极以及电容C1的另一端均接地。

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