CN113377147A - 一种亚阈值带隙基准电压源电路 - Google Patents

Abstract

本发明公开一种亚阈值带隙基准电压源电路，包括由三个PMOS晶体管组成的电流镜，由运算放大器、第一阻性元器件、第一NMOS晶体管和第二NMOS晶体管组成的偏置电流产生电路以及由第二阻性元器件和pnp双极型晶体管组成的产生输出基准电压的支路。本发明MOS晶体管工作在亚阈值区，只需要很小电流，实现超低功耗；该电路结构基于带隙电压，可实现较好的工艺稳定性；PTAT电压的系数包括第一阻性元件和第二阻性元件，因此对PTAT的温度系数的调整相对比较灵活，更容易实现低温度系数的电压。

Description

一种亚阈值带隙基准电压源电路

技术领域

本发明涉及基准电压源电路技术领域，特别是涉及一种亚阈值带隙基准电压源电路。

背景技术

基准电压源是集成电路中很重要的一个部分，其广泛应用于集成电路的各个领域，例如振荡器、锁相环、电源管理和模数转换器等模拟集成电路或数模混合集成电路。基准电压源可以为系统提供一个确定的电压值，并且其电压值对电源电压、温度、工艺等不敏感。

基准电压源主要包括CMOS基准电压源和带隙基准电压源。CMOS基准电压源通常可以实现较低的面积和功耗，但是其输出的基准电压中包含阈值电压的项，而阈值电压受工艺的影响变化较大，因此其输出会不可避免的受到工艺变化的影响。带隙基准电路一般需要用到二极管连接双极性晶体管和电阻，这使得降低面积和功耗比较困难，但是其输出的基准电压中包含的硅的带隙电压的项，无论其温度系数还是其受工艺的变化影响非常小。而现在随着基于电池的可移动设备的迅速增加，由于电池的能量有限，因此降低功耗成了集成电路设计中首先需要考虑的问题。

目前如何在保证带隙基准良好的性能的前提下，最大限度的降低功耗成为了目前的研究方向之一。在带隙基准中，有一种亚阈值带隙基准，其利用了工作在亚阈值区的MOS管具有低功耗的特点来降低带隙基准的功耗。

发明内容

本发明的目的是针对现有技术中存在的技术缺陷，而提供亚阈值带隙基准电压源电路，保证了带隙基准电路良好的温度系数和工艺稳定性，并且大大降低了功耗，其功耗可以保持在纳瓦级，具有较好的应用前景。

本发明是这样实现的，一种亚阈值带隙基准电压源的结构示意图，包括：

电流镜，由第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅组成；第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的源极接电压VDD；

偏置电流产生电路，由运算放大器OPA、第一阻性元件R₁、第一NMOS晶体管M₁和第二NMOS晶体管M₂连接组成；第一阻性元件R₁一端连接到运算放大器OPA的正向输入端和第一PMOS晶体管M₃的漏极，另一端接地；第一NMOS晶体管M₁源极连接到地，漏极连接到运算放大器OPA的反向输入端和第二NMOS晶体管M₂的源极，栅极连接到第二NMOS晶体管M₂的栅极和漏极；第二NMOS晶体管M₂的栅极与漏极相连，源极连接到运算放大器OPA的反向输入端和第一NMOS晶体管M₁的漏极，漏极连接到第二PMOS晶体管M₄的漏极；

产生输出基准电压的支路，包括第二阻性元件R₂和pnp双极型晶体管Q₁，第二阻性元件R₂的一端连接到第三PMOS晶体管M₅的漏极，另一端连接到pnp双极型晶体管Q₁的发射极，双极型晶体管Q₁的基极和集电极接地，这样第一pnp双极型晶体管就相当于一个二极管；第三PMOS晶体管M₅的漏极接V_ref，并与电容C_out的一端相接，电容C_out另一端接地；

运算放大器OPA的输出端通过节点C连接电容C_C、第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的栅极，电容C_C另一端连接到电压VDD，所述节点C与启动电路连接；

电容C_C和C_out分别为补偿电容和输出电容，用来改善电路的电源抑制比(PSRR)。

本发明的所有MOS晶体管工作在亚阈值区，根据晶体管工作在亚阈值区的表达式，可以得到A点的电压表达式(为与绝对温度成正比的电压，也称做PTAT电压)，通过运算放大器的反馈回路使得B点的电压等于A点的电压，因此可以得到支路电流，V_B/R₁为支路电流。通过电流镜使得产生输出电压的支路的电流等于V_B/R₁。这样可以得到第二阻性元器件两端的电压为V_B×R₂/R₁,第一阻性元器件R₁和第二阻性元器件R₂为同种类型的阻性元器件，具有相同的温度特性，因此第一阻性元器件R₁和第二阻性元器件R₂的温度特性被互相抵消，第二阻性元器件R₂两端为PTAT电压。pnp双极型晶体管Q₁的发射极和基极两端的电压对电流的依赖性非常小，具有稳定的温度特性，为与绝对温度互补的电压(也叫做CTAT电压)。通过调整第二阻性元器件R₂两端的PTAT电压的温度系数，可以实现与Q₁的CTAT电压的互补，以实现零温度系数。

本发明的亚阈值带隙基准电压源电路，MOS晶体管工作在亚阈值区，只需要很小电流，实现超低功耗；该电路结构基于带隙电压，可实现较好的工艺稳定性；PTAT电压的系数包括第一阻性元件R₁和第二阻性元件R₂，因此对PTAT的温度系数的调整相对比较灵活，更容易实现低温度系数的电压。

附图说明

图1是本发明提出的实施例的亚阈值带隙基准电压源的结构示意图；

图2是本发明提出的一种实施例亚阈值带隙基准电压源具体的电路结构示意图；

图3是本发明提出的实施例的输出电压随温度变化的趋势图；

图4是本发明提出的实施例的输出电压随电源电压的变化趋势图；

图5是本发明提出的实施例的消耗的电流随电源电压的变化趋势图；

图6是本发明提出的实施例的电源抑制比的示意图；

图7是本发明提供的再一种实施例的亚阈值带隙基准电压源的电路结构示意图；

图8是本发明提供的第三种实施例亚阈值带隙基准电压源的电路结构示意图；

图9是本发明实施例提供的运算放大器的结构原理图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图2所示，本发明实施例提供的一种亚阈值带隙基准电压源电路，包括：

电流镜，由第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅组成；第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的源极接电压VDD；

偏置电流产生电路，由运算放大器OPA、第一电阻R₁、第一NMOS晶体管M₁和第二NMOS晶体管M₂连接组成；第一电阻R₁一端连接到运算放大器OPA的正向输入端和第一PMOS晶体管M₃的漏极，另一端接地；第一NMOS晶体管M₁源极连接到地，漏极连接到运算放大器OPA的反向输入端和第二NMOS晶体管M₂的源极，栅极连接到第二NMOS晶体管M₂的栅极和漏极；第二NMOS晶体管M₂的栅极与漏极相连，源极连接到运算放大器OPA的反向输入端和第一NMOS晶体管M₁的漏极，漏极连接到第二PMOS晶体管M₄的漏极；

产生输出基准电压的支路，包括第二电阻R₂和pnp双极型晶体管Q₁，第二电阻R₂的一端连接到第三PMOS晶体管M₅的漏极，另一端连接到pnp双极型晶体管Q₁的发射极，双极型晶体管Q₁的基极和集电极接地，这样第一pnp双极型晶体管就相当于一个二极管；第三PMOS晶体管M₅的漏极接输出电压V_ref，并与电容C_out的一端相接，电容C_out另一端接地；

运算放大器OPA的输出端通过节点C连接电容C_C、第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的栅极，电容C_C另一端连接到电压VDD，所述节点C与启动电路接；

电容C_C和C_out分别为补偿电容和输出电容，用来改善电路的电源抑制比(PSRR)。

本发明的所有MOS晶体管工作在亚阈值区，根据晶体管工作在亚阈值区的表达式，可以得到A点的电压表达式(为与绝对温度成正比的电压，也称做PTAT电压)，通过运算放大器的反馈回路使得B点的电压等于A点的电压，因此可以得到支路电流，V_B/R₁为支路电流。通过电流镜使得产生输出电压的支路的电流等于V_B/R₁。这样可得到第二电阻两端的电压为V_B×R₂/R₁,第一电阻R₁和第二电阻R₂为同种类型的电阻，具有相同的温度特性，因此第一电阻R₁和第二电阻R₂的温度特性被互相抵消，第二电阻R₂两端为PTAT电压。pnp双极型晶体管Q₁的发射极和基极两端的电压对电流的依赖性非常小，具有稳定的温度特性，为与绝对温度互补的电压(也叫做CTAT电压)。通过调整第二电阻R₂两端的PTAT电压的温度系数，可以实现与Q₁的CTAT电压的互补，以实现零温度系数。

本发明实施例的亚阈值带隙基准电压源电路，MOS晶体管工作在亚阈值区，只需要很小电流，实现超低功耗；该电路结构基于带隙电压，可实现较好的工艺稳定性；PTAT电压的系数包括第一电阻R₁和第二电阻R₂，因此对PTAT的温度系数的调整相对比较灵活，更容易实现低温度系数的电压。

本发明实施例的亚阈值带隙基准电压源电路工作时，与启动电路配合，实现工作，其中，启动电路，用于为带隙基准电压电路核心电路提供启动电压，以避免所述带隙基准电路工作在零状态区。启动电路只在带隙基准电压源上电时发挥作用，当带隙基准电压源正常工作后，启动电路停止工作，从而避免了启动电路对带隙基准电压源产生的影响。

MOS管亚阈值区的源漏电流的表达式为：

其中V_GS是栅源电压，V_th为阈值电压，K＝W/L是晶体管的宽长比，V_T＝kT/q,为热电压，k为玻尔兹曼常数，T为绝对温度，q为单位电子的电荷量，

μ为载流子的迁移率，C_ox为栅极与氧化层之间的电容，η为工艺相关参数。

节点A的电压值为：

V_A＝V_GS1-V_GS2 (2)

V_GS1和V_GS2分别为M₁和M₂的栅源电压。M₁与M₂为同种类型的晶体管，他们的阈值电压可以看作相等，联立公式(1)、(2)，可以得到节点A的电压：

K₁和K₂分别是M₁和M₂的宽长比。通过反馈回路，节点B的电压等于节点A的电压，可以计算出通过电阻R₁的电流为：

电流I_bias通过电流镜被复制到最右侧的电路，可以得出电阻R₂两端的电压为

由上式可以看出，V_R2为PTAT电压，其温度系数与R₁、R₂、K₁和K₂有关，并且这四个参数都是可以调整的。

输出电压V_ref如下所示：

其中V_EB为Q₁的发射极-基极电压，为CTAT电压，而上式第二项为PTAT电压。合理的调节R₁、R₂、K₁和K₂这四个参数的值，可以实现输出电压V_ref在一定温度下随温度的变化为0。当V_ref对温度T的导数为0的时候，V_ref随温度的变化为0，V_ref对温度T的导数表达式为：

其中，K_N为V_EB随温度变化的斜率且为负值。当公式(7)为0时，如下所示：

当式8两端等式相等时，V_ref不随温度变化。

如图2本发明实施例提供的一种亚阈值带隙基准电压源，其采用晶体管M_S1到M_S3构成启动电路，晶体管M_S1源极接地，栅极接输出基准电压电压V_ref，漏极接晶体管M_S3栅极及晶体管M_S2栅极。晶体管M_S3源极接地，漏极接PMOS晶体管M₆、第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的栅极，并接到运算放大器OPA输出端。晶体管M_S2漏极、源极和衬底相连然后接电压VDD。

启动电路只在带隙基准电压源上电时发挥作用，刚开始上电时，输出电压V_ref为0，M_S1截止，PMOS晶体管M_S2作为电容，根据Q＝CU，可知道M_S3的栅极电压为电源电压VDD，导致M_S3导通，使得节点C的电压等于0，晶体管M₃-M₆导通，电路开始工作，当电路进入正常工作状态，V_ref的值大于M_S1的阈值电压，使得M_S1导通，作为电容的M_S2开始充电，最终使得M_S3的栅极电压为0，M_S3进入截止区，启动电路停止工作，当电路正常工作以后，启动电路几乎不消耗电流。

图3是图2的实施例的输出电压随温度的变化趋势图，横坐标表示温度，单位是摄氏度(℃)，纵坐标表示带隙基准电压源的输出电压V_ref，单位是伏(V)。由图3可以计算得出此电路的温度系数约为12.77ppm/℃。

图4是图2的实施例的输出电压随电源电压的变化趋势图。如图4所示，横坐标表示电源电压值，单位是伏(V)，纵坐标表示带隙基准电压源电压的变化趋势图，单位是伏(V)，可以看出电源电压从1.4V到2.5V时，电路正常工作且输出电压为1.169V，且电源电压的线性调整率为0.09％。

图5是图2的实施例提供的带隙基准电压源消耗的电流随电源电压的变化趋势图，如图5所示，横坐标表示电源电压值，单位是伏(V)，纵坐标表示带隙基准电压源消耗的电流值，单位是纳安(nA)，当电源电压为1.4V时，电流为54纳安(nA)，且功耗为75.6纳瓦(nW)。

如图2所示，在电流镜的偏置端和电源电压之间串联了一个补偿电容C_C，在运算放大器和晶体管M₃、M₄组成的反馈环路中，补偿电容C_C可以使得反馈环路保持稳定，可以有效地提高输出电压的电源抑制比。

图6是图2的实施例的带隙基准电压源的电源抑制比的示意图，如图6所示，横坐标表示频率，单位是赫兹(Hz)，纵坐标表示电源抑制比，单位是分贝(dB)。当频率为10Hz和1MHz时，电源抑制比分别为-61dB和-45dB。

图7是本发明实施例提供的再一种亚阈值带隙基准电压源具体的电路结构，晶体管M_S1-M_S3构成启动电路。与图2所示电路相比，利用了NMOS管来代替电阻，NMOS管的漏极与栅极相连，形成了二极管连接。晶体管M₇的源极接地，栅极和漏极接运算放大器的正向输入端。晶体管M₈的源极接pnp双极型晶体管Q₁的发射极，栅极和漏极接M₅的漏极以及输出。没有用到电阻，大大降低了芯片的面积。

图8是本发明实施例提供的第三种亚阈值带隙基准电压源具体的电路结构。晶体管M_S1-M_S3构成了启动电路。与图7所示电路相比，利用了PMOS管来代替NMOS，PMOS管的漏极与栅极相连，形成了二极管连接。第四PMOS管M₇的源极接运算放大器的正向输入端，栅极和漏极接地。第五PMOS管M₈的源极接第三PMOS管M₅的漏极，栅极和漏极接pnp双极型晶体管的发射极。同样没有用到电阻，大大降低了芯片的面积。

参见图9所示，本发明实施例提供的运算放大器OPA，主要由偏置电路和核心电路两部分组成。偏置电路由晶体管M_B1至晶体管M_B6组成，晶体管M_B1的栅极和漏极和晶体管M_B2的栅极相连，并且连接到图2中PMOS晶体管M₆的漏极，晶体管M_B1和晶体管M_B2的源极接地。晶体管M_B3和晶体管M_B4的栅极接到晶体管M_B3的漏极，并且和晶体管M_B2的漏极连接。晶体管M_B3和晶体管M_B4的源极接电源VDD。晶体管M_B4与晶体管M_B5的栅极和漏极连接。晶体管M_B5的源极与晶体管M_B6的栅极和漏极连接，晶体管M_B6的源极接地。

核心电路由晶体管M_A1至晶体管M_A9组成。晶体管M_A1的源极接电源VDD，栅极连接到晶体管M_B3和和晶体管M_B4的栅极，漏极连接到晶体管M_A2和晶体管M_A3的源极。晶体管M_A2的栅极接运算放大器OPA的正向输入端B，漏极连接到晶体管M_A6的的源极和晶体管M_A4的漏极。晶体管M_A3的栅极接运算放大器OPA的反向输入端A，漏极连接到晶体管M_A7的的源极和晶体管M_A5的漏极。晶体管M_A4和晶体管M_A5的栅极连接到晶体管M_B1和晶体管M_B2的栅极。晶体管M_A4和晶体管M_A5的源极接地。晶体管M_A6和晶体管M_A7的栅极连接到晶体管M_B5的栅极。晶体管M_A6的漏极连接到晶体管M_A8的栅极、漏极和晶体管M_A9的栅极。晶体管M_A7的漏极连接到晶体管M_A9的漏极和运算放大器OPA的输出端C。晶体管M_A8和晶体管M_A9的源极接电源VDD。

以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.亚阈值带隙基准电压源电路，其特征在于，包括：

电流镜，由第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅组成；第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的源极接电压VDD；

偏置电流产生电路，由运算放大器OPA、第一电阻R₁、第一NMOS晶体管M₁和第二NMOS晶体管M₂连接组成；第一电阻R₁一端连接到运算放大器OPA的正向输入端和第一PMOS晶体管M₃的漏极，另一端接地；第一NMOS晶体管M₁源极连接到地，漏极连接到运算放大器OPA的反向输入端和第二NMOS晶体管M₂的源极，栅极连接到第二NMOS晶体管M₂的栅极和漏极；第二NMOS晶体管M₂的栅极与漏极相连，源极连接到运算放大器OPA的反向输入端和第一NMOS晶体管M₁的漏极，漏极连接到第二PMOS晶体管M₄的漏极；

产生输出基准电压的支路，包括第二电阻R₂和pnp双极型晶体管Q₁，第二电阻R₂的一端连接到第三PMOS晶体管M₅的漏极，另一端连接到pnp双极型晶体管Q₁的发射极，pnp双极型晶体管Q₁的基极和集电极接地；第三PMOS晶体管M₅的漏极接输出基准压电压V_ref，并与电容C_out的一端相接，电容C_out另一端接地；

运算放大器OPA的输出端通过节点C连接电容C_C、第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的栅极，电容C_C另一端连接到电压VDD，所述节点C与启动电路连接；

电容C_C和C_out分别为补偿电容和输出电容，用来改善电路的电源抑制比。

2.亚阈值带隙基准电压源电路，其特征在于，包括：

电流镜，由第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅组成；第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的源极接电压VDD；

偏置电流产生电路，由运算放大器OPA、第三NMOS晶体管M₇、第一NMOS晶体管M₁和第二NMOS晶体管M₂连接组成；第三NMOS晶体管M₇栅极与漏极相连接后连接到运算放大器OPA的正向输入端和第一PMOS晶体管M₃的漏极，源极接地；第一NMOS晶体管M₁源极连接到地，漏极连接到运算放大器OPA的反向输入端和第二NMOS晶体管M₂的源极，栅极连接到第二NMOS晶体管M₂的栅极和漏极；第二NMOS晶体管M₂的栅极与漏极相连，源极连接到运算放大器OPA的反向输入端和第一NMOS晶体管M₁的漏极，漏极连接到第二PMOS晶体管M₄的漏极；

产生输出基准电压的支路，包括第四NMOS晶体管M₈和pnp双极型晶体管Q₁，第四NMOS晶体管M₈漏极与栅极相连接后连接到第三PMOS晶体管M₅的漏极，源极连接到pnp双极型晶体管Q₁的发射极，pnp双极型晶体管Q₁的基极和集电极接地；第三PMOS晶体管M₅的漏极接输出基准压电压V_ref，并与电容C_out的一端相接，电容C_out另一端接地

运算放大器OPA的输出端通过节点C连接电容C_C、第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的栅极，电容C_C另一端连接到电压VDD，所述节点C与启动电路连接；

电容C_C和C_out分别为补偿电容和输出电容，用来改善电路的电源抑制比。

3.亚阈值带隙基准电压源电路，其特征在于，包括：

电流镜，由第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅组成；第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的源极接电压VDD；

偏置电流产生电路，由运算放大器OPA、第四PMOS晶体管M₇、第一NMOS晶体管M₁和第二NMOS晶体管M₂连接组成；第四PMOS晶体管M₇源极连接到运算放大器OPA的正向输入端和第一PMOS晶体管M₃的漏极，栅极与漏极接地；第一NMOS晶体管M₁源极连接到地，漏极连接到运算放大器OPA的反向输入端和第二NMOS晶体管M₂的源极，栅极连接到第二NMOS晶体管M₂的栅极和漏极；第二NMOS晶体管M₂的栅极与漏极相连，源极连接到运算放大器OPA的反向输入端和第一NMOS晶体管M₁的漏极，漏极连接到第二PMOS晶体管M₄的漏极；

产生输出基准电压的支路，包括第五PMOS晶体管M₈和pnp双极型晶体管Q₁，第五PMOS晶体管M₈源极连接到第三PMOS晶体管M₅的漏极，栅极与漏极相接后连接到pnp双极型晶体管Q₁的发射极，pnp双极型晶体管Q₁的基极和集电极接地；第三PMOS晶体管M₅的漏极接输出基准压电压V_ref，并与电容C_out的一端相接，电容C_out另一端接地；

运算放大器OPA的输出端通过节点C连接电容C_C、第一PMOS晶体管M₃、第二PMOS晶体管M₄和第三PMOS晶体管M₅的栅极，电容C_C另一端连接到电压VDD，所述节点C与启动电路连接；

电容C_C和C_out分别为补偿电容和输出电容，以用来改善电路的电源抑制比。

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