CN115185327B - 一种基于vgs的cmos基准电压源 - Google Patents

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Abstract

本发明属于模拟电路设计技术领域，具体的说是涉及一种基于VGS的CMOS基准电压源。本发明为了避免在CMOS工艺中双极性晶体管难以制造的问题，利用MOS管的阈值电压的温度特性，产生一个NMOS管的栅源电压与PMOS的栅源电压之差，利用通过调整相应电阻的比例，实现了一个与温度无关的电压基准源，本发明电路具有低功耗，高电源抑制比，零温漂等特点。

Description

一种基于VGS的CMOS基准电压源
技术领域
本发明属于模拟电路设计技术领域，具体的说是涉及一种基于VGS的CMOS基准电压源。
背景技术
传统带隙基准电压源是利用双极性晶体管的温度特性，利用正温度特性和负温度特性成比例叠加而得到一个与温度无关的电压源。而现代CMOS工艺中，双极性晶体管难以制造，需采用更高成本的BCD工艺以获得更优的性能。
发明内容
有鉴于此，本发明提出了一种基于VGS的CMOS基准电压源，如图1所示。此发明不需要使用双极性晶体管，利用MOS管的阈值电压温度特性来构成零温度系数的基准电压，另外本发明电路中没有运算放大器模块，从而节省了功耗。
本发明通过NMOS管和PMOS管的阈值电压温度特性来构成零温度系数的基准电压，如图1所示。输出电压Vref等于第七晶体管M7的栅源电压乘以一个比例系数减去第八晶体管M8的栅源电压，该比例系数由第一电阻R1和第二电阻R2决定；由于NMOS和PMOS的栅源电压与其阈值电压有关，且其两者阈值电压温度特性相反，通过合适的比例系数则可以得到零温度系数的基准电压。
本发明的技术方案为：
一种基于VGS的CMOS基准电压源，包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第一电阻R1、第二电阻R2、第三电阻R3，其中，
第一晶体管M1的源极接地，漏极接自身的栅极和第三晶体管M3的漏极、栅极接第二晶体管M2的栅极；
第二晶体管M2的源极与第三电阻R3的一端连接，漏极接第四晶体管M4的漏极，栅极接第一晶体管M1的栅极；
第三晶体管M3的源极接第五晶体管M5的漏极，漏极接第一晶体管M1的漏极、栅极接第四晶体管M4的栅极；
第四晶体管M4的源极接第六晶体管M6的漏极，漏极接自身的栅极和第二晶体管M2的漏极，栅极接第三晶体管M3的栅极；
第五晶体管M5的源极接电源VDD，漏极接第三晶体管M3的源极、栅极接第六晶体管M6的栅极；
第六晶体管M6的源极接电源VDD，漏极接自身的栅极和第四晶体管M4的源极，栅极接第五晶体管M5的栅极；
第七晶体管M7的源极接地，漏极作为输出点电压Vref且接第八晶体管M8的栅极和漏极，栅极接第一电阻R1和第二电阻R2的一端；
第八晶体管M8的源极接第九晶体管M9的漏极、第二电阻R2的一端、第十一晶体管M11和第十二晶体管M12的栅极，漏极作为输出点电压Vref且接第七晶体管M7的漏极；
第九晶体管M9的源极接第十晶体管M10的漏极，漏极接第八晶体管M8的源极；栅极接第四晶体管M4的栅极；
第十晶体管M10的源极接电源VDD，漏极接第九晶体管M9的源极；栅极接第六晶体管M6的栅极；
第十一晶体管M11的源极接地，漏极接第十二晶体管M12的漏极和第十四晶体管M14的栅极，栅极接第八晶体管M8的源极；
第十二晶体管M12的源极接第十三晶体管M13的漏极和栅极，漏极接第十一晶体管M11的漏极，栅极接第八晶体管M8的源极；
第十三晶体管M13的源极接电源电压VDD，漏极接第十二晶体管M12的源极；栅极接自身的漏极；
第十四晶体管M14的源极接地，漏极接第十晶体管M10的栅极，栅极接第十一晶体管M11和第十二晶体管M12的漏极；
第一电阻R1的一端接第七晶体管M7的栅极，另一端接地；
第二电阻R2的一端接第七晶体管M7的栅极，另一端接第八晶体管M8的源极；
第三电阻R3的一端接第二晶体管M2的源极，另一端接地；
第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第三电阻R3组成电流产生电路，其产生一个与比例系数K和第三电阻R3有关的电流，该电流通过电流镜被第九晶体管M9和第十晶体管M10所在支路复制、复制的电流流过第七晶体管M7、第八晶体管M8、第一电阻R1和第二电阻R2。
由于第七晶体管M7的栅极不流入电流，所以流过第一电阻R1和第二电阻R2的电流相同且都等于第七晶体管M7的栅源电压除以第一电阻R1的值，所以第八晶体管M8的源极电压与第七晶体管M7的栅源电压成比例，输出电压Vref等于第八晶体管M8的源极电压减去其栅源电压。
第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14构成启动电路，防止电路进入简并态，使该电路在上电之后进入正常工作模式。
本发明增益效果：本发明公开了一种全MOS器件的基准电压源，避免了在CMOS工艺中双极性晶体管难以制造的问题，该电路利用MOS管的阈值电压的温度特性，产生一个NMOS管的栅源电压与PMOS的栅源电压之差，利用通过调整相应电阻的比例，实现了一个与温度无关的电压基准源，本发明电路具有低功耗，高电源抑制比，零温漂等特点。
附图说明
图1为所发明的一种基于VGS的CMOS基准电压源电路原理图；
图2为所发明的基于VGS的CMOS基准电压源的输出电压的温度特性图；
图3为所发明的基于VGS的CMOS基准电压源的启动瞬态波形。
具体实施方式
下面结合附图对本发明进行详细描述。
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图、数学式和具体实施方式进行详细地说明。
本发明的一种基于VGS的CMOS基准电压源，其特征在于，包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第一电阻R1、第二电阻R2、第三电阻R3，其中，第一晶体管M1的源极接地，漏极接自身的栅极和第三晶体管M3的漏极、栅极接第二晶体管M2的栅极；第二晶体管M2的源极与第三电阻R3的一端连接，漏极接第四晶体管M4的漏极，栅极接第一晶体管M1的栅极；第三晶体管M3的源极接第五晶体管M5的漏极，漏极接第一晶体管M1的漏极、栅极接第四晶体管M4的栅极；第四晶体管M4的源极接第六晶体管M6的漏极，漏极接自身的栅极和第二晶体管M2的漏极，栅极接第三晶体管M3的栅极；第五晶体管M5的源极接电源VDD，漏极接第三晶体管M3的源极、栅极接第六晶体管M6的栅极；第六晶体管M6的源极接电源VDD，漏极接自身的栅极和第四晶体管M4的源极，栅极接第五晶体管M5的栅极；第七晶体管M7的源极接地，漏极作为输出点电压Vref且接第八晶体管M8的栅极和漏极，栅极接第一电阻R1和第二电阻R2的一端；第八晶体管M8的源极接第九晶体管M9的漏极、第二电阻R2的一端、第十一晶体管M11和第十二晶体管M12的栅极，漏极作为输出点电压Vref且接第七晶体管M7的漏极；第九晶体管M9的源极接第十晶体管M10的漏极，漏极接第八晶体管M8的源极；栅极接第四晶体管M4的栅极；第十晶体管M10的源极接电源VDD，漏极接第九晶体管M9的源极；栅极接第六晶体管M6的栅极；第十一晶体管M11的源极接地，漏极接第十二晶体管M12的漏极和第十四晶体管M14的栅极，栅极接第八晶体管M8的源极；第十二晶体管M12的源极接第十三晶体管M13的漏极和栅极，漏极接第十一晶体管M11的漏极，栅极接第八晶体管M8的源极；第十三晶体管M13的源极接电源电压VDD，漏极接第十二晶体管M12的源极；栅极接自身的漏极；第十四晶体管M14的源极接地，漏极接第十晶体管M10的栅极，栅极接第十一晶体管M11和第十二晶体管M12的漏极；第一电阻R1的一端接第七晶体管M7的栅极，另一端接地；第二电阻R2的一端接第七晶体管M7的栅极，另一端接第八晶体管M8的源极；第三电阻R3的一端接第二晶体管M2的源极，另一端接地；
附图1为所发明的一种基于VGS的CMOS基准电压源电路原理图：其中第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第三电阻R3组成电流产生电路，其产生一个与比例系数K和第三电阻R3有关的电流，所产生的电流被第九晶体管M9和第十晶体管M10复制到其支路，然后流过第一电阻、第二电阻、第七晶体管M7、第八晶体管M8产生相应的栅源电压；此外，通过增加共源共栅管来提高整体电路的电源抑制比；
附图1为所发明的一种基于VGS的CMOS基准电压源电路原理图：其中，NMOS和PMOS的阈值电压的温度特性可以表示为
VTHN(T)＝VTHN(T0)-αTHN(T-T0) (1)
|VTHP(T)|＝|VTHP(T0)|-αTHN(T-T0) (2)
其中αTHN和αTHP分别为NMOS和PMOS的阈值电压温度系数，因为PMOS的阈值电压为负，可以看出，随着温度的变高NMOS和PMOS的阈值电压的绝对值朝着相反的方向变化。根据附图1可知：
Figure BDA0003753308910000051
所以输出电压Vref可以表示为
Vref＝VS8-|VGS8| (4)
Figure BDA0003753308910000052
Figure BDA0003753308910000053
从式(6)中可以看出合适的第一电阻R1和第二电阻R2的比例可以使得输出电压Vref呈现零温度系数。
第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14构成启动电路，防止电路进入简并态，其工作原理如下所述：如附图1所示，当电源电压到达正常工作电压之后，电路可能进入“零电流状态”，即简并态，此时第五晶体管M5、第六晶体管M6、第九晶体管M9和第十晶体管M10栅极均为高电平且都不导通，流过各支路电流均为零；此时第八晶体管M8的源极电压为零，使得第十一晶体管M11和第十二晶体管M12构成的反相器输出一个较高的电压到第十四晶体管M14的栅极，使其导通，接着第五晶体管M5、第六晶体管M6、第九晶体管M9和第十晶体管M10栅极通过第十四晶体管M14进行放电，以此使得电路摆脱“零电流状态”，当电路正常工作之后，此时第八晶体管M8的源极电压为(1+R2/R1)*VGSN,使得第十一晶体管M11和第十二晶体管M12构成的反相器输出低电压，第十四晶体管M14关闭，启动电路不影响主电路正常工作。需要注意的是必须合理设计第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14的尺寸以此保证在正常工作时，启动电路不影响主电路工作。
附图2为本发明的基准源温度特性仿真图，常温下输出电压为423.2mV，在-20℃至100℃的温度范围下，温漂为35ppm。附图3为本发明的基准源的启动瞬态仿真图，当电源电压VDD从0升至1.8V时，输出电压最后稳定在423.2mV。证明了启动电路的有效性。

Claims (1)

1.一种基于VGS的CMOS基准电压源，其特征在于，包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)、第十四晶体管(M14)、第一电阻(R1)、第二电阻(R2)和第三电阻(R3)；其中，
第一晶体管(M1)的源极接地，漏极接自身的栅极和第三晶体管(M3)的漏极，第一晶体管(M1)的栅极接第二晶体管(M2)的栅极；
第二晶体管(M2)的源极与第三电阻(R3)的一端连接，漏极接第四晶体管(M4)的漏极，第二晶体管(M2)的栅极接第一晶体管(M1)的栅极；
第三晶体管(M3)的源极接第五晶体管(M5)的漏极，第三晶体管(M3)的漏极接第一晶体管(M1)的漏极，第三晶体管(M3)的栅极接第四晶体管(M4)的栅极；
第四晶体管(M4)的源极接第六晶体管(M6)的漏极，第四晶体管(M4)的漏极接自身的栅极和第二晶体管(M2)的漏极，第四晶体管(M4)的栅极接第三晶体管(M3)的栅极；
第五晶体管(M5)的源极接电源VDD，漏极接第三晶体管(M3)的源极，第五晶体管(M5)的栅极接第六晶体管(M6)的栅极；
第六晶体管(M6)的源极接电源VDD，漏极接自身的栅极和第四晶体管(M4)的源极，第六晶体管(M6)的栅极接第五晶体管(M5)的栅极；
第七晶体管(M7)的源极接地，漏极作为输出端输出电压Vref且接第八晶体管(M8)的栅极和漏极，第七晶体管(M7)的栅极接第一电阻(R1)的一端和第二电阻(R2)的一端；
第八晶体管(M8)的源极接第九晶体管(M9)的漏极、第二电阻(R2)的另一端、第十一晶体管(M11)的栅极和第十二晶体管(M12)的栅极，第八晶体管(M8)的漏极作为输出端输出电压Vref且接第七晶体管(M7)的漏极；
第九晶体管(M9)的源极接第十晶体管(M10)的漏极，第九晶体管(M9)的漏极接第八晶体管(M8)的源极，第九晶体管(M9)的栅极接第四晶体管(M4)的栅极；
第十晶体管(M10)的源极接电源VDD，漏极接第九晶体管(M9)的源极，第十晶体管(M10)的栅极接第六晶体管(M6)的栅极；
第十一晶体管(M11)的源极接地，漏极接第十二晶体管(M12)的漏极和第十四晶体管(M14)的栅极，第十一晶体管(M11)的栅极接第八晶体管(M8)的源极；
第十二晶体管(M12)的源极接第十三晶体管(M13)的漏极和栅极，第十二晶体管(M12)的漏极接第十一晶体管(M11)的漏极，第十二晶体管(M12)的栅极接第八晶体管(M8)的源极；
第十三晶体管(M13)的源极接电源VDD，漏极接第十二晶体管(M12)的源极；第十三晶体管(M13)的栅极接自身的漏极；
第十四晶体管(M14)的源极接地，漏极接第十晶体管(M10)的栅极，第十四晶体管(M14)的栅极接第十一晶体管(M11)的漏极和第十二晶体管(M12)的漏极；
第一电阻(R1)的一端接第七晶体管(M7)的栅极，第一电阻(R1)的另一端接地；
第二电阻(R2)的一端接第七晶体管(M7)的栅极，第二电阻(R2)的另一端接第八晶体管(M8)的源极；
第三电阻(R3)的一端接第二晶体管(M2)的源极，第三电阻(R3)的另一端接地。
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