CN106383542A

CN106383542A - 一种非带隙无电阻cmos基准源

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Publication number: CN106383542A
Application number: CN201611178235.5A
Authority: CN
Inventors: 石跃; 李昌玮; 周泽坤; 马亚东
Original assignee: Chengdu University of Information Technology
Current assignee: Chengdu University of Information Technology
Priority date: 2016-12-19
Filing date: 2016-12-19
Publication date: 2017-02-08
Anticipated expiration: 2036-12-19
Also published as: CN106383542B

Abstract

一种非带隙无电阻CMOS基准源，属于模拟电路技术领域。包括阈值电压提取电路和基准电压产生电路，阈值电压提取电路提取NMOS阈值电压V_THN和PMOS阈值电压V_THP输入基准电压产生电路后产生基准电压V_REF；本发明以阈值电压的负温特性为基础，利用NMOS阈值电压和PMOS阈值电压的差值产生正温补偿电压，通过基准电压产生电路进行叠加，最终实现一个非带隙无电阻的基准电压源；不需要很大尺寸比的MOS器件，减小了电路设计难度；本发明不需要PN结和电阻，减小了版图面积，不会引入额外的噪声。

Description

一种非带隙无电阻CMOS基准源

技术领域

本发明属于模拟电路技术领域，具体涉及一种基于NMOS管和PMOS管的阈值电压温度特性进行补偿的非带隙无电阻CMOS电压基准源。

背景技术

电压基准源广泛地运用于各种模拟集成电路和混合信号集成电路领域，其作用是提供一个不随温度和供电电压变化的参考电压。

模拟电路发展至今，带隙基准源是如今最成熟的基准源架构，其主要是利用三级管的基极-发射级电压随温度的变化特性产生的。标准的带隙基准源需要使用大量的三级管和电阻器件，这些器件会占用大量的版图面积，同时引入额外的噪声。带隙基准架构因自身的工作原理，输出电压一般稳定在1.2V左右，而在低功耗应用领域，供电电压已经降到1V以下，这使得带隙基准电压很难在这些领域下应用。针对这些问题，CMOS基准源被提出来。绝大部分的CMOS基准源是利用MOS器件工作在亚阈值区下的漏极电流随栅-源电压的变化关系得来的。单一地利用亚阈值MOS管进行正温电压补偿，需要很大尺寸比的MOS器件来实现，这会消耗大量的MOS管，增大电路的设计难度。

发明内容

针对上述问题，本发明提出一种无需PN结和电阻的CMOS基准源，该基准源利用MOS器件阈值电压的负温特性，构建温度稳定的无电阻基准电压。

本发明的技术方案为：

一种非带隙无电阻CMOS基准源，包括阈值电压提取电路和基准电压产生电路，其特征在于，所述阈值电压提取电路包括NMOS阈值电压提取电路和PMOS阈值电压提取电路，所述阈值电压提取电路将提取到的NMOS阈值电压V_THN和PMOS阈值电压V_THP输入基准电压产生电路后产生基准电压V_REF；

所述PMOS阈值电压提取电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6；其中，第二NMOS管MN2和第三NMOS管MN3的尺寸比为2:1，第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的尺寸比为3:1:1；

第二NMOS管MN2的漏极接第四PMOS管MP4的栅极、第五PMOS管MP5的漏极和第六PMOS管MP6的源极，其栅极接第三NMOS管MN3的栅极、第一NMOS管MN1的栅极和漏极以及第三PMOS管MP3的漏极；第五PMOS管MP5的栅极接第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极，第五PMOS管MP5的源极接第四PMOS管MP4的漏极、第三PMOS管MP3的栅极和第二PMOS管MP2的栅极；第一PMOS管MP1的栅极和漏极相连并连接第二PMOS管MP2的漏极，其连接点作为PMOS阈值电压提取电路的输出端输出PMOS阈值电压V_THP；第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第一PMOS管MP1的源极接地GND，第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的源极接电源电压VDD；

所述NMOS阈值电压提取电路包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9；其中，第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7的尺寸比为1:1:2，第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9的尺寸比为1:2:1；

第四NMOS管MN4的栅极接PMOS阈值电压提取电路中第一NMOS管NM1的栅极，其漏极接第七PMOS管MP7的栅极和漏极、第八PMOS管MP8的栅极以及第九PMOS管MP9的栅极；第五NMOS管MN5的源极接第六NMOS管MN6的漏极、第七NMOS管MN7的栅极和第八PMOS管MP8的漏极，其栅极和漏极短接并接第九PMOS管MP9的漏极和第六NMOS管MN6的栅极；第六NMOS管MN6的源极和第七NMOS管MN7的漏极相连，其连接点作为NMOS阈值电压提取电路的输出端输出NMOS阈值电压V_THN；第四NMOS管MN4和第七NMOS管的源极接地GND，第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9的源极接电源电压VDD；第九PMOS管MP9的栅极输出偏置电压V_B。

具体的，所述基准电压产生电路包括第八NMOS管MN8、第九NMOS管MN9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MPQ1、第十三PMOS管MPQ2、第十四PMOS管MPQ3和第十五PMOS管MPQ4，第十二PMOS管MPQ1的栅极接PMOS阈值电压V_THP，第十三PMOS管MPQ2和第十四PMOS管MPQ3的栅极互连并连接NMOS阈值电压V_THN；第十二PMOS管MPQ1和第十三PMOS管MPQ2的源极互连并连接第十PMOS管MP10的漏极，第十三PMOS管MPQ2的漏极接第八NMOS管的漏极和栅极以及第九NMOS管的栅极；第十四PMOS管MPQ3和第十五PMOS管MPQ4的源极互连并连接第十一PMOS管MP11的漏极，第十PMOS管MP10和第十一PMOS管MP11的栅极互连并连接偏置电压V_B，其源极接电源电压VDD，第十二PMOS管MPQ1和第十四PMOS管MPQ3的漏极接地GND，第八NMOS管MN8和第九NMOS管MN9的源极接地GND；第十五PMOS管MPQ4的栅极和漏极互连并连接第九NMOS管MN9的漏极，其连接点作为基准电压产生电路的输出端。

本发明的有益效果为：本发明以阈值电压的负温特性为基础，利用NMOS阈值电压和PMOS阈值电压的差值产生正温补偿电压，通过基准电压产生电路进行叠加，最终实现一个非带隙无电阻的基准电压源，不需要很大尺寸比的MOS器件，减小了电路设计难度；本发明不需要PN结和电阻，减小了版图面积，不会引入额外的噪声。

附图说明

图1为本发明提供的一种非带隙无电阻CMOS基准源的工作原理图。

图2为本发明提供的一种非带隙无电阻CMOS基准源的阈值电压提取电路示意图。

图3为本发明提供的一种非带隙无电阻CMOS基准源的基准电压产生电路示意图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明的工作原理如图1所示，分别提取NMOS阈值电压V_THN和PMOS阈值电压V_THP，其中阈值电压随温度的变化关系为

|V_TH(T)|＝|V_TH(T₀)|-α_VT(T-T₀)

α_VT为阈值电压的温度系数，通常大于零；T₀为参考温度；V_TH(T₀)为T₀处阈值电压大小。可知阈值电压的绝对值大小呈现出负温特性。那么NMOS阈值电压V_THN和PMOS阈值电压V_THP可分别表示为

|V_THN(T)|＝|V_THN(T₀)|-α_VTN(T-T₀)

|V_THP(T)|＝|V_THP(T₀)|-α_VTP(T-T₀)

对于同一工艺下的NMOS和PMOS，其阈值电压的绝对值和温度系数都不相等，将两种阈值电压输入基准电压产生电路后按一定的比例系数叠加可以得到零温的基准源，产生基准电压V_REF。

图2为本发明的阈值电压提取电路图，其作用是提取NMOS阈值电压V_THN和PMOS阈值电压V_THP。其中PMOS阈值电压提取电路包括第一NMOS管MN1、尺寸比为2:1的第二NMOS管MN2和第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3以及尺寸比为3:1:1的第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6；第二NMOS管MN2的漏极接第四PMOS管MP4的栅极、第五PMOS管MP5的漏极和第六PMOS管MP6的源极，其栅极接第三NMOS管MN3的栅极、第一NMOS管MN1的栅极和漏极以及第三PMOS管MP3的漏极；第五PMOS管MP5的栅极接第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极，第五PMOS管MP5的源极接第四PMOS管MP4的漏极、第三PMOS管MP3的栅极和第二PMOS管MP2的栅极；第一PMOS管MP1的栅极和漏极相连并连接第二PMOS管MP2的漏极，其连接点作为PMOS阈值电压提取电路的输出端输出PMOS阈值电压V_THP；第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第一PMOS管MP1的源极接地GND，第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的源极接电源电压VDD。

由于电路中第二NMOS管MN2和第三NMOS管MN3的尺寸比为2:1，第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的尺寸比为3:1:1。其中第四PMOS管MP4、第六PMOS管MP6、第二NMOS管MN2和第三NMOS管MN3工作在饱和区，第五PMOS管MP5工作在线性区，那么有

| V_{G S 6} | = | V_{T H P} | + \sqrt{\frac{2 I_{1}}{K_{1}}}

3 I_{1} = K_{1} | V_{D S 5} | (| V_{G S 5} | - | V_{T H P} |) - \frac{K_{1} {| V_{D S 5} |}^{2}}{2}

|V_GS5|＝|V_GS6|+|V_DS5|

其中V_GS5、V_GS6分别代表第五PMOS管MP5和第六PMOS管MP6的栅源电压；V_THP为PMOS阈值电压；Kx为M_x管的宽长比与迁移率和单位面积栅氧化层电容的乘积；V_DS5代表第五PMOS管的漏源电压。

由于第五PMOS管MP5和第六PMOS管MP6的尺寸相同，联合上面的式子，进行求解可得到

|V_DS4|＝|V_THP|

可知第二PMOS管MP2和第三PMOS管MP3的栅源电压等于PMOS的阈值电压。第三PMOS管MP3管工作在亚阈区，由阈值电压V_THP进行偏置，产生偏置电流源提供给其他电路。第二PMOS管MP2管和第一PMOS管MP1管尺寸相同，且流过相同的电流，都工作在亚阈区，那么第一PMOS管MP1的栅源电压等于第二PMOS管MP2的栅源电压V_THP。这样阈值电压的绝对值就从电源端转移到了近地端。

同理，图2中的右边部分为V_THN提取电路，NMOS阈值电压提取电路包括第四NMOS管MN4、尺寸比为1:1:2的第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7以及尺寸比为1:2:1的第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9；第四NMOS管MN4的栅极接PMOS阈值电压提取电路中第一NMOS管NM1的栅极，其漏极接第七PMOS管MP7的栅极和漏极、第八PMOS管MP8的栅极以及第九PMOS管MP9的栅极；第五NMOS管MN5的源极接第六NMOS管MN6的漏极、第七NMOS管MN7的栅极和第八PMOS管MP8的漏极，其栅极和漏极短接并接第九PMOS管MP9的漏极和第六NMOS管MN6的栅极；第六NMOS管MN6的源极和第七NMOS管MN7的漏极相连，其连接点作为NMOS阈值电压提取电路的输出端输出NMOS阈值电压V_THN；第四NMOS管MN4和第七NMOS管的源极接地GND，第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9的源极接电源电压VDD；第九PMOS管MP9的栅极输出偏置电压V_B，其中V_B是阈值电压提取电路产生的偏置电压，为基准电压产生电路提供偏置。

其中第四NMOS管MN4、第七NMOS管MN7、第五NMOS管MN5、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9工作在饱和区，第六NMOS管MN6工作在线性区。第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7尺寸比为1:1:2，第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9的尺寸比为1:2:1。可知

|V_DS7|＝|V_TH|

现在已经成功地提取出了阈值电压|V_THN|和|V_THP|。下面结合图3，对基准产生电路进行叙述。如图3所示为基准电压产生电路示意图，基准电压产生电路包括第八NMOS管MN8、第九NMOS管MN9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MPQ1、第十三PMOS管MPQ2、第十四PMOS管MPQ3和第十五PMOS管MPQ4，第十二PMOS管MPQ1的栅极接PMOS阈值电压V_THP，第十三PMOS管MPQ2和第十四PMOS管MPQ3的栅极互连并连接NMOS阈值电压V_THN；第十二PMOS管MPQ1和第十三PMOS管MPQ2的源极互连并连接第十PMOS管MP10的漏极，第十三PMOS管MPQ2的漏极接第八NMOS管的漏极和栅极以及第九NMOS管的栅极；第十四PMOS管MPQ3和第十五PMOS管MPQ4的源极互连并连接第十一PMOS管MP11的漏极，第十PMOS管MP10和第十一PMOS管MP11的栅极互连并连接偏置电压V_B，其源极接电源电压VDD，第十二PMOS管MPQ1和第十四PMOS管MPQ3的漏极接地GND，第八NMOS管MN8和第九NMOS管MN9的源极接地GND；第十五PMOS管MPQ4的栅极和漏极互连并连接第九NMOS管MN9的漏极，其连接点作为基准电压产生电路的输出端。

其中第十PMOS管MP10和第十一PMOS管MP11的尺寸分别为(W/L)₁和G(W/L)₁，第八NMOS管MN8和第九NMOS管MN9的尺寸分别为(W/L)₂和G(W/L)₂，第十二PMOS管MPQ1和第十三PMOS管MPQ2的尺寸分别为AB(W/L)₃和A(W/L)₃，第十四PMOS管MPQ3和第十五PMOS管MPQ4的尺寸分别为B(W/L)₃和(W/L)₃；所有MOS管均工作在饱和区，那么有

| V_{G S Q 1} | = | V_{T H P} | + \sqrt{\frac{2 (I_{D 10} - I_{D Q 2})}{u_{P} C_{o x} A B {(W / L)}_{3}}}

| V_{G S Q 2} | = | V_{T H P} | + \sqrt{\frac{2 I_{D Q 2}}{u_{P} C_{o x} A {(W / L)}_{3}}}

又

|V_GSQ1|+|V_THP|＝|V_GSQ2|+|V_THN|

那么有

| V_{T H N} | - | V_{T H P} | = \frac{1}{\sqrt{A}} (\sqrt{\frac{2 (I_{D 10} - I_{D Q 2})}{u_{P} C_{o x} B {(W / L)}_{3}}} - \sqrt{\frac{2 I_{D Q 2}}{u_{P} C_{o x} {(W / L)}_{3}}})

同样的

| V_{G S Q 3} | = | V_{T H P} | + \sqrt{\frac{2 G (I_{D 10} - I_{D Q 2})}{u_{P} C_{o x} B {(W / L)}_{3}}}

| V_{G S Q 4} | = | V_{T H P} | + \sqrt{\frac{2 {GI}_{D Q 2}}{u_{P} C_{o x} {(W / L)}_{3}}}

又

那么

V_{R E F} = | V_{T H N} | + \sqrt{G} (\sqrt{\frac{2 (I_{D 10} - I_{D Q 2})}{u_{P} C_{o x} B {(W / L)}_{3}}} - \sqrt{\frac{2 I_{D Q 2}}{u_{P} C_{o x} {(W / L)}_{3}}})

带入上式可得

V_{R E F} = | V_{T H N} | + \sqrt{A G} (| V_{T H N} | - | V_{T H P} |)

本发明以阈值电压的负温特性为基础，利用NMOS和PMOS和阈值电压的差值产生正温补偿电压，通过电压叠加电路进行相加，最终实现一个非带隙无电阻的基准电压源，不需要很大尺寸比的MOS器件，减小了电路设计难度。

本发明不需要PN结和电阻，减小了版图面积，不会引入额外的噪声。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims

1.一种非带隙无电阻CMOS基准源，包括阈值电压提取电路和基准电压产生电路，其特征在于，所述阈值电压提取电路包括NMOS阈值电压提取电路和PMOS阈值电压提取电路，所述阈值电压提取电路将提取到的NMOS阈值电压(V_THN)和PMOS阈值电压(V_THP)输入基准电压产生电路后产生基准电压V_REF；

所述PMOS阈值电压提取电路包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)和第六PMOS管(MP6)；其中，第二NMOS管(MN2)和第三NMOS管(MN3)的尺寸比为2:1，第四PMOS管(MP4)、第五PMOS管(MP5)和第六PMOS管(MP6)的尺寸比为3:1:1；

第二NMOS管(MN2)的漏极接第四PMOS管(MP4)的栅极、第五PMOS管(MP5)的漏极和第六PMOS管(MP6)的源极，其栅极接第三NMOS管(MN3)的栅极、第一NMOS管(MN1)的栅极和漏极以及第三PMOS管(MP3)的漏极；第五PMOS管(MP5)的栅极接第六PMOS管(MP6)的栅极和漏极以及第三NMOS管(MN3)的漏极，第五PMOS管(MP5)的源极接第四PMOS管(MP4)的漏极、第三PMOS管(MP3)的栅极和第二PMOS管(MP2)的栅极；第一PMOS管(MP1)的栅极和漏极相连并连接第二PMOS管(MP2)的漏极，其连接点作为PMOS阈值电压提取电路的输出端输出PMOS阈值电压(V_THP)；第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)和第一PMOS管(MP1)的源极接地(GND)，第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)的源极接电源电压(VDD)；

所述NMOS阈值电压提取电路包括第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)；其中，第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)的尺寸比为1:1:2，第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)的尺寸比为1:2:1；

第四NMOS管(MN4)的栅极接PMOS阈值电压提取电路中第一NMOS管(NM1)的栅极，其漏极接第七PMOS管(MP7)的栅极和漏极、第八PMOS管(MP8)的栅极以及第九PMOS管(MP9)的栅极；第五NMOS管(MN5)的源极接第六NMOS管(MN6)的漏极、第七NMOS管(MN7)的栅极和第八PMOS管(MP8)的漏极，其栅极和漏极短接并接第九PMOS管(MP9)的漏极和第六NMOS管(MN6)的栅极；第六NMOS管(MN6)的源极和第七NMOS管(MN7)的漏极相连，其连接点作为NMOS阈值电压提取电路的输出端输出NMOS阈值电压(V_THN)；第四NMOS管(MN4)和第七NMOS管的源极接地(GND)，第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)的源极接电源电压(VDD)；第九PMOS管(MP9)的栅极输出偏置电压(V_B)。

2.根据权利要求1所述一种非带隙无电阻CMOS基准源，其特征在于，所述基准电压产生电路包括第八NMOS管(MN8)、第九NMOS管(MN9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MPQ1)、第十三PMOS管(MPQ2)、第十四PMOS管(MPQ3)和第十五PMOS管(MPQ4)，第十二PMOS管(MPQ1)的栅极接PMOS阈值电压(V_THP)，第十三PMOS管(MPQ2)和第十四PMOS管(MPQ3)的栅极互连并连接NMOS阈值电压(V_THN)；第十二PMOS管(MPQ1)和第十三PMOS管(MPQ2)的源极互连并连接第十PMOS管(MP10)的漏极，第十三PMOS管(MPQ2)的漏极接第八NMOS管的漏极和栅极以及第九NMOS管的栅极；第十四PMOS管(MPQ3)和第十五PMOS管(MPQ4)的源极互连并连接第十一PMOS管(MP11)的漏极，第十PMOS管(MP10)和第十一PMOS管(MP11)的栅极互连并连接偏置电压(V_B)，其源极接电源电压(VDD)，第十二PMOS管(MPQ1)和第十四PMOS管(MPQ3)的漏极接地(GND)，第八NMOS管(MN8)和第九NMOS管(MN9)的源极接地(GND)；第十五PMOS管(MPQ4)的栅极和漏极互连并连接第九NMOS管(MN9)的漏极，其连接点作为基准电压产生电路的输出端。