CN103529897B - 一种高电源抑制比的纯mos结构电压基准源 - Google Patents

Abstract

一种高电源抑制比的纯MOS结构电压基准源，包括启动电路、I_PTAT产生电路、V_PTAT产生电路、V_GS产生电路和PSRR增强反馈电路；启动电路连接至I_PTAT产生电路，I_PTAT产生电路的输出分别连接V_PTAT产生电路和V_GS产生电路，V_PTAT产生电路的输出与V_GS产生电路的输出叠加形成Vref基准电压输出，该输出基准电压通过PSRR增强反馈电路反馈给I_PTAT产生电路，形成闭合的反馈环路。

Description

一种高电源抑制比的纯MOS结构电压基准源

技术领域

本发明属于模拟集成电压基准源电路技术领域，具体涉及一种高电源抑制比的纯MOS结构电压基准源。

背景技术

在模拟电路，及数模混合集成电路或系统芯片设计中，经常需要使用基准电压源，它将电源电压转换为与电源电压和温度近似无关的基准电压，用于为其他部分电路提供稳定的偏置和参考电压。因此，低温漂系数、高电压抑制比是电压基准源的关键性能指标。在数模混合集成电路中数字部分的噪声容易耦合到电源中，因此对电路电源抑制性能的要求就更加突出。CMOS带隙基准电压还需要能够兼容CMOS工艺，易于集成在CMOS工艺的集成电路芯片中。

目前利用纯CMOS器件实现电压基准主要有三种：一种是负温系数的晶体管基极-发射极电压V_BE及具有正温度系数的热电压VT，通过将两个具有相反温度系数的电压进行加权相加得到零温度系数的输出电压；一种是基于MOS器件不同的阈值电压；另一种是基于MOS器件栅源电压差的基准。

第一种利用CMOS工艺中的寄生三极管来实现带隙基准，存在面积过大，功耗较高等问题，并且寄生三极管的模型不够准确。从而更多工程师将研究利用纯CMOS工艺技术来实现电压或电流基准作为主要方向。第二种需要在同一硅片上实现增强型和耗尽型MOS器件，芯片制造过程需额外的掩模板，对工艺同样有特殊要求，工艺成本高，并且随工艺角偏差很大；第三种利用MOS器件的栅源电压差来实现基准，对工艺没有特殊要求，但是需要稳定的外围偏置电路同时工艺角偏差仍然很大。第一种由于研究比较深入，目前工程实践中使用很多。第二种虽然需要相应工艺支持，但是利用耗尽型MOS器件来产生电压基准会减少相应的启动电路，同时电路简单，并可实现较低电源电压的电源基准。第三种对工艺没有特殊要求，但是其温度系数还受载载流子迁移率等非线性因素的影响。

上述三种基准都可以通过增加运算放大器来提高电源抵制性能。但复杂的运算放大器增加了设计难度，同时增加了大量的静态电流。

发明内容

本发明的目的在于设计一种高电源抑制比的纯MOS结构电压基准源，采取的技术方案如下：一种高电源抑制比的纯MOS结构电压基准源，其特征在于：包括启动电路、自偏置的正温度系数电流I_PTAT产生电路、无电阻的与温度成正比的电压V_PTAT产生电路、负温度系数的MOS管栅源电压V_GS产生电路和电源电压抑制比PSRR增强反馈电路；启动电路的输出连接自偏置的正温度系数电流I_PTAT产生电路，自偏置的正温度系数电流I_PTAT产生电路的输出分别连接自偏置的正温度系数电流I_PTAT产生电路和负温度系数的MOS管栅源电压V_GS产生电路，自偏置的正温度系数电流I_PTAT产生电路的输出与负温度系数的MOS管栅源电压V_GS产生电路的输出叠加后形成Vref基准电压输出，该输出基准电压通过电源抑制比PSRR增强反馈电路反馈给正温度系数电流I_PTAT产生电路，形成闭合的反馈环路；其中：

启动电路包括PMOS管MS1及NMOS管MS2、MS3、MS4、MS5，PMOS管MS1的源极、NMOS管MS4、MS5的漏极均连接电源VDD，PMOS管MS1的栅极及漏极分别与NMOS管MS2的栅极及漏极连接并与NMOS管MS4的栅极连接在一起，NMOS管MS2的源极与NMOS管MS3的栅、漏极及NMOS管MS5的栅极连接，NMOS管MS3的源极接地；

自偏置的正温度系数电流I_PTAT产生电路包括PMOS管MP1、MP2、MP4、MP5及NMOS管MN3、MN7、MN8；PMOS管MP1、MP2、MP4、MP5构成Cascode电流镜，管子的宽长比相同，NMOS管MN3、MN7工作在亚阈值区，NMOS管MN8工作在深线性区；PMOS管MP1、MP4的源极连接电源VDD，PMOS管MP1的栅极与PMOS管MP4的栅极互连并连接PMOS管MP4的漏极和PMOS管MP5的源极，PMOS管MP1的漏极连接PMOS管MP2的源极，PMOS管MP2的栅极与PMOS管MP5的栅极互连并连接PMOS管MP5的漏极，PMOS管MP2的漏极与NMOS管MN3的栅、漏极、NMOS管MN7的栅极连接并连接启动电路中NMOS管MS4的源极，NMOS管MN7的源极连接NMOS管MN8的漏极，NMOS管MN3、MN8的源极将接地；

无电阻的与温度成正比的电压V_PTAT产生电路包括工作在深线性区的NMOS管MN20，NMOS管MN20的栅极与自偏置的正温度系数电流I_PTAT产生电路中NMOS管MN8栅极连接；

负温度系数的MOS管栅源电压V_GS产生电路包括PMOS管MP17、MP18及NMOS管MN19，PMOS管MP17的源极连接电源VDD，PMOS管MP17栅极连接自偏置的正温度系数电流IPTAT产生电路中PMOS管MP4和MP1的栅极，PMOS管MP17的漏极连接PMOS管MP18的源极，PMOS管MP18的栅极连接自偏置的正温度系数电流I_PTAT产生电路中PMOS管MP5和MP2的栅极，PMOS管MP18的漏极与NMOS管MN19的漏极和栅极以及无电阻的与温度成正比的电压V_PTAT产生电路中NMOS管MN20的栅极连接并与基准电压Vref输出连接；

电源电压抑制比PSRR增强反馈电路包括PMOS管MP9、MP10、MP13、MP14、MP16及NMOS管MN6、MN11、MN12、MN15，PMOS管MP9、MP13的源极连接电源VDD，PMOS管MP9和MP13的栅极互连并连接自偏置的正温度系数电流IPTAT产生电路中PMOS管MP4、MP1的栅极和负温度系数的MOS管栅源电压V_GS产生电路中PMOS管MP17的栅极，PMOS管MP10、MP14的栅极互连并连接自偏置的正温度系数电流IPTAT产生电路中PMOS管MP5、MP2的栅极和负温度系数的MOS管栅源电压V_GS产生电路中PMOS管MP18的栅极，PMOS管MP10的源极连接PMOS管MP9的漏极及NMOS管MN11的栅极，PMOS管MP14源极连接PMOS管MP13的漏极，NMOS管MN11的漏极与PMOS管MP10的漏极互连并连接NMOS管MN6的栅极，NMOS管MN6的栅极连接启动电路中NMOS管MS5的源极，NMOS管MS6的源极及漏极分别连接自偏置的正温度系数电流I_PTAT产生电路中NMOS管MN7漏极及PMOS管MP5的漏极，PMOS管MP14的漏极连接NMOS管MN15的漏极和NMOS管MN12的栅极，NMOS管MN11的源极连接NMOS管MN12的漏极，NMOS管MN15的栅极连接负温度系数的MOS管栅源电压V_GS产生电路中NMOS管MN19的漏极和栅极并与输出基准电压Vref连接，NMOS管MN15的源极连接PMOS管MP16的源极，NMOS管MN12的源极和PMOS管MP16的栅、漏极均接地。

本发明的优点及显着效果：

本发明提供的电压基准产生电路中引入了一种负反馈机制，该负反馈连接输出基准Vref和PTAT电流产生电路。其中的PSRR增强反馈电路不需要增加复杂的运算放大器，从而不增加大量的静态电流，并且降低了高性能运算放大器所带来电路设计难度。该种负反馈电路但大大提高了输出基准的电压抑制性能。该电压基准中的正温度系数电流I_PTAT产生电路利用电流镜、工作在亚阈值区的NMOS管MN3和MN7及工作在深线性区的NMOS管MN8和MN20构成。由于NMOS管MN3和MN7工作在亚阈值区，工作电流低并且避免使用CMOS工艺中的寄生三极管，从而可以获得低静态电流，利用工作在深线性区的NMOS管MN8和MN20代替传统电阻可以大大降低芯片版图面积。通过上述技术的使用得到了本发明提出的电源抑制比（PSRR）高、功耗低、纯MOS结构的电压基准电路，该电路能应用于各种低功耗电源管理芯片、锁相环、振荡器等各种模拟电路，数模混合集成电路和系统芯片中。

附图说明

图1是传统的利用三极管和电阻为核心的带隙基准电路；

图2是利用MOS管和电阻为核心的电压基准电路；

图3是本发明提出的高电源抑制比的纯MOS结构电压基准的结构框图；

图4是图3的电路图；

图5是本发明电压基准电路的温度系数（TC）仿真波形；

图6是本发明电压基准电路的电源抑制比（PSRR）仿真波形；

图7是本发明电压基准电路的输出基准（Vref）随电源电压（VDD）变化的仿真波形。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举的实例只用于解释本发明，并非用于限定本发明的范围。

如图1，为一种传统的利用三极管和电阻为核心的带隙基准电路，是负温系数的晶体管基极-发射极电压VBE及具有正温度系数的热电压VT，通过将两个具有相反温度系数的电压进行加权相加得到零温度系数的输出电压，但CMOS工艺中三极管在存在面积过大，功耗较高等问题，并且寄生三极管的模型不够准确。

如图2，为一种利用MOS管和电阻为核心的电压基准电路，其中MOS管M14、M15工作在亚阈值区。该电路是将负温系数的MOS管栅源电压V_GS及具有正温度系数的热电压V_T具有相反温度系数的电压进行加权相加得到零温度系数的输出电压，但为了使MOS管M14、M15工作在亚阈值区，需要一个大电阻无源R17，这会占据大量芯片面积。

如图3，为本发明提出的高电源抑制比的纯MOS结构电压基准的结构框图。图中启动电路作用于正温度系数电流（I_PTAT）产生电路，使电路能正常启动。产生的正温度系数电流（I_PTAT）作用于正温度系数电压（V_PTAT）产生电路和V_GS产生电路，分别产生正温度系数电压和负温度系数电压。两种温度系数的电压叠加形成Vref基准输出,该输出基准为温度补偿后的输出，其温度特性如图3中的曲线Vref所示。输出基准通过PSRR增强反馈电路反馈给正温度系数电流（I_PTAT）产生电路，形成闭合的反馈环路，以稳定Vref基准输出。

如图4，启动电路由MS1、MS2、MS3、MS4、MS5五个MOS管组成，其中MS1为PMOS管，MS2、MS3、MS4、MS5为NMOS管。MS1、MS2、MS3都以二极形式连接，然后串接在一起，对VDD进行分压。通过设计三个MOS管合适的宽长比可以在三个MOS管间获得两个与电源电压有关的参考电位，即MS3的漏极电位V_MS3d和MS2的漏极电位V_MS2d。将上述V_MS3d连接至MS5的栅极，V_MS3d2连接至MS4漏极。MS4、MS5的漏极都连接至电源电压，MS4的源接至二极管连接形式的MN3的栅极，MS5的源接至MN6的栅极。电路上电时MS4、MS5导通从而将MN3和MN6的栅极拉至电电位。此时VDD通过MS4、MS5、MN6对MN8寄生的漏源电容充电，充电电流被复制到基准输出支路从而抬高Vref使MN18开启，使自偏置电路脱离零简并点，从而完成了电路的启动。随着整个电路电流增加，MN3和MN6的栅极电位被抬高，使MS4、MS5的栅源电压都低于管子的阈值电压，从而关断MOS管MS4、MS5实现启动电路与主电路的分离。

自偏置的正温度系数电流（I_PTAT）产生电路由Cascode电流镜和工作在亚阈值区的NMOS管MN3、MN7和工作在深线性区的NMOS管MN8组成。其中MP1、MP2、MP4、MP5构成Cascode电流镜，管子的宽长比相同，用于精确的复制电流；MN3、MN7工作在亚阈值区，并且MN7宽长比为MN3宽长比的M倍。MN8工作在深线性区作电阻，在MOS电阻MN8上产生正温度系数电流（I_PTAT）。当工作在亚阈值区的MOS管MN3、MN7的漏源电压V_DS≥4V_T时，NMOS管MN8的漏源电压VDS对NMOS管MN8漏电流影响可以近似忽略，此种条件下NMOS管MN8漏极电流近似只由V_GS决定。即：

$I\≈\mathrm{\μ}{C}_{\mathrm{ox}}{V}_T^2\frac{W}{L}\exp \left(\frac{V_{\mathrm{GS}}-V_{\mathrm{TH}}}{m{V}_T}\right)$    公式1

其中：V_T=kT/q为热电压，m为亚阈值斜率,取值范围在1.2～2之间，μ为NMOS的载流子迁移率，W/L为MOS管MN8的宽长比，Cox为工艺中单位面积的栅电容，V_GS为MOS管MN8的栅源电压，V_TH为MOS管MN8阈值电压。

又因为Cascode电流镜具有相同的宽长比，强制自偏置电路的两条支路电流相等。设计MN7宽长比为MN3宽长比的M倍；MN8工作在深线性区作为线性电阻，MOS管MN8工作在深线性区的条件是V_GS-V_TH>>V_DS，此条件下电阻的表达式为：

$R\≈\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}(W/L)(V_{\mathrm{GS}}-V_{\mathrm{TH}})}$    公式2

其中，μ_n为NMOS管MN8的载流子迁移率，Cox为单位面积的栅氧电容。

结合图4的具体电路，利用公式1、公式2可推导出在MOS电阻MN8上产生正温度系数电流（I_PTAT）的表达式：

I_PTAT＝mV_Tμ_nC_ox(W/L)₈(V_GS8-V_TH)lnM   公式3

其中，μ_n为NMOS管MN8的载流子迁移率，Cox为单位面积的栅氧电容，M为NMOS管MN7和MN3的宽长比之比，VT=kT/q为热电压，m为亚阈值斜率,取值范围在1.2～2之间。

无电阻的与温度成正比的电压（V_PTAT）产生电路由正温度系数电流（I_PTAT）流过工作在深线性区的MOS管MN20产生。其中正温度系数电流（I_PTAT）是通过MP17、MP18对自偏置的正温度系数电流（I_PTAT）产生电路产生的正温度系数电流（I_PTAT）进行精确复制；MOS管作电阻是通过将MN20的过驱动电压（V_GS－V_TH）远大于其漏源电压VDS得到的，即V_GS-V_TH>>V_DS时。结合公式2得MN20漏源电压，即为与温度成正比的电压（V_PTAT）为：

$V_{\mathrm{PTAT}}=m{V}_T\frac{{(W/L)}_8}{{(W/L)}_{20}}\ln M$    公式4

负温度系数的MOS管（MN19）的栅源电压（VGS）产生电路由正温度系数电流（I_PTAT）流过工作在饱和区的MOS管MN19产生。其中正温度系数电流（I_PTAT）是通过MP17、MP18对自偏置的正温度系数电流（I_PTAT）产生电路产生的正温度系数电流（I_PTAT）进行精确复制，流过二极管连接的MOS管MN19，MN19的栅源电压即为负温度系数电压。当偏置电流很小的情况下，二极管连接形式的MOS管MN19的电压为负温度系数，其与温度的关系如下：

$V_{\mathrm{GS}19}\≈V_{\mathrm{GS}\left(T_0\right)}+K_G(\frac{T}{T_0}-1)$    公式5

其中V_GS(T0)为温度T₀时MOS管MN19的栅源电压，K_G为负温度系数。

结合公式4、公式5得最终叠加形成的温度补偿过后的输出电压基准表达式为：

$\mathrm{Vref}=m{V}_T\frac{{(W/L)}_8}{{(W/L)}_{20}}\ln M+V_{\mathrm{GS}19}$    公式6

图5为本发明的电压基准电路的温度系数（TC）仿真波形，图中横轴为温度，单位摄氏度。纵轴为输出电压基准Vref的电压，单位为伏，从图中可以看出从-20℃到120℃温度范围内输出基准变化约为6mV，若对电路进行优化可获得更好的温度系数。

电源电压抑制比（PSRR）增强反馈电路由用Cascode电流源作负载的两级放大电路和嵌入自偏置的正温度系数电流（IPTAT）产生电路的MOS管MN6组成。其中Cascode电流源负载是由MOS管MP9、MP10、MP13、MP14组成，其栅极分别接至MP4、MP5的栅极，以精确复制正温度系数电流（I_PTAT）。MN15为第一级放大电路的放大管，MP16为二极管连接的PMOS管用以抬升MN15的源极电位使MN15的栅极电位与输出电压匹配；MN11和MN12构成共源共栅放大器，作第二级放大电路；MOS管MN6将二级放大电路的输出引入到正温度系数电流（I_PTAT）产生电路从而在输出电压基准和正温度系数电流（I_PTAT）产生电路之间形成负反馈环路。

电源电压抑制比（PSRR）增强反馈电路由用Cascode电流源作负载的两级放大电路和串联接入至自偏置的正温度系数电流（I_PTAT）产生电路的MOS管MN6组成。其中Cascode电流源负载分别由MOS管MP9、MP10和MP13、MP14组成，MP9、MP1的栅极接至MP4的栅级，MP13、MP14的栅极接至MP5的栅极，以精确复制正温度系数电流（I_PTAT）同时增加放大器的输出电阻，提高增益。MN15为第一级放大电路的放大管，第一级放大电路是带源极负反馈的共源极放大电路，用于实现输出基准与第一级输入间的电平匹配；第二级放大电路为共源共栅放大器，MP16为二极管连接的PMOS管作为放大管MN15的源极负反馈，用以抬升MN15的源极电位使MN15的栅极电位与输出电压匹配；MOS管MP16的衬底接至电源电压VDD，电源电压VDD上有扰动可以通过衬底耦合到第一级，经过一定的放大后引入至自偏置的正温度系数电流（I_PTAT）产生电路，同时可以抵消部分VDD扰动对输出基准的影响。MN11和MN12构成共源共栅放大器，作第二级放大电路用于进一步提高增益。MOS管MN6将二级放大电路的输出引入到正温度系数电流（I_PTAT）产生电路从而在输出电压基准和正温度系数电流（I_PTAT）产生电路之间形成负反馈环路。其中共栅管M11的栅极接至MP9的漏极。

第一级放大电路为带源极负反馈的共源放大电路，从输出基准到Vref到MN15的漏输出电压放大倍数A_V1为：

$A_{\mathrm{vl}}\≈-\frac{g_{m15}}{1+g_{m15}/g_{m16}}\·\left(g_{m14}{r}_{o14}{r}_{o13}\right|\left|g_{m15}{r}_{o15}\frac{1}{g_{m16}}\right)$    公式7

其中，gm_i对应于第i个MOS管的跨导，r_oi对应于第i个管子的输出电阻。

第二级放大电路为共源共栅放大器，共栅管的偏置电压取自MP9的漏极。从MN12的栅极到MN11的漏极的电压放大倍数A_V2为：

A_v2≈-g_m12·[(g_m10r_o10r_o9)||(g_m11r_o11r_o12)]   公式8

MOS管MN6将二级放大电路的输出引入到正温度系数电流（I_PTAT）产生电路从而在输出电压基准和正温度系数电流（I_PTAT）产生电路之间形成负反馈环路。同样可以将MOS管MN6当作带有源极负反馈的共源放大器，从MN11的漏极到MN6的漏的放大倍数Av3为：

$A_{v3}\≈-\frac{g_{m6}}{1+g_{m6}{g}_{m7}{r}_{o7}{r}_8}$    公式9

由公式7、公式8可得电源抑制比（PSRR）增强反馈电路的两级放大总增益β为：

β＝A_v1·A_v2·A_v3   公式10

在没有增加反馈环时的传统电压基准时，Aopen为从MP5漏极到基准输出Vref的通路的开环增益为：

$A_{\mathrm{open}}\≈-g_{m17}\left(g_{m18}{r}_{o18}{r}_{o17}\right|\left|\frac{r_{o19}+r_{o20}+g_{m19}{r}_{o19}{r}_{o20}}{g_{m19}{r}_{o19}+1}\right)$    公式11

在增加本发明所提出的电源电压抑制比（PSRR）增强反馈电路后，利用环路控制理论求得输出基准的电源抑制比PSRR表达式为：

$\mathrm{PSRR}=\frac{\mathrm{\ΔVref}}{\mathrm{\Δ}{V}_{\mathrm{DD}}}=\frac{k}{1+A_{\mathrm{open}}\·\mathrm{\β}}$    公式12

其中,可假设k为电源电压VDD上的扰动对输出基准Vref的影响影响因子，即ΔVref=k·ΔVDD。

从公式12可以看出，本发明利用电源电压抑制比（PSRR）增强反馈电路能大幅提升输出电压基准的电源抑制性能，实例中基准电源的PSRR仿真曲线如图6所示，低频时的PSRR达到了-100dB。由于加入了电源电压抑制比（PSRR）增强反馈电路，可能对电路的最低工作电压有上定的要求，具体的能工作到多低的电压与使用的MOS管的阈值电压相关。图7所示为输出基准（Vref）随电源电压（VDD）变化的仿真波形，波形显示本发明增加电源电压抑制比（PSRR）增强反馈电路对最低工作电压没有明显的影响，通过优化设计后可以忽略其影响。

以上所述仅为本发明的优选实例而已，并不限于本发明，对于本领域的技术人员来说，本发明可有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种高电源抑制比的纯MOS结构电压基准源，其特征在于：包括启动电路、自偏置的正温度系数电流I_PTAT产生电路、无电阻的与温度成正比的电压V_PTAT产生电路、负温度系数的MOS管栅源电压V_GS产生电路和电源电压抑制比PSRR增强反馈电路；启动电路的输出连接自偏置的正温度系数电流I_PTAT产生电路，自偏置的正温度系数电流 I_PTAT 产生电路的输出分别连接无电阻的与温度成正比的电压 V_PTAT 产生电路和负温度系数的 MOS 管栅源电压 V_GS 产生电路，无电阻的与温度成正比的电压 V_PTAT 产生电路的输出与负温度系数的 MOS 管栅源电压 V_GS 产生电路的输出叠加后形成基准电压 Vref 输出，基准电压 Vref 输出通过电源电压抑制比PSRR增强反馈电路反馈给正温度系数电流I_PTAT产生电路，形成闭合的反馈环路；其中： 

启动电路包括PMOS管MS1及NMOS管MS2、MS3、MS4、MS5，PMOS管MS1的源极、NMOS管MS4、MS5的漏极均连接电源VDD，PMOS管MS1的栅极及漏极分别与NMOS管MS2的栅极及漏极连接并与NMOS管MS4的栅极连接在一起，NMOS管MS2的源极与NMOS管MS3的栅、漏极及NMOS管MS5的栅极连接，NMOS管MS3的源极接地；

自偏置的正温度系数电流I_PTAT产生电路包括PMOS管MP1、MP2、MP4、MP5及NMOS管MN3、MN7、MN8；PMOS管MP1、MP2、MP4、MP5构成Cascode电流镜，管子的宽长比相同，NMOS管MN3、MN7工作在亚阈值区，NMOS管MN8工作在深线性区；PMOS管MP1、MP4的源极连接电源VDD，PMOS管MP1的栅极与PMOS管MP4的栅极互连并连接PMOS管MP4的漏极和PMOS管MP5的源极，PMOS管MP1的漏极连接PMOS管MP2的源极，PMOS管MP2的栅极与PMOS管MP5的栅极互连并连接PMOS管MP5的漏极，PMOS管MP2的漏极与NMOS管MN3的栅、漏极、NMOS管MN7的栅极连接并连接启动电路中NMOS管MS4的源极，NMOS管MN7的源极连接NMOS管MN8的漏极，NMOS管MN3、MN8的源极将接地； 

无电阻的与温度成正比的电压V_PTAT产生电路包括工作在深线性区的NMOS管MN20，NMOS管MN20的栅极与自偏置的正温度系数电流I_PTAT产生电路中NMOS管MN8栅极连接，NMOS管MN20的源极接地；

负温度系数的MOS管栅源电压V_GS产生电路包括PMOS管MP17、MP18及NMOS管MN19， PMOS管MP17的源极连接电源VDD，PMOS管MP17栅极连接自偏置的正温度系数电流I_PTAT产生电路中PMOS管MP4和MP1的栅极，PMOS管MP17的漏极连接PMOS管MP18的源极，PMOS管MP18的栅极连接自偏置的正温度系数电流I_PTAT产生电路中PMOS管MP5和MP2的栅极，PMOS管MP18的漏极与NMOS管MN19的漏极和栅极以及无电阻的与温度成正比的电压V_PTAT产生电路中NMOS管MN20的栅极连接并与基准电压 Vref 输出连接，NMOS管MN19的源极连接无电阻的与温度成正比的电压V_PTAT产生电路中NMOS管MN20的漏极；

电源电压抑制比PSRR增强反馈电路包括PMOS管MP9、MP10、MP13、MP14、MP16及NMOS管MN6、MN11、MN12、MN15，PMOS管MP9、MP13的源极连接电源VDD，PMOS管MP9和MP13的栅极互连并连接自偏置的正温度系数电流I_PTAT产生电路中PMOS管MP4、MP1的栅极和负温度系数的MOS管栅源电压V_GS产生电路中PMOS管MP17的栅极，PMOS管MP10、MP14的栅极互连并连接自偏置的正温度系数电流I_PTAT产生电路中PMOS管MP5、MP2的栅极和负温度系数的MOS管栅源电压V_GS产生电路中PMOS管MP18的栅极，PMOS管MP10的源极连接PMOS管MP9的漏极及NMOS管MN11的栅极，PMOS管MP14源极连接PMOS管MP13的漏极，NMOS管MN11的漏极与PMOS管MP10的漏极互连并连接NMOS管MN6的栅极，NMOS管MN6的栅极连接启动电路中NMOS管MS5的源极，NMOS管MN6的源极及漏极分别连接自偏置的正温度系数电流I_PTAT产生电路中NMOS管MN7漏极及PMOS管MP5的漏极，PMOS管MP14的漏极连接NMOS管MN15的漏极和NMOS管MN12的栅极，NMOS管MN11的源极连接NMOS管MN12的漏极，NMOS管MN15的栅极连接负温度系数的MOS管栅源电压V_GS产生电路中NMOS管MN19的漏极和栅极并与基准电压 Vref 输出连接，NMOS管MN15的源极连接PMOS管MP16的源极，NMOS管MN12的源极和PMOS管MP16的栅、漏极均接地。