CN103309391B - 高电源抑制比、低功耗基准电流及基准电压产生电路 - Google Patents

Abstract

本发明涉及一种高电源抑制比、低功耗基准电流和基准电压产生电路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端。本发明的电路功耗极低，面积小，电源抑制比高。

Description

高电源抑制比、低功耗基准电流及基准电压产生电路

技术领域

本发明涉及模拟集成电路设计领域，尤其是一种高电源抑制比、低功耗基准电流及基准电压产生电路。

背景技术

基准电压和基准电流产生电路是集成电路中一个重要的单元模块，广泛应用于各种模拟集成电路、数模混合集成电路和片上系统芯片中，如模数转换器(ADC)、锁相环(PLL)和电源管理芯片等。现今基准电源一般都要求低功耗、低电源电压、低温漂系数、高电源抑制比、输出噪声小等。

现有的为实现低温漂系数的基准电压电路一般是在CMOS工艺中采用衬底双极晶体管，因为双极晶体管的基极-发射极电压具有负温度系数，且两个双极晶体管工作在不相等的电流密度下，基极-发射极电压差值具有正温度系数，将两个系数以适当权重相加，即可得到零温度系数，此种方法存在以下问题：

1、引入运放稳定电压，从而提高电源抑制比，但是需要电源电压较大，另外运放本身的速度、失调、噪声对输出电压也有很大的影响。

2、三极管相对于MOS管版图面积大，而且需要电阻，占用面积较大。

3、增加运放，电源电压高，功耗较高。

这些因素在某种程度上限制了基准电压的性能，有待改进。

典型的基准电流产生电路如图1所示，该电路输出电流表达式为：

$I_{out}=\frac{2}{{\mathrm{\μ}}_n{C}_{ox}{(W/L)}_N}\frac{1}{{R_s}^2}{(1-\frac{1}{\sqrt{K}})}^2---\left(1\right).$

其中，μ_n为电子迁移率，C_ox为单位面积的栅氧化层电容，K为Q2的宽长比与Q1的宽长比的比值，(W/L)_N为Q1的宽长比。

该基准电流产生电路存在以下问题：

1、(1)式是在假设I1＝I2的情况下得出的，当电源电压变化，I1并不会保持和I2相等，两者变化趋势相反，从而导致输出电流随电源电压变化较大。

2、现有技术通过引入运放来驱使I1＝I2，但是运放的失调和噪声同样会使基准电流源性能降低。

3、在低功耗应用中，为使偏置电流小，所需要的电阻Rs很大，占据芯片很大面积。

这些因素在某种程度上限制了基准电流的性能，有待改进。

发明内容

有鉴于此，本发明的目的是提供一种高电源抑制比、低功耗基准电流产生电路。

本发明采用以下方案实现：一种高电源抑制比、低功耗基准电流产生电路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端。

在本发明一实施例中，还包括一PMOS管P4和P5，所述P4连接在所述电源VDD与所述N1栅极、所述N2漏极之间，所述P5连接在所述电源VDD与所述N3漏极之间，所述P4和P5的源极连接电源VDD，所述P4和P5的栅极连接所述P1的栅极，所述P4的漏极连接所述N1的栅极和所述N2的漏极，所述P5的漏极连接所述N3的漏极。

在本发明一实施例中，还包括一启动电路，所述启动电路包括PMOS管Pa、Pb、Pc、Pd和Pe以及电容C1和C2；电源VDD连接所述Pa和Pe的源极以及电容C1的正极，所述Pa的栅极连接所述P1的栅极，所述电容C1的负极连接所述Pa和Pb的漏极以及所述Pb和Pe的栅极，所述Pb的源极连接所述Pc的漏极和栅极，所述Pc的源极连接所述Pd的漏极和栅极，所述Pd的源极和所述电容C2的负极连接电源GND，所述Pe的漏极连接所述电容C2的正极和所述P4的漏极。

在本发明一实施例中，所述基准电流产生电路的输出电流i_N3＝β_N4ζ²V_T ²K_eff＝μV_T ²C_oxS_N4ζ²K_eff＝θ·T^2+m，其中,为热电压，k为玻尔兹曼常数，q为电子电量，T表示温度，β_N4＝μC_oxS_N4，迁移率μ＝aμ₀T^m，a为比例系数，μ₀为初始温度下的迁移率，m是一个与工艺有关的参数，约为-3/2，C_ox为单位面积的栅氧化层电容，ζ为亚阈值斜率因子，其值也与工艺有关，典型值1.2-1.5之间， $K_{eff}=\frac{\[K_2-\frac{K_3}{2}-\frac{1}{2}+\sqrt{K_2(K_2-K_3-1)}\]{\ln }^2\left(K_1\right)}{{(K_3+1)}^2},$ $K_1=\frac{S_{N3}{S}_{P4}}{S_{N2}{S}_{P5}},K_2=\frac{S_{N4}{S}_{P2}}{S_{N5}{S}_{P5}},K_3=\frac{S_{P1}}{S_{P5}},\mathrm{\θ}={\mathrm{a\μ}}_0{\left(\frac{k}{q}\right)}^2{C}_{ox}{S}_{N4}{\mathrm{\ζ}}^2{K}_{eff},$ S_Ni、S_Pi分别为第i个NMOS管、PMOS管的宽长比。

本发明的另一目的是提供一种高电源抑制比、低功耗基准电压产生电路。

采用以下方案实现：一种高电源抑制比、低功耗基准电压产生电路，其特征在于：包括一根据权利要求1-3任一项所述的基准电流产生电路、一负温度系数电压产生单元、N个正温度系数电压产生单元和N+1个PMOS管，N为正整数，所述第1个正温度系数电压产生单元的输出端作为所述基准电压产生电路的输出端，所述第1个正温度系数电压产生单元的一端串联所述第1个PMOS管连接到电源VDD，所述第1个正温度系数电压产生单元的另一端连接所述第2个正温度系数电压产生单元的输出端，以此类推，所述第N个正温度系数电压产生单元的一端串联所述第N个PMOS管连接到电源VDD，所述第N个正温度系数电压产生单元的另一端连接所述负温度系数电压产生单元的输出端，所述N+1个PMOS管的栅极都连接到所述第N+1个PMOS管的漏极以及所述基准电流产生电路的输出端。

在本发明一实施例中，所述正温度系数电压产生单元包括NMOS管M1和M2，所述M1的漏极作为所述正温度系数电压产生单元的一端并连接所述M1和M2的栅极，所述M1的源极作为所述正温度系数电压产生单元的输出端并连接所述M2的漏极，所述M2的源极作为所述正温度系数电压产生单元的另一端。

在本发明一实施例中，所述负温度系数电压产生单元包括一NMOS管M3，所述M3的漏极作为所述负温度系数电压产生单元的输出端并连接所述M3的栅极，所述M3的源极连接到地。

在本发明一实施例中，所述基准电压产生电路的输出电压 $V_o={\mathrm{\ζV}}_{T}ln({K_M}^N\·N!)+V_{th}+{\mathrm{\ζV}}_T\ln \left(\frac{I_D}{\frac{W}{L}{I}_0}\right),$ 其中，ζ为亚阈值斜率因子， $V_T=\frac{kT}{q}$ 为热电压，k为玻尔兹曼常数，q为电子电量，T表示温度，K_M为M2的宽长比与M1的宽长比的比值，N为支路数，V_th为M3的阈值电压，I_D为偏置电流，I₀为漏电流，为M3的宽长比。

本发明的基准电流产生电路和基准电压产生电路具有以下优点：

1、采用全CMOS器件，除了启动电路增加的小电容，无需电阻，芯片面积小。

2、在基准电流产生电路中引入第三支路的方式，提高基准电流产生电路的电源抑制比。

3、电路工作在亚阈值区，各支路的电流都在10nA左右，电路消耗的功耗相当小。

4、在基准电压产生电路中采用正温度系数电压产生单元和负温度系数电压产生单元的加权组合，电路组合方式简单有用，设计方便。

5、最终得到的基准电流产生电路和基准电压产生电路功耗极低且面积小，特别适合于便携式电子产品中电源管理芯片、模数转换器或锁相环等的基准电源。

为使本发明的目的、技术方案及优点更加清楚明白，以下将通过具体实施例和相关附图，对本发明作进一步详细说明。

附图说明

图1是经典的与电源电压无关的电流源原理图。

图2是本发明的系统框图。

图3是本发明的基准电流产生电路原理图。

图4是正温度系数电压产生单元原理图。

图5是负温度系数电压产生单元原理图。

图6是本发明的基准电压产生电路原理图。

具体实施方式

如图2所示，图2是本发明的系统框图，包括启动电路、基准电流产生电路和基准电压产生电路。

如图3所示，一种高电源抑制比、低功耗基准电流产生电路，包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端。

优选的，还包括一PMOS管P4和P5，所述P4连接在所述电源VDD与所述N1栅极、所述N2漏极之间，所述P5连接在所述电源VDD与所述N3漏极之间，所述P4和P5的源极连接电源VDD，所述P4和P5的栅极连接所述P1的栅极，所述P4的漏极连接所述N1的栅极和所述N2的漏极，所述P5的漏极连接所述N3的漏极；特别的，还包括一启动电路，所述启动电路包括PMOS管Pa、Pb、Pc、Pd和Pe以及电容C1和C2；电源VDD连接所述Pa和Pe的源极以及电容C1的正极，所述Pa的栅极连接所述P1的栅极，所述电容C1的负极连接所述Pa和Pb的漏极以及所述Pb和Pe的栅极，所述Pb的源极连接所述Pc的漏极和栅极，所述Pc的源极连接所述Pd的漏极和栅极，所述Pd的源极和所述电容C2的负极连接电源GND，所述Pe的漏极连接所述电容C2的正极和所述P4的漏极。

启动电路的工作原理是，当电路上电时，电路处于“简并”零点，C1两端电压不能突变，通过二极管连接的Pb、Pc、Pd管泄流，当Pe管栅源电压大于其阈值电压时，Pe管导通，迫使N2、N3、N1产生电流，电路开始工作；与此同时Pa流过的电流逐渐增大，从而提高Pe栅端电压，迫使Pe截止，电路启动完毕。

与经典的基准电流产生电路相比，本发明的基准电流产生电路增加P1和N1构成的第三支路，释放P4的二极管连接，提高基准电流的电源抑制比，虽然已有通过增加第三支路的电路设计，但是其设计在低功耗应用中也需引入大电阻，而本发明引入N4，N5和P2构成的第四支路，代替大电阻。以往也有无电阻基准的设计，但是设计的电路在功耗、芯片面积上不能较好的折中，而本发明能够在电路功耗、芯片面积，电路性能上得到良好的折中。

设S_Ni、S_Pi分别为第i个NMOS管、PMOS管的宽长比， $K_1=\frac{S_{N3}{S}_{P4}}{S_{N2}{S}_{P5}},K_2=\frac{S_{N4}{S}_{P2}}{S_{N5}{S}_{P5}},K_3=\frac{S_{P1}}{S_{P5}},$ β_N4＝μC_oxS_N4，β_N5＝μC_oxS_N5。

其中，K1表示的是：(N3宽长比*P4宽长比)/(N2宽长比*P5宽长比)，K2，K3类似；为热电压，k为玻尔兹曼常数，q为电子电量，T表示温度，C_ox为单位面积的栅氧化层电容，迁移率μ＝aμ₀T^m，a为比例系数，μ₀为初始温度下的迁移率，m是一个与工艺有关的参数，约为-3/2；输出电流i_N3表达式为：

$\begin{array}{c}{i}_{N3}={\mathrm{\β}}_{N4}{\mathrm{\ζ}}^2{V_T}^2{K}_{eff}={{\mathrm{\μV}}_T}^2{C}_{ox}{S}_{N4}{\mathrm{\ζ}}^2{K}_{eff}={\mathrm{a\μ}}_0{T}^m{\left(\frac{k}{q}\right)}^2{T}^2{C}_{ox}{S}_{N4}{\mathrm{\ζ}}^2{K}_{eff}\\ ={\mathrm{a\μ}}_0{\left(\frac{k}{q}\right)}^2{C}_{ox}{S}_{N4}{\mathrm{\ζ}}^2{K}_{eff}\·T^{2+m}=\mathrm{\θ}\·T^{2+m}\end{array}---\left(2\right).$

其中 $K_{eff}=\frac{\[K_2-\frac{K_3}{2}-\frac{1}{2}+\sqrt{K_2(K_2-K_3-1)}\]{\ln }^2\left(K_1\right)}{{(K_3+1)}^2},$ ζ为亚阈值斜率因子，其值也与工艺有关，典型值1.2-1.5之间，由(2)式可以得出输出电流随温度变化具有弱的正温度系数，温度变化不大。第三支路的存在，使得电路电源抑制比很高，可以在三个支路中增加共源共栅管，进一步提高电路的电源抑制比。

本发明的另一目的是提供一种高电源抑制比、低功耗基准电压产生电路。

如图4所示，正温度系数电压产生单元包括NMOS管M1和M2，所述M1的漏极作为所述正温度系数电压产生单元的一端并连接所述M1和M2的栅极，所述M1的源极作为所述正温度系数电压产生单元的输出端并连接所述M2的漏极，所述M2的源极作为所述正温度系数电压产生单元的另一端。

如图5所示，负温度系数电压产生单元包括一NMOS管M3，所述M3的漏极作为所述负温度系数电压产生单元的输出端并连接所述M3的栅极，所述M3的源极连接到地。

如图6所示，一种高电源抑制比、低功耗基准电压产生电路，包括一如图3所示的基准电流产生电路(图6中用电流源图示表示)、一负温度系数电压产生单元、4个正温度系数电压产生单元和5个PMOS管，所述第1个正温度系数电压产生单元的输出端作为所述基准电压产生电路的输出端，所述第1个正温度系数电压产生单元的一端串联所述第1个PMOS管连接到电源VDD，所述第1个正温度系数电压产生单元的另一端连接所述第2个正温度系数电压产生单元的输出端，所述第2个正温度系数电压产生单元的一端串联所述第2个PMOS管连接到电源VDD，所述第2个正温度系数电压产生单元的另一端连接所述第3个正温度系数电压产生单元的输出端，所述第3个正温度系数电压产生单元的一端串联所述第3个PMOS管连接到电源VDD，所述第3个正温度系数电压产生单元的另一端连接所述第4个正温度系数电压产生单元的输出端，所述第4个正温度系数电压产生单元的一端串联所述第4个PMOS管连接到电源VDD，所述第4个正温度系数电压产生单元的另一端连接所述负温度系数电压产生单元的输出端，所述5个PMOS管的栅极都连接到所述第5个PMOS管的漏极以及所述基准电流产生电路的输出端。

基准电压产生电路采用本发明的基准电流产生电路作为偏置电路，基于亚阈值区MOSFET器件栅源电压V_GS的负温度特性和两MOSFET串联中间结点电压的正温度特性设计。电路的输出电压可推导得：

$V_o=V_{o\left(1\right)}={\mathrm{\ζV}}_{T}ln({K_M}^N\·N!)+V_{th}+{\mathrm{\ζV}}_T\ln \left(\frac{I_D}{\frac{W}{L}{I}_0}\right)---\left(3\right).$

其中，ζ为亚阈值斜率因子，为热电压，k为玻尔兹曼常数，q为电子电量，T表示温度，K_M为M2的宽长比与M1的宽长比的比值，N为支路数，V_th为M3的阈值电压，I_D为偏置电流，I₀为漏电流，为M3的宽长比。

使V₀具有零温度特性，则：

$\frac{\∂V_0}{\∂T}=\mathrm{\ζ}\frac{k}{q}ln({K_M}^N\·N!\·\frac{I_D}{\frac{W}{L}{I}_0})-\mathrm{\κ}=0---\left(4\right)$

κ为MOS管阈值电压的温度系数。

选取合适的K_M和N可以得到零温漂系数的输出基准电压，而且只要电流源偏置MOS管工作在亚阈值区，输出基准电压与电流源大小、温漂系数几乎无关。理论上，通过选取不同的K_M和N可以得到电路的不同表现形式，本发明提出其中一种形式，即当K_M＝10，N＝4时。

上列较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种高电源抑制比、低功耗基准电流产生电路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端；还包括一PMOS管P4和P5，所述P4连接在所述电源VDD与所述N1栅极、所述N2漏极之间，所述P5连接在所述电源VDD与所述N3漏极之间，所述P4和P5的源极连接电源VDD，所述P4和P5的栅极连接所述P1的栅极，所述P4的漏极连接所述N1的栅极和所述N2的漏极，所述P5的漏极连接所述N3的漏极；

所述基准电流产生电路的输出电流

i_N3＝β_N4ζ²V_T ²K_eff＝μV_T ²C_oxS_N4ζ²K_eff＝θ·T^2+m，其中,为热电压，k为玻尔兹曼常数，q为电子电量，T表示温度，β_N4＝μC_oxS_N4，迁移率μ＝aμ₀T^m，a为比例系数，μ₀为初始温度下的迁移率，m是一个与工艺有关的参数，约为-3/2，C_ox为单位面积的栅氧化层电容，ζ为亚阈值斜率因子，其值也与工艺有关，典型值1.2-1.5之间， $K_{eff}=\frac{\[K_2-\frac{K_3}{2}-\frac{1}{2}+\sqrt{K_2(K_2-K_3-1)}\]{\ln }^2\left(K_1\right)}{{(K_3+1)}^2},$ $K_1=\frac{S_{N3}{S}_{P4}}{S_{N2}{S}_{P5}},K_2=\frac{S_{N4}{S}_{P2}}{S_{N5}{S}_{P5}},K_3=\frac{S_{P1}}{S_{P5}},\mathrm{\θ}={\mathrm{a\μ}}_0{\left(\frac{k}{q}\right)}^2{C}_{ox}{S}_{N4}{\mathrm{\ζ}}^2{K}_{eff},$ S_Ni、S_Pi分别为第i个NMOS管、PMOS管的宽长比。

2.根据权利要求1所述的高电源抑制比、低功耗基准电流产生电路，其特征在于：还包括一启动电路，所述启动电路包括PMOS管Pa、Pb、Pc、Pd和Pe以及电容C1和C2；电源VDD连接所述Pa和Pe的源极以及电容C1的正极，所述Pa的栅极连接所述P1的栅极，所述电容C1的负极连接所述Pa和Pb的漏极以及所述Pb和Pe的栅极，所述Pb的源极连接所述Pc的漏极和栅极，所述Pc的源极连接所述Pd的漏极和栅极，所述Pd的源极和所述电容C2的负极连接电源GND，所述Pe的漏极连接所述电容C2的正极和所述P4的漏极。

3.一种高电源抑制比、低功耗基准电压产生电路，其特征在于：包括一根据权利要求1-2任一项所述的基准电流产生电路、一负温度系数电压产生单元、N个正温度系数电压产生单元和N+1个PMOS管，N为正整数，所述第1个正温度系数电压产生单元的输出端作为所述基准电压产生电路的输出端，所述第1个正温度系数电压产生单元的一端串联所述第1个PMOS管连接到电源VDD，所述第1个正温度系数电压产生单元的另一端连接所述第2个正温度系数电压产生单元的输出端，以此类推，所述第N个正温度系数电压产生单元的一端串联所述第N个PMOS管连接到电源VDD，所述第N个正温度系数电压产生单元的另一端连接所述负温度系数电压产生单元的输出端，所述N+1个PMOS管的栅极都连接到所述第N+1个PMOS管的漏极以及所述基准电流产生电路的输出端；

所述正温度系数电压产生单元包括NMOS管M1和M2，所述M1的漏极作为所述正温度系数电压产生单元的一端并连接所述M1和M2的栅极，所述M1的源极作为所述正温度系数电压产生单元的输出端并连接所述M2的漏极，所述M2的源极作为所述正温度系数电压产生单元的另一端；

所述负温度系数电压产生单元包括一NMOS管M3，所述M3的漏极作为所述负温度系数电压产生单元的输出端并连接所述M3的栅极，所述M3的源极连接到地；所述基准电压产生电路的输出电压 $V_o={\mathrm{\ζV}}_T\ln \left({K_M}^N\·N!\right)+V_{th}+{\mathrm{\ζV}}_T\ln \left(\frac{I_D}{\frac{W}{L}{I}_0}\right),$ 其中，ζ为亚阈值斜率因子，为热电压，k为玻尔兹曼常数，q为电子电量，T表示温度，K_M为M2的宽长比与M1的宽长比的比值，N为支路数，V_th为M3的阈值电压，I_D为偏置电流，I₀为漏电流，为M3的宽长比。