CN115882827B - 一种受工艺影响小的低温度系数恒定延时电路 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 230000008569 process Effects 0.000 title claims abstract description 16
- 101150110971 CIN7 gene Proteins 0.000 claims description 11
- 101150110298 INV1 gene Proteins 0.000 claims description 11
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
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Abstract
本发明涉及一种延时电路，具体说是受工艺影响小的低温度系数恒定延时电路。它系数恒定延时电路的特点是包括VDD、支路一、支路二、支路三、支路四和支路五。所述VDD与支路一、支路二、支路三和支路四适配连接，用于为支路一、支路二、支路三和支路四提供驱动电压。所述MOS管N2的栅极接地自偏置产生IREF，所述MOS管N3的漏极、MOS管N1的漏极和支路四通过电流镜复制IREF，MOS管N3的栅极形成VREF，MOS管P5的漏极通过电流镜复制支路四的电流。该延时电路的结构简单，功耗较低。
Description
技术领域
本发明涉及一种延时电路，具体说是受工艺影响小的低温度系数恒定延时电路。
背景技术
目前，传统的延时电路如图1所示。它的工作原理为当INPUT端触发信号为高时，VC1约等于0,VC1小于VREF电压所以比较器没有翻转，U1输出为低，经过反相器IN1后OUTPUT为高，当INPUT端触发信号由高变低时，C1开始充电，VC1逐渐升高，当VC1电压达到VREF电压时比较器U1翻转输出为高，经过INV1、OUTPUT输出为低。此电路延时时间虽然比较准确，但电路其需要一个不随温度变化的IREF和VREF以及一个比较器，导致电路较为复杂，同时需要给比较器供电，也存在功耗较大的缺点。
发明内容
本发明要解决的技术问题是提供一种受工艺影响小的低温度系数恒定延时电路，该延时电路的结构简单，功耗较低。
为解决上述问题，提供以下技术方案：
本发明的受工艺影响小的低温度系数恒定延时电路的特点是包括VDD、支路一、支路二、支路三、支路四和支路五。所述支路一含有MOS管N2，MOS管N2为耗尽型MOS管，MOS管N2的栅极接地，MOS管N2的源极与电阻R1的一端相连，电阻R1的另一端接地。所述支路二包括MOS管N3，MOS管N3的源极与MOS管N2的源极相连。所述支路三包括MOS管N1，MOS管N1的栅极输入INPUT，MOS管N1的源极接地，MOS管N1的漏极与MOS管N3的栅极相连，且MOS管N1的漏极与源极间并联有电容C1。所述支路五包括MOS管P5，所述VDD与MOS管P5的源极相连，所述MOS管N3的漏极与MOS管P5的栅极相连，MOS管P5的漏极与倒相器INV1的输入端相连，倒相器INV1的输出端形成OUTPUT。所述VDD与支路一、支路二、支路三和支路四适配连接，用于为支路一、支路二、支路三和支路四提供驱动电压；所述MOS管N2的栅极接地自偏置产生IREF，所述MOS管N3的漏极、MOS管N1的漏极和支路四通过电流镜复制IREF，MOS管N3的栅极形成VREF，支路五通过电流镜复制支路四的电流。
其中，所述支路一含有MOS管P1，所述VDD与MOS管P1的源极相连，PMOS管P1的漏极与其栅极和所述MOS管N2的漏极相连。
所述支路二含有MOS管P2，所述VDD与MOS管P2的源极相连，PMOS管P2栅极与所述MOS管P1的栅极相连，MOS管P2的漏极与所述MOS管N3的漏极相连。
所述支路三含有MOS管P3，所述VDD与MOS管P3的源极相连，PMOS管P3栅极与所述MOS管P1的栅极相连，MOS管P3的漏极与所述MOS管N1的漏极相连。
所述支路四含有MOS管P4和MOS管N4，所述VDD与MOS管P4的源极相连，PMOS管P4栅极与所述MOS管P1的栅极相连，MOS管P4的漏极与MOS管N4的漏极相连，MOS管N4的漏极与其栅极相连，MOS管N4的源极接地。
所述支路五含有MOS管N5，PMOS管P5的漏极与MOS管N5的漏极相连，MOS管N5的栅极与所述MOS管N4的栅极相连，MOS管N5的源极与所述MOS管N4的源极相连。
采取以上方案，具有以下优点：
由于本发明的受工艺影响小的低温度系数恒定延时电路的支路一含有MOS管N2，MOS管N2为耗尽型MOS管，MOS管N2的栅极接地，MOS管N2的源极与电阻R1的一端相连，电阻R1的另一端接地，支路二包括MOS管N3，MOS管N3的源极与MOS管N2的源极相连，支路三包括MOS管N1，MOS管N1的栅极输入INPUT，MOS管N1的源极接地，MOS管N1的漏极与MOS管N3的栅极相连，且MOS管N1的漏极与源极间并联有电容C1，支路五包括MOS管P5，VDD与MOS管P5的源极相连，MOS管N3的漏极与MOS管P5的栅极相连，MOS管P5的漏极与倒相器INV1的输入端相连，倒相器INV1的输出端形成OUTPUT，VDD与支路一、支路二、支路三和支路四适配连接，MOS管N2的栅极接地自偏置产生IREF，MOS管N3的漏极、MOS管N1的漏极和支路四通过电流镜复制IREF，MOS管N3的栅极形成VREF，支路五通过电流镜复制支路四的电流。该电路可自形成IREF，并利用形成VREF，从而无需外置IREF和VREF，且利用MOS管N2和MOS管N3形成差分对即可对VREF和VC1进行比较，实现延时输出，从而也无需比较器，大大简化了整个电路的结构，降低了整个电路的功耗。
附图说明
图1为背景技术中传统的延时电路的结构示意图；
图2是本发明的受工艺影响小的低温度系数恒定延时电路的结构示意图；
图3是本发明的受工艺影响小的低温度系数恒定延时电路中MOS管N2的GS接地流过DS的电流随温度变化波形；
图4是本发明的受工艺影响小的低温度系数恒定延时电路中MOS管N2、MOS管N3 GD端相连，S端接地单独给MOS管N2和MOS管N3 GD到S端加电流测的VGS随温度变化的曲线图；
图5是本发明的受工艺影响小的低温度系数恒定延时电路中VR1随温度变化曲线图；
图6是本发明的受工艺影响小的低温度系数恒定延时电路中为INPUT、VC1、MOS管N2的D端和OUTPUT的仿真电压波形。
具体实施方式
以下结合附图对本发明作进一步详细描述。
如图1所示，本发明的受工艺影响小的低温度系数恒定延时电路包括VDD、支路一、支路二、支路三、支路四和支路五。所述VDD与支路一、支路二、支路三和支路四适配连接，用于为支路一、支路二、支路三和支路四提供驱动电压。
所述支路一含有MOS管P1和MOS管N2，所述VDD与MOS管P1的源极相连，PMOS管P1的漏极与其栅极和所述MOS管N2的漏极相连MOS管N2为耗尽型MOS管，MOS管N2的栅极接地，MOS管N2的源极与电阻R1的一端相连，电阻R1的另一端接地。MOS管N2的栅极接地自偏置产生IREF。
所述支路二包括MOS管P2和MOS管N3，所述VDD与MOS管P2的源极相连，PMOS管P2栅极与所述MOS管P1的栅极相连，MOS管P2的漏极与所述MOS管N3的漏极相连。所述MOS管N3的源极与MOS管N2的源极相连。所述MOS管P2与MOS管P1形成电流镜，使得支路二复制IREF。
所述支路三包括MOS管P3和MOS管N1，所述VDD与MOS管P3的源极相连，PMOS管P3栅极与所述MOS管P1的栅极相连，MOS管P3的漏极与所述MOS管N1的漏极相连。所述MOS管N1的栅极输入INPUT，MOS管N1的源极接地，MOS管N1的漏极与MOS管N3的栅极相连，且MOS管N1的漏极与源极间并联有电容C1。所述MOS管P3与MOS管P1形成电流镜，使得支路三复制IREF。
所述支路四含有MOS管P4和MOS管N4，所述VDD与MOS管P4的源极相连，PMOS管P4栅极与所述MOS管P1的栅极相连，MOS管P4的漏极与MOS管N4的漏极相连，MOS管N4的漏极与其栅极相连，MOS管N4的源极接地。所述MOS管P4与MOS管P1形成电流镜，使得支路四复制IREF。
所述支路五包括MOS管P5和MOS管N5，所述VDD与MOS管P5的源极相连，所述MOS管N3的漏极与MOS管P5的栅极相连，MOS管P5的漏极与倒相器INV1的输入端相连，倒相器INV1的输出端形成OUTPUT。所述PMOS管P5的漏极与MOS管N5的漏极相连，MOS管N5的栅极与所述MOS管N4的栅极相连，MOS管N5的源极与所述MOS管N4的源极相连。MOS管N4与MOS管N5形成电流镜，使得支路五复制支路四的电流，即复制IREF，
所述MOS管N3的栅极形成VREF。
所述MOS管P1、MOS管P2、MOS管P3、MOS管P4和MOS管P5为PMOS。所述MOS管N1、MOS管N2、MOS管N3、MOS管N4和MOS管N5均为PMOS。所述MOS管P1、MOS管P2、MOS管P3、MOS管P4和MOS管P5的长宽一致。所述MOS管N4和MOS管N5的长宽一致。
本实施例中，除了MOS管M9为耗尽型MOS管，其它均为标准的正常VTH开启电压的MOS管。
所述MOS管N2、MOS管N3组成差分对管，MOS管N2是耗尽型NMOS管，耗尽型MOS管的特性是当VGS<0V时，随着VGS的电压减小流过DS的电流逐渐减小直至完全关断，因为耗尽型NMOS管G接地自偏置可产生电流，如图3示。
因为MOS管N2的栅极接地，VC1端的电压等于MOS管N3的GS电压加MOS管N2的GS电压。
MOS管N3的VGS曲线随温度升高减小，耗尽型MOS管N2的VGS曲线随温度升高增加，温度高时N2产生的电流变大，如图4示。电阻R1的电压随温度升高增加。MOS管N3的栅极即为VREF，VREF＝VGSN3+VR1(MOS管N2的栅极接地，VR1等于VGSN2)，则VREF＝VGSN3+VGSN2。即VREF约等于图4上端与图5电压值相加。VGSN3为负温度系数，VGSN2(即VR1)为正温度系数，适当调整MOS管N2与MOS管N3的尺寸及R1的大小不同温度下两者相加电压值基本一致，确保该延时电路工艺影响小，温度系数低。
工作时，当INPUT脉冲信号为高时，MOS管N1导通，VC1拉低，MOS管N3关断，MOS管P5的栅极为高，倒相器INV1输入为低，输出为高，即OUTPUT为高。当脉冲信号为低时，电容C1通过流过MOS管P3源漏极的电流充电，当VC1大于VREF时，MOS管N3的漏极拉低，MOS管P5导通，倒相器INV1输入为高输出为低，即OUTPUT为低。
图6示，本发明的受工艺影响小的低温度系数恒定延时电路的INPUT、VC1、MOS管N2漏极和OUTPUT仿真电压波形。
本延时电路有电路简单、受温度影响小、不需额外的参考电压电路和参考电流电路、受VDD电压影响小、受工艺影响小，可移植性较强的特点，可广泛应用于各种需要精确延时电路的电路中。
Claims (1)
1.一种受工艺影响小的低温度系数恒定延时电路，其特征在于，包括VDD、支路一、支路二、支路三、支路四和支路五；所述支路一含有MOS管N2，MOS管N2为耗尽型MOS管，MOS管N2的栅极接地，MOS管N2的源极与电阻R1的一端相连，电阻R1的另一端接地；所述支路二包括MOS管N3，MOS管N3的源极与MOS管N2的源极相连；所述支路三包括MOS管N1，MOS管N1的栅极输入INPUT，MOS管N1的源极接地，MOS管N1的漏极与MOS管N3的栅极相连，且MOS管N1的漏极与源极间并联有电容C1；所述支路五包括MOS管P5，所述VDD与MOS管P5的源极相连，所述MOS管N3的漏极与MOS管P5的栅极相连，MOS管P5的漏极与倒相器INV1的输入端相连，倒相器INV1的输出端形成OUTPUT；所述VDD与支路一、支路二、支路三和支路四适配连接，用于为支路一、支路二、支路三和支路四提供驱动电压；所述MOS管N2的栅极接地自偏置产生IREF，所述MOS管N3的漏极、MOS管N1的漏极和支路四通过电流镜复制IREF，MOS管N3的栅极形成VREF，支路五通过电流镜复制支路四的电流；所述支路一含有MOS管P1，所述VDD与MOS管P1的源极相连，PMOS管P1的漏极与其栅极和所述MOS管N2的漏极相连；所述支路二含有MOS管P2，所述VDD与MOS管P2的源极相连，PMOS管P2栅极与所述MOS管P1的栅极相连，MOS管P2的漏极与所述MOS管N3的漏极相连；所述支路三含有MOS管P3，所述VDD与MOS管P3的源极相连，PMOS管P3栅极与所述MOS管P1的栅极相连，MOS管P3的漏极与所述MOS管N1的漏极相连；所述支路四含有MOS管P4和MOS管N4，所述VDD与MOS管P4的源极相连，PMOS管P4栅极与所述MOS管P1的栅极相连，MOS管P4的漏极与MOS管N4的漏极相连，MOS管N4的漏极与其栅极相连，MOS管N4的源极接地；所述支路五含有MOS管N5，PMOS管P5的漏极与MOS管N5的漏极相连，MOS管N5的栅极与所述MOS管N4的栅极相连，MOS管N5的源极与所述MOS管N4的源极相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211700549.2A CN115882827B (zh) | 2022-12-29 | 2022-12-29 | 一种受工艺影响小的低温度系数恒定延时电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211700549.2A CN115882827B (zh) | 2022-12-29 | 2022-12-29 | 一种受工艺影响小的低温度系数恒定延时电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115882827A CN115882827A (zh) | 2023-03-31 |
| CN115882827B true CN115882827B (zh) | 2024-02-13 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211700549.2A Active CN115882827B (zh) | 2022-12-29 | 2022-12-29 | 一种受工艺影响小的低温度系数恒定延时电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115882827B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP3176669B1 (fr) * | 2015-11-30 | 2019-01-09 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Circuit de génération d'une tension de référence |
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|---|---|
| CN115882827A (zh) | 2023-03-31 |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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