CN106130518A - 延时电路 - Google Patents

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Abstract

本发明提供了一种延时电路，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率，以降低所述延时电路的延时时间。在所述快速充电保持电路和积分产生电路的共同作用下，大大降低了所述延时电路的延时时间，以满足3.4MHz I2C总线对延时的设计要求。

Description

延时电路
技术领域
本发明涉及集成电路技术领域，尤其是一种延时电路。
背景技术
在传统设计中，一信号从一芯片中的数字部分到该芯片的输出端之间会有很大的延时，并且，在不同工艺、温度以及电源电压下，这个延时也会发生较大的变化。
当所述芯片连接于一3.4MHz I2C总线上时，所述3.4MHz I2C总线的设计要求数据从总线传输至所述芯片并从所述芯片返回至所述总线的延时不能超过160ns，而且这160ns包括建立时间，所述建立时间不能小于10ns，还包括所述芯片中的数字部分处理数据的时间，例如采样时间等，至少需要40ns～50ns。也就是说，实际应用中，所述3.4MHz I2C总线的设计要求所述芯片中的数字部分到输出端之间的延时不能超过110ns，当前的延时电路基本无法达到所述3.4MHz I2C总线的设计要求。
发明内容
本发明的目的在于提供一种延时电路，以满足3.4MHz I2C总线对延时的要求。
为了达到上述目的，本发明提供了一种延时电路，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，
所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；
所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及
所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率。
优选的，在上述的延时电路中，所述快速充电保持电路包括：一第一晶体管，一第二晶体管，一第三晶体管以及一反相器；其中，
所述脉冲产生电路的输出信号输入至所述第一晶体管的栅极，同时经过所述反相器后输入至所述第三晶体管的栅极；
所述第一晶体管的漏极与所述第二晶体管的漏极连接于第一节点，源极连接于一供电电源；
所述第二晶体管的栅极与其漏极连接，源极连接于所述第三晶体管的漏极，所述第三晶体管的源极接地，所述第一节点的信号即为所述快速充电保持电路的输出信号。
优选的，在上述的延时电路中，所述第一晶体管为PMOS晶体管。
优选的，在上述的延时电路中，所述第二晶体管和第三晶体管均为NMOS晶体管。
优选的，在上述的延时电路中，所述积分产生电路包括：一偏置电流源、一第四晶体管、一第五晶体管、一第六晶体管、一电阻以及一反馈电容；其中，
所述输入信号输入至所述第四晶体管的栅极和所述第五晶体管的栅极，所述第四晶体管的源极连接于所述偏置电流源，漏极与所述第五晶体管的漏极连接于一第二节点，所述第五晶体管的源极接地；
所述反馈电容的一端与所述第六晶体管的栅极连接于一第三节点，另一端连接于所述电阻的一端，所述电阻的另一端连接于所述第六晶体管的漏极，所述第六晶体管的漏极的信号即为所述积分产生电路的输出信号；
所述第六晶体管的源极接地，所述第二节点连接于所述第三节点，所述第一节点连接于所述第三节点。
优选的，在上述的延时电路中，所述积分产生电路还包括一第七晶体管和一第八晶体管；其中，
所述第七晶体管的漏极连接于所述反馈电容的一端，栅极与其源极连接，并连接于所述第三节点；以及
所述第八晶体管的漏极连接于所述反馈电容的一端，栅极连接于所述输入信号，源极接地。
优选的，在上述的延时电路中，所述第四晶体管为PMOS晶体管，第五晶体管和第六晶体管均为NMOS晶体管。
优选的，在上述的延时电路中，所述电阻为一多晶硅电阻。
优选的，在上述的延时电路中，所述电阻的阻值为200欧～500欧。
优选的，在上述的延时电路中，所述延时电路的输出信号连接于一3.4MHz I2C总线上。
在本发明提供的延时电路中，快速充电保持电路在脉冲产生电路输出的一第一电压信号的作用下，缩短了积分产生电路的准备时间，缩短了所述延时电路的延时。所述积分产生电路可以控制所述延时电路的输出信号的下降沿斜率，进一步的缩短了所述延时电路的延时，从而使得所述延时电路的延时能够满足3.4MHz I2C总线对延时的设计要求，即小于110ns的要求。
附图说明
图1为本发明实施例一中延时电路的结构示意图；
图2为本发明实施例一中信号时序图；
图3为本发明实施例二中延时电路的结构示意图；
图中：
100-脉冲产生电路；200-快速充电保持电路；201-反相器。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明实施例提供了一种延时电路，如图1所示，包括：一脉冲产生电路100，一快速充电保持电路以及一积分产生电路，其中所述脉冲产生电路100用于产生一控制所述快速充电保持电路200的第一电压信号；所述快速充电保持电路200用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率。
进一步的，一输入信号sclo1经过所述脉冲产生电路100后输入至所述快速充电保持电路200，所述快速充电保持电路200的输出信号输入至所述积分产生电路，所述快速充电保持电路200的输出信号即为所述第一电压信号，以控制所述积分产生电路的准备时间。所述准备时间为所述积分产生电路中第六晶体管M6的栅极电压从0V上升至其开启电压所用的时间。所述输入信号同时直接输入至所述积分产生电路，所述积分产生电路的输出信号即为所述延时电路的输出信号，所述积分产生电路用于控制其输出电压信号sdah的下降沿斜率，以降低所述延时电路的延时时间。。所述输入信号sclo1为一方波信号。
具体的，所述快速充电保持电路包括：一第一晶体管M1，一第二晶体管M2，一第三晶体管M3以及一反相器，其中，所述第一晶体管M1为PMOS晶体管，所述第二晶体管M2和第三晶体管M3均为NMOS晶体管。
所述输入信号sclo1经过所述脉冲产生电路100后产生一方波信号sclox，所述方波信号sclox即为所述第一电压信号，所述方波信号sclox输入至所述第一晶体管M1的栅极，同时输入至所述反相器201，所述方波信号经过所述反相器201后输入至所述第三晶体管M3的栅极。所述第一晶体管M1的源极连接于一供电电源，所述供电电源为该延时电路所在芯片上的接口电路的供电电源。所述第一晶体管M1的漏极与所述第二晶体管M2的漏极连接于一第一节点A，且所述第二晶体管M2的栅极和漏极连接，所述第二晶体管M2的源极连接于所述第三晶体管M3的漏极，所述第三晶体管M3的源极接地。所述第一节点A的信号即为所述快速充电保持电路的输出信号，并输入至所述积分产生电路中。
所述反相器201使得所述第一晶体管M1和第三晶体管M3的栅极的输入信号的相位相反，从而使得所述第一晶体管M1和第三晶体管M3同时打开或者同时关闭。
所述积分产生电路包括：一偏置电流源Ibias、一第四晶体管M4、一第五晶体管M5、一第六晶体管M6、一电阻R以及一反馈电容C，其中，所述第四晶体管M4为PMOS晶体管，所述第五晶体管M5和第六晶体管M6均为NMOS晶体管。
所述电阻R为一多晶硅电阻，为了能够更好的起到静电保护的作用，所述电阻R的阻值为200欧～500欧，例如，可以为240欧，或者为300欧，或者为350欧，400欧或者450欧等。
所述反馈电容C包括：金属-氧化层-金属电容，金属-绝缘层-金属电容以及多晶硅电容。在本发明的其他实施例中，所述反馈电容C还可以是其他形式的电容，在此不再一一赘述。
所述输入信号sclo1在输入至所述脉冲产生电路100的同时输入至所述积分产生电路中，具体的，所述输入信号同时输入至第四晶体管M4的栅极和所述第五晶体管M5的栅极，所述第四晶体管M4的源极连接于所述偏置电流源，所述第四晶体管M4的漏极与所述第五晶体管M5的漏极连接于一第二节点B，所述第五晶体管M5的源极接地。所述第二节点B与所述第一节点A连接，且与所述反馈电容C的一端连接于一第三节点P。
所述反馈电容C的另一端连接于所述电阻R的一端，所述电阻R的另一端连接于所述第六晶体管M6的漏极，所述第六晶体管M6的栅极连接于所述第三节点P，源极接地。所述第六晶体管M6漏极的信号sdah即为所述积分产生电路的输出信号，也即为所述延时电路的输出信号。
所述第二晶体管M2的栅极和漏极连接，且连接于所述第三节点，其作用是当所述第一晶体管M1和第三晶体管M3均导通时，使得所述第三节点的电压scloi3与所述第六晶体管M6的开启电压Vth保持一致，直至所述第一晶体管M1和第三晶体管M3同时断开。
该延时电路的工作原理如下所述。
所述输入信号sclo1为一方波信号，当所述输入信号sclo1处于高电平时，即当sclo1＝1时，所述第五晶体管M5导通，所述第四晶体管M4、第一晶体管M1以及第三晶体管M3关闭，所述第三节点P的电压scloi3被所述第五晶体管M5迅速拉低，使得所述第六晶体管M6关闭，所述第六晶体管M6的漏极信号sdah通过总线上的上拉电阻拉高。
当所述输入信号sclo1由高电平变为低电平，即由1变为0时，所述脉冲产生电路100产生一个窄的低脉冲信号sclox，如图2所示，该窄脉冲信号sclox控制所述快速充电保持电路的开启时间。具体而言，当该窄脉冲信号sclox为低电平时，即当sclox＝0时，所述第一晶体管M1和第三晶体管M3开启，所述第一晶体管M1为所述第三节点P充电，所述第二晶体管将所述第三节点P的电压钳制在所述第六晶体管M6的开启电压附近。当该窄脉冲信号sclox为高电平时，即当sclox＝1时，所述第一晶体管M1和第三晶体管M3关闭，有所述第四晶体管M4、偏置电流源、电阻R、反馈电容C以及所述第六晶体管M6控制输出信号sdah的斜率和延时。
具体的，3.4MHz I2C协议中对输出信号sdah下降时间tf的要求为10ns＜tf＜40ns，在本实施例中，所述偏置电流源的电流Ibias＝60uA，反馈电容C＝1pf，供电电压Vdd＝1.8V。
其中，Ibias＝I1+I2， 式1
结合式1、式2和式3，可以推导出：
其中，I1为流经所述反馈电容C的电流，I2为流经所述第六晶体管M6的栅极的电流，Cg为所述第六晶体管的寄生电容，dt为时间t的微分量，dVscloi3为所述第三节点P的电压的微分量，dVsdah为输出信号sdah的电压微分量。
由上述式4可以计算出：
则本实施例中所述输出信号sdah下降时间tf为：
t f = ( 0.7 - 0.3 ) × V d d ( dV s d a h / d t ) = 0.4 × 1.8 0.06 = 12 ( n s ) .
在考虑到工艺以及温度对所述偏置电流源和反馈电容C的影响，以及供电电源的电压Vdd的变化的影响，所述输出信号sdah下降时间tf为10ns～20ns。
如图2所示，假设所述输出信号sdah上升沿和下降沿的斜率恒定，可做出如下的近似计算。
首先，计算出所述输出信号sdah在上升沿的延时td_r，该延时是指从输入信号sclo1上升沿的50％到所述输出信号sdah上升沿的70％之间的时间。当sclo1由0变为1时，MN4导通，MP2，MP1，MN2关闭，节点scoli3的电压被MN4迅速拉低，MNout关闭，sdah的电压通过总线上的上拉电阻拉高。忽略MN4将节点scoli3的电压拉低的时间，上升沿的延时td_r可以表示为：
td_r＝(70％-0)/(70％-30％)*tr＝tr*7/4。其中tr为所述输出信号sdah的上升时间，其大小由总线上的电容和片外电阻决定。
在3.4MHz I2C协议中规定10ns＜tr＜40ns，由此可计算出：17.5ns＜td_r＜70ns。只要通过核实的片外电阻，即可将所述输出信号sdah上升沿的延时td_r减小到40ns以内。
其次，再计算所述输出信号sdah下降沿的延时td_f，该延时td_f是指从所述输入信号sclo1下降沿的50％到所述输出信号sdah下降沿的30％的时间，它包括td1和td2两部分。其中td1表示scolx低脉冲的宽度，td2表示所述输出信号sdah从vdd下降到30％*vdd所用的时间。
在本实施例中，td1的大小在5ns～12ns之间，较优的，其典型值为8ns。
td2＝(1-30％)/(70％-30％)*tf＝tf*7/4＝21(ns)
考虑到工艺以及温度对所述偏置电流源和反馈电容C的影响，以及供电电源的电压Vdd的变化的影响，td2最终在17ns～35ns之间。
综上，所述输出信号sdah下降沿的延时td_f＝td1+td2＝29(ns)。
在考虑到工艺以及温度对所述偏置电流源和反馈电容C的影响，以及供电电源的电压Vdd的变化的影响，所述输出信号sdah下降沿的延时在22ns～47ns之间，结合所述输出信号sdah上升沿的延时小于40ns，由此，可以得出所述输出信号sdah总的延时小于47ns，小于所述3.4MHz I2C总线的设计要求所述芯片中的数字部分到输出端之间的延时不能超过的110ns，满足所述3.4MHz I2C总线的设计要求。
实施例二
如图3所示，在本实施例中，所述积分产生电路还包括一第七晶体管M7和一第八晶体管M8；其中，所述第七晶体管M7的漏极连接于所述反馈电容C1的一端，栅极与其源极连接，并连接于所述第三节点P；以及所述第八晶体管M8的漏极连接于所述反馈电容C1的一端，栅极连接于所述输入信号sclo1，源极接地。以进一步的降低所述积分产生电路的输出信号sdah下降沿的延时。
所述第七晶体管M7和第八晶体管M8均为一N型MOS管。
其他部分与实施例一相同，在此不再赘述。
在本发明的其他实施例中，当对所述输出信号sdah的延时要求没有那么严格，例如没有要求一定不能超过110ns时，还可以单独使用本发明实施例中的快速充电保持电路或者积分产生电路，也可以起到降低延时的作用。
综上，在本发明实施例提供的延时电路中，快速充电保持电路在脉冲产生电路输出的一第一电压信号的作用下，缩短了积分产生电路的准备时间，缩短了所述延时电路的延时。所述积分产生电路可以控制所述延时电路的输出信号的下降沿斜率，进一步的缩短了所述延时电路的延时，从而使得所述延时电路的延时能够满足3.4MHz I2C总线对延时的设计要求，即小于110ns的要求。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种延时电路，其特征在于，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，
所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；
所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及
所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率。
2.如权利要求1所述的延时电路，其特征在于，所述快速充电保持电路包括：一第一晶体管，一第二晶体管，一第三晶体管以及一反相器；其中，
所述脉冲产生电路的输出信号输入至所述第一晶体管的栅极，同时经过所述反相器后输入至所述第三晶体管的栅极；
所述第一晶体管的漏极与所述第二晶体管的漏极连接于第一节点，源极连接于一供电电源；
所述第二晶体管的栅极与其漏极连接，源极连接于所述第三晶体管的漏极，所述第三晶体管的源极接地，所述第一节点的信号即为所述快速充电保持电路的输出信号。
3.如权利要求2所述的延时电路，其特征在于，所述第一晶体管为PMOS晶体管。
4.如权利要求2所述的延时电路，其特征在于，所述第二晶体管和第三晶体管均为NMOS晶体管。
5.如权利要求2所述的延时电路，其特征在于，所述积分产生电路包括：一偏置电流源、一第四晶体管、一第五晶体管、一第六晶体管、一电阻以及一反馈电容；其中，
所述输入信号输入至所述第四晶体管的栅极和所述第五晶体管的栅极，所述第四晶体管的源极连接于所述偏置电流源，漏极与所述第五晶体管的漏极连接于一第二节点，所述第五晶体管的源极接地；
所述反馈电容的一端与所述第六晶体管的栅极连接于一第三节点，另一端连接于所述电阻的一端，所述电阻的另一端连接于所述第六晶体管的漏极，所述第六晶体管的漏极的信号即为所述积分产生电路的输出信号；
所述第六晶体管的源极接地，所述第二节点连接于所述第三节点，所述第一节点连接于所述第三节点。
6.如权利要求5所述的延时电路，其特征在于，所述积分产生电路还包括一第七晶体管和一第八晶体管；其中，
所述第七晶体管的漏极连接于所述反馈电容的一端，栅极与其源极连接，并连接于所述第三节点；以及
所述第八晶体管的漏极连接于所述反馈电容的一端，栅极连接于所述输入信号，源极接地。
7.如权利要求5所述的延时电路，其特征在于，所述第四晶体管为PMOS晶体管，第五晶体管和第六晶体管均为NMOS晶体管。
8.如权利要求5所述的延时电路，其特征在于，所述电阻为一多晶硅电阻。
9.如权利要求8所述的延时电路，其特征在于，所述电阻的阻值为200欧～500欧。
10.如权利要求1所述的延时电路，其特征在于，所述延时电路的输出信号连接于一3.4MHz I2C总线上。
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