CN103607184A - 一种cmos施密特触发电路 - Google Patents

Abstract

本发明提供了一种CMOS施密特触发电路，包括第一反向电路、第二反向电路和反馈电路；第一反相电路和第二反相电路连接反馈电路；第一反向电路连接输入信号；反馈电路包括第七晶体管和第八晶体管，第七晶体管的栅极与第二反向电路连接的节点连接输出信号；第八晶体管的栅极连接一调节信号。本发明通过在施密特出发电路中引进反馈电路，并向该反馈电流提供一调节信号，通过该调节信号和反馈电流实现对迟滞现象的调节。

Description

一种CMOS施密特触发电路

技术领域

本发明涉及CMOS集成电路领域，具体涉及一种CMOS施密特触发电路。

背景技术

对于标准施密特触发器，当输入信号高于正向阈值电压，输出为高电平；当输入信号低于负向阈值电压，输出为低电平；当输入在正负向阈值电压之间，输出信号不改变，也就是说输出由高电平翻转为低电平，或是由低电平翻转为高电平对应的阈值电压是不同的。只有当输入信号发生足够的变化时，输出才会变化，因此将这种元件命名为触发器。这种双阈值动作被称为迟滞现象(滞回特性)，表明施密特触发器有记忆性。所以，传统的理论认为，施密特触发器是一种双稳态多谐振荡器。

在现有技术中，传统的schmitt trigger（施密特触发器）电路是由带两个正反馈电阻的运算放大器来实现。或者是一个nMOS和三个pMOS，或者一个pMOS和三个nMOS，又或者三对CMOS结构。这些结构都有一个缺点就是其hysteresis（迟滞）是确定的。

图1为现有技术中一种schmitt trigger的电路图，如图所示：该电路包括有三对CMOS结构（M1和M2、M3和M4、M5和M7），第一晶体管M1和第二晶体管M2的一端连接输入信号Vin,第一晶体管的源级连接电源电压VDD,第二晶体管的源级接地GND；第三晶体管M3的源级连接电源电压VDD,第四晶体管M4的源级接地端GND，第三晶体管M3和第四晶体管各自的漏极连接输出信号Vo；第五晶体管M5的源级连接输出信号VDD，第七晶体管M7的源级接地端GND，第五晶体管M5和第七晶体管M7的一端连接输出信号Vo；第三、第四晶体管的的一端连接第一、第二晶体管的漏极和第五、第七晶体管的漏极。

当输入信号Vin时，由于电流经过第一晶体管（或第二晶体管）后，由于不受其他电路的影响，其输出信号Vo的波形和第一、第二晶体管的漏极之间与第三、第四晶体管的栅极之间的波形相同，即输出信号和输入信号之间的波形相同，所以迟滞窗口是固定的。

图2为迟滞窗口的示意图，如图所示，横坐标表示输入电压Vin,纵坐标表示输出电压Vout，由于正反馈电路的作用，迟滞比较器具有两个阈值电压，即高阈值电压和低阈值电压，

设初始值Uo=+Uom，U+=U+h，设Ui上升，当Ui≥U+h,Uo从+Uom变为-Uom,这时Uo=-Uom,U+=U+l；设Ui下降，当Ui≤U+l,Uo从-Uom变为+Uom，其中，U+h为上门限电压，U+l为下门限电压，U+h-U+l为回差，构成一迟滞窗口。

中国专利（CN101227183B）公开了一种施密特触发电路，包括：A个PMOS晶体管，所述A个PMOS晶体管的漏极与源极串接于电源电压与输出端之间，所述A个PMOS晶体管栅极连接至输入端；B个NMOS晶体管，所述B个NMOS晶体管的漏极与源极串接于所述输出端与接地端之间，所述B个NMOS晶体管的栅极连接至所述输入端；C个PMOS反馈晶体管，每一所述PMOS反馈晶体管连接于PMOS晶体管漏极与PMOS晶体管源极连接的节点与接地端之间，每一所述PMOS反馈晶体管栅极连接至所述输出端；以及，D个NMOS反馈晶体管；其中，A大于2且A大于C或者B大于2且B大于D。

但是该专利提供的施密特触发电路的hysteresis（迟滞）是确定的，无法根据实际使用情况来调整输出迟滞窗口的大小，进而局限性较大，在使用过程中具有一定的使用限制。

发明内容

本发明根据现有技术中施密特触发电路无法调整hysteresis的不足，提供了一种可调整hysteresis的施密特触发电路，通过改变电路的布局，并对其中一晶体管输入一控制信号，通过该控制信号来干扰输入信号进而来调整输出信号的波形。

本发明采用的技术方案为：

一种CMOS施密特触发电路，其中，所述电路第一反向电路、第二反向电路和反馈电路；

所述第一反相电路和第二反相电路连接所述反馈电路；所述第一反向电路连接输入信号（Vin）；

所述反馈电路包括第七晶体管和第八晶体管，所述第七晶体管的栅极与所述第二反向电路连接的节点连接输出信号（Vo）；所述第八晶体管的栅极连接一调节信号（Vn）；

通过所述调节信号（Vn）来调整所述CMOS施密特触发电路以实现对迟滞窗的调整，使Vtl在Vtlmin和Vthinv之间变化；

所述Vtl为下临界阈值电压，则Vtlmax为最大下临界阈值电压，Vtlmin为最小下临界阈值电压。

上述的电路，其中，所述第一反向电路包括第一晶体管和第二晶体管，所述第二反向电路包括第三晶体管和第四晶体管；

所述第一晶体管和第二晶体管各自的栅极连接输入信号（Vin）；

所述第三晶体管、第四晶体管各自的漏极与所述第七晶体管的栅极连接的节点连接输出信号（Vo）；所述第一晶体管、第二晶体管各自漏极与所述第三晶体管、第四晶体管各自栅极连接的节点连接所述第七晶体管的漏极；

所述第七晶体管的源级连接第八晶体管的漏极。

上述的电路，其中，第一晶体管和第三晶体管均为PMOS，所述第二晶体管、第四晶体管、第七晶体管和第八晶体管均为NMOS。

上述的电路，其中，在调节信号（Vn）大于第八晶体管阈值电压（Vtn）时，且输出信号Vo大于第七晶体管的阈值电压，则所述反馈电路开启；

在调节信号（Vn）大于第八晶体管阈值电压（Vtn）时，而输出信号Vo小于第七晶体管的阈值电压时，则所述反馈电路关闭；

当Vn等于VDD时，则 $\mathrm{Vtl}\max =\mathrm{Vthinv}=\frac{\mathrm{Vtn}+(\mathrm{VDD}+\mathrm{Vtp})m}{1+m};$

当Vn等于Vtn时， $\mathrm{Vtl}\min =\mathrm{Vthinv}-\frac{(\mathrm{Vdd}-\mathrm{Vtn})}{4},$ 且 $\mathrm{Vth}=\mathrm{Vthinv}=\frac{\mathrm{Vtn}+(\mathrm{VDD}+\mathrm{Vtp})m}{1+m};$

其中， $m=\sqrt{K1/K2},n=\sqrt{K7/2K1};$

Vthinv为第二反向电路的阈值电压，VDD为电源电压，Vtn为第八晶体管的阈值电压，Vtp为任意一个PMOS管的阈值电压，K1为第一晶体管的体因子常数，K2为第二晶体管的体因子常数，K7为第七晶体管的体因子常数。

上述的电路，其中，所述调节信号（Vn）最大等于电源电压（VDD）。

上述的电路，其中，所述第一晶体管、第三晶体管的漏极分别连接电源电压（VDD），所述第二晶体管、第四晶体管及第八晶体管的源级分别接地端（GND）。

由于本发明采用了以上技术方案，通过在第八晶体管的栅极连接一调节信号Vn，通过该调节信号Vn干扰输入信号进而可输出一与输入信号不同的输出信号。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。

图1为现有技术中施密特电路示意图；

图2为迟滞窗口的示意图；

图3为本申请一种可调节的施密特触发电路示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

本发明提供了一种可调节的CMOS施密特触发电路结构，如图3所示，该结构包括第一反向电路A1、第二反向电路A2及反馈电路B1；第一反向电路A1包括第一晶体管M1和第二晶体管M2，第二反向电路A2包括第三晶体管M3和第四晶体管M4，反馈电路B1包括第七晶体管M7和第八晶体管M8。

第一反向电路A1包含的第一晶体管M1和第二晶体管M2各自的栅极连接输入信号Vin，第一晶体管M1的源级连接电源电压VDD，第二晶体管M2的源级连接接地端GND，其中，该输入信号Vin可为一输入电压，调节信号可为一调节电压；

第二反向电路A2包含的第三晶体管M3和第四晶体管M4各自的漏极连接输出信号Vo，第三晶体管M3的源级连接电源电压VDD，第四晶体管M2的源级连接接地端GND；

第一晶体管M1和第二晶体管M2各自漏极与第三晶体管M3和第四晶体管M4各自栅极连接第七晶体管M7的漏极；第七晶体管M7的源级连接第八晶体管M8的漏极，第八晶体管M8的源级接地端GND；第八晶体管的栅极连接一调节信号Vn，同时，第七晶体管M7的栅极也与输出信号Vo相连接。

上述的晶体管，其中，第一晶体管M1和第三晶体管M3为PMOS晶体管，第二晶体管M2、第四晶体管M4、第七晶体管M7和第八晶体管M8均为NMOS晶体管。

由于本发明采用了以上电路结构，当提供一输入信号Vin时，输入信号Vin经过第一反向电路的第一晶体管或第二晶体管流通至第一反向电路和第二反向电路之间连接的节点；

同时由于在第八晶体管的栅极提供了一调节信号Vn（Vn不大于VDD），当调节信号（Vn）大于第八晶体管阈值电压（Vtn）时，晶体管M8开启；同时输出信号Vo大于第七晶体管M7的阈值电压时，则反馈电路B1开启，调节信号Vn经过第七、第八晶体管对第一、第二反向电路之间的输出信号进行干扰。通过所述调节信号（Vn）来调整所述CMOS施密特触发电路以实现对迟滞窗的调整，使Vtl在Vtlmin和Vthinv之间变化。

在调节信号（Vn）大于第八晶体管M8阈值电压（Vtn）时，虽然晶体管M8得以开启；但是当输出信号Vo小于第七晶体管M7的阈值电压时，则第七晶体管M7关闭，反馈电路B1无法开启。

当调节信号Vn大于第八晶体管M8的阈值电压，且输出电压Vo大于第七晶体管M7的阈值电压时，则反馈电路B1开启，通过调节信号Vn对CMOS施密特触发电路以实现对迟滞窗的调整，使Vtl在Vtlmin和Vthinv之间变化；但是当调节信号大于第八晶体管M8的阈值电压而输出电压Vo小于第七晶体管M7的阈值电压时，导致第七晶体管无法正常开启，所以反馈电路B1不会对CMOS施密特触发电路造成影响。

当Vn等于VDD时，则 $\mathrm{Vtl}\max =\mathrm{Vthinv}=\frac{\mathrm{Vtn}+(\mathrm{VDD}+\mathrm{Vtp})m}{1+m};$

当Vn等于Vtn时， $\mathrm{Vtl}\min =\mathrm{Vthinv}-\frac{(\mathrm{Vdd}-\mathrm{Vtn})}{4},$ 且 $\mathrm{Vth}=\mathrm{Vthinv}=\frac{\mathrm{Vtn}+(\mathrm{VDD}+\mathrm{Vtp})m}{1+m};$

其中， $m=\sqrt{K1/K2},n=\sqrt{K7/2K1};$

Vtl为下临界阈值电压，Vtlmax为最大下临界阈值电压，Vtlmin为最小下临界阈值电压，Vthinv为第二反向电路的阈值电压，VDD为电源电压，Vtn为第八晶体管的阈值电压，Vtp为任意一PMOS管的阈值电压，K1为第一晶体管M1的体因子常数，K2为第二晶体管M2的体因子常数，K7为第七晶体管M7的体因子常数。

由此可见，本发明通过在第八晶体管M8的栅极连接一调节信号Vn，通过该调节信号来调整CMOS施密特触发电路以实现对下临界阈值电压Vtl的调整，使Vtl在Vtlmin和Vthinv之间变化，进而实现迟滞窗口的调整。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (6)

1.一种CMOS施密特触发电路，其特征在于，所述电路第一反向电路、第二反向电路和反馈电路；

所述第一反相电路和第二反相电路连接所述反馈电路；所述第一反向电路连接输入信号（Vin）；

所述反馈电路包括第七晶体管和第八晶体管，所述第七晶体管的栅极与所述第二反向电路连接的节点连接输出信号（Vo）；所述第八晶体管的栅极连接一调节信号（Vn）；

通过所述调节信号（Vn）来调整所述CMOS施密特触发电路以实现对迟滞窗的调整，使Vtl在Vtlmin和Vthinv之间变化；

所述Vtl为下临界阈值电压，则Vtlmax为最大下临界阈值电压，Vtlmin为最小下临界阈值电压。

2.根据权利要求1所述的电路，其特征在于，所述第一反向电路包括第一晶体管和第二晶体管，所述第二反向电路包括第三晶体管和第四晶体管；

所述第一晶体管和第二晶体管各自的栅极连接输入信号（Vin）；

所述第三晶体管、第四晶体管各自的漏极与所述第七晶体管的栅极连接的节点连接输出信号（Vo）；所述第一晶体管、第二晶体管各自漏极与所述第三晶体管、第四晶体管各自栅极连接的节点连接所述第七晶体管的漏极；

所述第七晶体管的源级连接第八晶体管的漏极。

3.根据权利要求2所述的电路，其特征在于，第一晶体管和第三晶体管均为PMOS，所述第二晶体管、第四晶体管、第七晶体管和第八晶体管均为NMOS。

4.根据权利要求2-3所述的电路，其特征在于，在调节信号（Vn）大于第八晶体管阈值电压（Vtn）时，且输出信号Vo大于第七晶体管的阈值电压，则所述反馈电路开启；

在调节信号（Vn）大于第八晶体管阈值电压（Vtn）时，而输出信号Vo小于第七晶体管的阈值电压时，则所述反馈电路关闭；

当Vn等于VDD时，则 $\mathrm{Vtl}\max =\mathrm{Vthinv}=\frac{\mathrm{Vtn}+(\mathrm{VDD}+\mathrm{Vtp})m}{1+m};$

当Vn等于Vtn时， $\mathrm{Vtl}\min =\mathrm{Vthinv}-\frac{(\mathrm{Vdd}-\mathrm{Vtn})}{4},$ 且 $\mathrm{Vth}=\mathrm{Vthinv}=\frac{\mathrm{Vtn}+(\mathrm{VDD}+\mathrm{Vtp})m}{1+m};$

其中， $m=\sqrt{K1/K2},n=\sqrt{K7/2K1};$

Vthinv为第二反向电路的阈值电压，VDD为电源电压，Vtn为第八晶体管的阈值电压，Vtp为任意一个PMOS管的阈值电压，K1为第一晶体管的体因子常数，K2为第二晶体管的体因子常数，K7为第七晶体管的体因子常数。

5.根据权利要求3所述的电路，其特征在于，所述调节信号（Vn）最大等于电源电压（VDD）。

6.根据权利要求2所述的电路，其特征在于，所述第一晶体管、第三晶体管的漏极分别连接电源电压（VDD），所述第二晶体管、第四晶体管及第八晶体管的源级分别接地端（GND）。

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