CN109073687A - 用于通过对从功率门控器件的漏源电压导出的电压施加经补偿的增益来测量负载电流的装置和方法 - Google Patents

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Abstract

公开了用于测量供给一个或多个集成电路核的负载电流的装置和方法。该装置包括功率门控场效应晶体管(FET)，该功率门控场效应晶体管包括栅极、源极和漏极，其中源极耦合到电压轨，其中漏极耦合到负载，以及其中栅极被配置为接收门控电压以选择性地导通功率门控FET来允许负载电流在电压轨和负载之间流动；以及差分放大器，该差分放大器被配置为通过基于功率门控FET的漏源电压对输入电压施加增益来生成与负载电流有关的电流相关电压，其中响应于功率门控FET的温度或栅源电压的变化，该增益与输入电压成反向地变化。

Description

用于通过对从功率门控器件的漏源电压导出的电压施加经补 偿的增益来测量负载电流的装置和方法
相关申请的交叉引用
本申请要求于2015年7月8日向美国专利商标局提交的非临时申请No.14/794,496的优先权和权益，其全部内容通过援引纳入于此。
背景技术
领域
本公开的各方面一般涉及测量负载电流，并且尤其涉及用于通过对从一个或多个功率门控器件的漏源电压导出的电压施加经补偿的增益来测量负载电流的装置和方法。
背景技术
供给集成电路(IC)的一个或多个核的电流通常通过功率门控电路进行门控。功率门控电路通常包括并联连接在电压轨(Vdd)与IC的一个或多个核之间的一个或多个功率门控器件(例如，PMOS器件)(也被称为块头开关(BHS))。为了选择性地向一个或多个核供电，可以将PMOS器件的栅极电压设置为大约零(0)伏以导通器件并允许电流流向一个或多个核，并且该栅极电压可以设置为大约Vdd以关断器件并防止电流流向一个或多个核。
在许多应用中，供应给一个或多个核的电流(“负载电流”)可被测量和控制，以使得IC可以安全地运行和/或用于其它目的。测量负载电流的一种方法是感测跨一个或多个并联的PMOS器件的漏源电压(Vds)。假定一个或多个PMOS器件的漏源电阻(Rds)是恒定的，则Vds的感测提供了负载电流的指示。
然而，一个或多个PMOS器件的Rds随着温度和栅源电压(Vgs)而变化。Vgs可能因为不同应用的Vdd的有意变化而变化。由于Rds随着温度和Vgs而变化，因此仅感测一个或多个PMOS器件的Vds以确定负载电流在电流测量中产生了误差。
概述
以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。
本公开的一方面涉及一种用于测量负载电流的装置。该装置包括功率门控场效应晶体管(FET)，其包括栅极、源极和漏极，其中源极耦合到电压轨，其中漏极耦合到负载，并且栅极被配置为接收门控电压以选择性地导通功率门控FET，来经由功率门控FET允许负载电流在电压轨和负载之间流动。该装置进一步包括差分放大器，其被配置为通过基于功率门控FET的漏源电压将增益施加到输入电压而生成与负载电流有关的电流相关电压，其中响应于功率门控FET的温度或栅源电压的变化，该增益与输入电压成反比地变化。
本公开的另一方面涉及一种生成与供给负载的负载电流有关的电流相关电压的方法。该方法包括生成与耦合在电压轨和负载之间的功率门控场效应晶体管(FET)的漏源电压有关的输入电压。该方法进一步包括用增益放大输入电压以生成电流相关电压，其中响应于功率门控FET的温度或栅源电压的变化，该增益与输入电压成反比地变化。
本公开的另一方面涉及一种用于测量负载电流的装备。该装备包括用于生成与耦合在电压轨和负载之间的功率门控场效应晶体管(FET)的漏源电压有关的输入电压的装置。该装备进一步包括用于用增益放大输入电压以生成电流相关电压的装置，其中响应于功率门控FET的温度或栅源电压的变化，该增益与输入电压成反比地变化。
为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。
附图说明
图1是根据本公开的一方面的用于通过一个或多个功率门控电路测量和控制负载电流的示例性装置的框图。
图2是根据本公开的另一方面的用于生成与负载电流有关的信号的示例性装置的示意图。
图3是根据本公开的另一方面的与图2中所示的装置相关联的示例性电流相关电压对负载电流响应的图表。
图4是根据本公开的另一方面的用于测量负载电流的另一示例性装置的示意图。
图5是根据本公开的另一方面的与图4中所示的装置相关联的示例性电流相关电压对负载电流响应的另一图表。
图6是根据本公开的另一方面的用于测量负载电流的另一示例性装置的示意图。
图7是根据本公开的另一方面的示例性可变补偿PMOS电路的示意图。
图8是根据本公开的另一方面的用于测量负载电流的示例性装置的示意图。
图9是根据本公开的另一方面的用于测量负载电流的示例性装置的示意图。
图10是根据本公开的另一方面的用于测量负载电流的示例性方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
图1是根据本公开的一方面的用于测量和控制负载电流的示例性装置100的框图。概言之，该装置100通过一个或多个功率门控电路生成与供给负载的电流(“负载电流”)有关(例如，基本上成比例)的电流相关信号。
控制器接收电流相关信号并且基于电流相关信号执行任何数目的定义操作。例如，控制器可控制负载电流以用于IC保护目的，诸如当IC的温度太高(例如，高于定义的阈值)时。替换地或附加地，控制器可控制负载电流以在各种功耗模式(例如，低功耗、正常工作功耗等)之间配置IC。应理解，控制器可以为了其他目的而控制负载电流。
控制器可例如通过增加或减少供给负载的干线电压Vdd来控制负载电流。替换地或附加地，控制器可通过启用或禁用向负载供应电流的一个或多个功率门控电路来控制负载电流。替换地或附加地，控制器可通过增加或减少供给负载的时钟信号的速率或频率来控制负载电流。应理解，控制器可以其他方式控制负载电流。
参照图1，装置100包括负载110(诸如集成电路(IC)的一个或多个核)。装置100进一步包括一个或多个功率门控电路(诸如功率门控电路120A和120B)。另外，装置100包括一个或多个电压感测电路(诸如电压感测电路130A和130B)。进一步地，装置100包括负载电流控制器140。
功率门控电路120A和120B中的每一者被耦合在电压轨Vdd和负载110之间。响应于相应的门控电压VGA和VGB，功率门控电路120A和120B允许或不允许负载电流ILA和ILB从电压轨Vdd流向负载110。例如，功率门控电路120A和120B中的每一者可由并联耦合在电压轨Vdd和负载110之间的多个场效应晶体管(FET)形成，诸如p沟道金属氧化物半导体(PMOS)FET(“PMOS器件“)。门控电压VGA和VGB分别被施加到功率门控电路120A和120B的并联PMOS器件的栅极。
当栅极电压VGA和VGB被选择为低(例如，在接地电势处)时，功率门控电路120A和120B的PMOS器件被导通，以允许负载电流ILA和ILB从电压轨Vdd流向负载110。当栅极电压VGA和VGB被选择为高(例如，在Vdd处)时，功率门控电路120A和120B的PMOS器件被关断，以防止负载电流ILA和ILB流向负载110。虽然在此示例中功率门控电路120A和120B采用PMOS器件，但应理解，电路120A和120B可采用n沟道金属氧化物半导体(NMOS)器件。进一步地，尽管在该示例中，装置100包括两个功率门控电路120A和120B，但应理解，装置100可包括任何数目的功率门控电路。
电压感测电路130A和130B被耦合到功率门控电路120A和120B，以用于分别接收与供给负载110的负载电流ILA和ILB有关的输入电压VIA和VIB的目的。电压感测电路130A和130B进而分别生成指示负载电流ILA和ILB的电流相关数字信号DSA和DSB。如本文进一步详细讨论的，电压感测电路130A和130B分别通过放大输入电压VIA和VIB以及数字化经放大的电压来生成电流相关信号DSA和DSB。
控制器140接收电流相关信号DSA和DSB，并基于电流相关信号DSA和DSB生成负载电流控制信号。控制器140为任何数目的目的而生成用于控制负载电流ILA和ILB中的任一者或两者的控制信号。例如，如前所述，控制器140可为设定IC的功耗模式以及为其他目的而生成用于保护IC 110免受过高温度的控制信号。另外，如前所述，控制器140可生成控制信号来控制干线电压Vdd、经由门控信号VGA和VGB来启用或禁用功率门控电路120A和120B中的任何功率门控电路，或者控制供给IC 110的时钟信号(未示出)的速率或频率。
图2是根据本公开的另一方面的用于生成与负载电流有关的信号的示例性装置200的示意图。装置200分别包括功率门控电路120A或120B以及电压感测电路130A或130B的更详细的示例性实施方式。
更具体地，装置200包括耦合在电压轨Vdd和负载210之间的功率门控电路(PGC)220(诸如IC核)。在该示例中，功率门控电路220包括PMOS FET或器件P1，该PMOS FET或器件P1包括耦合到电压轨Vdd的源极、被配置为接收门控电压VG的栅极以及被耦合到负载210的漏极。如前所述，当门控电压VG被选择为低(例如，接地电势)时，PMOS器件P1被导通以允许负载电流IL从电压轨Vdd流向负载210。当门控电压VG被选择为高(例如，Vdd)时，PMOS器件P1被关断以防止负载电流IL流向负载210。如前所述，在大多数实现中，功率门控电路220包括多个(例如，数十或数百个)的并联耦合的PMOS器件来为负载210供应所需的负载电流。
装置200进一步包括电压感测电路230，其被配置为接收跨PMOS器件P1的源极和漏极的电压(这里被称为漏源电压(Vds))并且基于Vds生成电流相关数字信号DS。具体而言，电压感测电路230包括差分放大器232和模数转换器(ADC)236。差分放大器232包括运算放大器234，该运算放大器包括正输入(+)和负输入(－)以及正输出和负输出。差分放大器232进一步包括被耦合在运算放大器234的负输出和正输入之间的第一反馈电阻器R2A，以及被耦合在运算放大器234的正输出和负输入之间的第二反馈电阻器R2B。另外，差分放大器232包括被耦合在PMOS器件P1的源极和运算放大器234的正输入之间的第一输入电阻器R1A，以及被耦合在PMOS器件P1的漏极和运算放大器234的负输入之间的第二输入电阻器R1B。
为生成与负载电流IL有关的电压，差分放大器232被配置为通过将固定增益G施加到分别经由输入电阻器R1A和R1B被施加到运算放大器234的正输入和负输入的漏源电压Vds，来生成跨其正输出和负输出的电流相关电压Vs。差分放大器232根据以下等式生成电流相关电压Vs：
Vs＝G×Vds 式1
差分放大器232的增益G由以下等式给出：
其中R1是第一和第二输入电阻器R1A和R1B中每一者的电阻(电阻R1对于两者基本相同)，并且R2是第一和第二反馈电阻R2A和R2B中每一者的电阻(电阻R1对于两者基本相同)。因此，通过组合等式1和等式2，电流相关电压Vs可以由以下等式表示：
PMOS器件P1的漏源电压Vds可由以下等式表示：
Vds＝IL×Rds 式4
其中IL是通过PMOS器件P1的负载电流，而Rds是PMOS器件P1的漏源电阻。因此，通过组合等式3和等式4，电流相关电压Vs可以由以下等式表示：
因此，如等式5所指示，电流相关电压Vs与负载电流IL有关。假定参数R2/R1和Rds保持不变，电流相关电压Vs与负载电流IL成比例；并因此，电流相关电压Vs提供负载电流IL的指示。如先前所讨论的，ADC 236将电流相关电压Vs数字化以生成供负载电流控制器使用的电流相关数字信号Ds。
电压感测电路230的一个问题是，PMOS器件P1的漏源电阻Rds随着PMOS器件P1的温度和栅源电压Vgs而变化。PMOS器件P1的栅源电压Vgs可能由于干线电压Vdd的有意变化而变化。例如，对于不同的应用，干线电压Vdd可以有意地改变(诸如，在低、正常或高(提升)功耗模式之间配置负载210)。由于Rds随温度和Vgs而变化，所以电流相关电压Vs不再与负载电流IL成比例；并且因此，电流相关电压Vs不提供负载电流IL的准确指示。这参照图3所描绘的图表进一步解说。
图3是根据本公开的另一方面的与装置200相关联的示例性电流相关电压Vs对负载电流IL响应的图表。x或横轴表示负载电流IL，而y轴或纵轴表示电流相关电压Vs。在该示例中，Vs对IL响应是针对功率门控PMOS器件P1的3个不同的温度(35、70和105摄氏度(C))以及3个不同的栅源电压Vgs(0.7、.925和1.15伏(V))来解说的。
如前所述，为使电流相关电压Vs提供负载电流IL的准确指示，电流相关电压Vs应与负载电流IL基本上成线性地变化。因此，即使随着PMOS器件P1的温度和Vgs的变化，电流相关电压Vs与负载电流IL也优选成线性地或者成比例地变化。然而，对于装置200来说情况并非如此。如图3所示，尽管负载电流IL保持恒定，但电流相关电压Vs与Vgs成反比地变化。类似地，即使负载电流IL保持恒定，在Vgs为.925V和1.15V的情况下，电流相关电压Vs随着温度在相同的方向上变化，并且在Vgs为0.7V的情况下随温度成反比地变化。如前所述，这导致由装置200执行的电流测量中的错误。
图4是根据本公开的另一方面的用于测量负载电流IL的另一示例性装置400的示意图。装置400包括耦合在电压轨Vdd和负载410之间的功率门控电路(PGC)420(诸如一个或多个IC核)。在该示例中，功率门控电路420包括PMOS器件P1，该PMOS器件P1包括耦合到电压轨Vdd的源极、耦合到负载410的漏极、以及被配置为接收门控电压VG的栅极。如在前一实施例中，门控电压VG被设定为低电压(例如，接地电势)以导通PMOS装置P1，并通过PMOS器件P1允许负载电流IL从电压轨Vdd流向负载410。门控电压VG被设定为高电压(例如，Vdd)以关断PMOS器件P1，并防止负载电流IL流向负载410。
应理解，功率门控电路420可被实现为在电压轨Vdd和负载410之间并联耦合的多个(例如，数十个或数百个)PMOS器件。替换地，功率门控电路420可被实现为在电压轨Vdd和负载410之间并联耦合的多个(例如，数十个或数百个)NMOS器件。
装置400进一步包括差分放大器432，该差分放大器432包括被配置为接收PMOS器件P1的漏源电压(Vds)的第一输入和第二输入，并且基于PMOS器件P1的漏源电压Vds以生成电流相关电压Vs。在该情况下，差分放大器432被配置为具有增益G，该增益G响应于PMOS器件P1的温度的变化和/或栅源电压Vgs的变化而与PMOS器件P1的漏源电压Vds成反比地变化。差分放大器432的增益G由以下等式表示：
因此，如等式6所指示，作为Vgs的函数的增益G与作为Vgs的函数的Vds成反比地变化。此外，如等式7所指示，作为温度的函数的增益G与作为温度的函数的Vds成反比地变化。
根据等式1，通过将增益G配置为在所定义的温度范围或所定义的Vgs范围上以基本上与Vds变化相同的量，电流相关电压Vs可被配置为在所定义的温度或Vgs范围上与负载电流IL基本上线性地变化。因此，在此情况下，电流相关电压Vs在所定义的温度和Vgs的范围上提供负载电流IL的准确指示。这参照图5所描绘的图表进一步解说。
图5是根据本公开的另一方面的与装置400相关联的示例性电流相关电压Vs对负载电流IL响应的另一图表。图5中描绘的图表参数(x和y轴、尺寸、图例)与先前讨论的图3所描绘的图表相同。如图所示，跨从35至105摄氏度的所定义温度范围和0.7至1.15伏的所定义Vgs范围，电流相关电压Vs基本上与负载电流IL成比例(或基本上与其成线性变化)。因此，电流相关电压Vs在那些所定义温度和Vgs范围内提供负载电流IL的准确指示。
图6是根据本公开的另一方面的用于测量负载电流IL的另一示例性装置600的示意图。该装置600提供先前讨论的差分放大器432的更详细的示例性实现。
具体而言，该装置600包括耦合在电压轨Vdd和负载610之间的功率门控电路(PGC)620(诸如一个或多个IC核)。在该示例中，功率门控电路620包括PMOS器件P1，该PMOS器件P1包括耦合到电压轨Vdd的源极，耦合到负载610的漏极、以及被配置为接收门控电压VG的栅极。如在前一实施例中，门控电压VG被设定为低电压(例如，接地电势)以导通PMOS装置P1，并通过PMOS器件P1允许负载电流IL从电压轨Vdd流向负载610。门控电压VG被设定为高电压(例如，Vdd)以关断PMOS器件P1，并防止负载电流IL流向负载610。
应理解，功率门控电路620可被实现为在电压轨Vdd和负载610之间并联耦合的多个(例如，数十个或数百个)PMOS器件。替换地，功率门控电路620可被实现为在负载610和另一电压轨(例如，接地)之间并联耦合的多个(例如，数十个或数百个)NMOS器件。
该装置600进一步包括差分放大器632，该差分放大器632包括运算放大器634。第一反馈电阻器R2A被耦合在运算放大器634的负输出和正输入之间。第二反馈电阻器R2B被耦合在运算放大器634的正输出和负输入之间，其可具有与第一反馈电阻器R2A基本相同的电阻R2。第一反馈电阻器R2A和第二反馈电阻器R2B可包括多晶硅电阻器。
差分放大器632进一步包括第一输入电阻路径，该第一输入电阻路径包括与第一输入电阻器R1A串联耦合的第一补偿PMOS器件P2A。第一输入电阻路径被耦合在功率门控PMOS P1的源极和运算放大器634的正输入之间。更具体地，第一补偿PMOS器件P2A的源极被耦合到功率门控PMOS P1的源极，第一补偿PMOS器件P2A的漏极被耦合到第一电阻器R1A的第一端，并且第一补偿PMOS器件P2A的栅极被耦合到接地电势。第一输入电阻器R1A的第二端被耦合到运算放大器634的正输入。如图所示，第一输入电阻器R1A可以是可变的。
进一步地，尽管在该示例中，第一补偿PMOS器件P2A位于功率门控PMOS P1和第一输入电阻器R1A之间，但应理解，第一输入电阻器R1A可位于功率门控PMOS P1和第一补偿PMOS器件P2A之间。也就是说，第一输入电阻器R1A的第一端可耦合到功率门控PMOS P1的源极，第一输入电阻器R1A的第二端可耦合到第一补偿PMOS P2A的源极，而第一补偿PMOS P2A的漏极可耦合到运算放大器634的输入(例如，正输入)。在此配置中，第一补偿PMOS P2A的栅极可耦合到接地电势。
差分放大器632进一步包括第二输入电阻路径，该第二输入电阻路径包括与第二输入电阻器R1B串联耦合的第二补偿PMOS器件P2B。第二输入电阻路径被耦合在功率门控PMOS P1的漏极和运算放大器634的负输入之间。更具体地，第二补偿PMOS器件P2B的源极耦合到功率门控PMOS P1的漏极，第二补偿PMOS器件P2B的漏极耦合到第二电阻器R1B的第一端，并且第二补偿PMOS器件P2B的栅极耦合到接地电势。第二输入电阻器R1B的第二端耦合到运算放大器634的负输入。如图所示，第二输入电阻器R1B也可以是可变的。
进一步地，尽管在该示例中，第二补偿PMOS器件P2B位于功率门控PMOS P1和第二输入电阻器R1B之间，但应理解，第二输入电阻器R1B可位于功率门控PMOS P1和第二补偿PMOS器件P2B之间。也就是说，第二输入电阻器R1B的第一端可耦合到功率门控PMOS P1的漏极，第二输入电阻器R1B的第二端可耦合到第二补偿PMOS P2B的源极，而第二补偿PMOS P2B的漏极可耦合到运算放大器634的输入(例如，负输入)。在此配置中，第二补偿PMOS P2B的栅极可耦合到接地电势。
第一和第二输入电阻器R1A和R1B可包括多晶硅电阻器，并且每一者可分别被配置为具有基本上相同的电阻R1。另外，应理解，运算放大器634可被翻转，使得第一电阻路径耦合到负输入，而第二电阻路径耦合到运算放大器的正输入。进一步地，如本文所讨论的，第一和第二补偿PMOS器件P2A和P2B可以被配置为具有可变的漏源电阻或补偿电阻Rc，如本文所提及的
使用先前讨论的等式3，由差分放大器632生成的电流相关电压Vs可以由以下等式表示：
其中Rc是第一和第二补偿PMOS器件P2A和P2B中每一者的电阻，R1是第一和第二输入电阻器R1A和R1B中每一者的电阻，以及R2是反馈电阻器R2A和R2B中每一者的电阻。为了将电流相关电压Vs配置为在所定义的温度或Vgs范围内基本上随负载电流IL线性地变化，电阻Rc+R1的变化应当在该所定义的温度和Vgs范围内与功率门控PMOS器件P1的漏源电阻Rds的变化基本上相同。
首先考虑由于Vgs的变化引起的电流相关电压Vs的补偿，功率门控PMOS器件P1的Rds可被建模为与金属接触电阻Rmt串联的沟道电阻Rch。沟道电阻Rch因变于功率门控PMOS器件P1的Vgs而变化。当功率门控PMOS器件P1导通时，第一和第二补偿PMOS器件P2A和P2B分别被偏置为具有与功率门控PMOS器件P1基本相同和相似的Vgs。
更具体地，当功率门控PMOS器件P1导通时，门控电压VG被设置为接地电势。功率门控PMOS器件P1的源极处于Vdd。因此，功率门控PMOS器件P1的Vgs基本处于Vdd。
第一补偿PMOS器件P2A的栅极被连接到接地电势。第一补偿PMOS器件P2A的源极处于Vdd。因此，第一补偿PMOS器件P2A的Vgs也基本上处于Vdd，与导通时的功率门控PMOS器件P1的Vgs相同。
类似地，第二补偿PMOS器件P2B的栅极也被连接到接地电势。第二补偿PMOS器件P2B的源极耦合到功率门控PMOS器件P1的漏极。由于功率门控PMOS器件P1被配置为具有非常低的Rds以使通过器件的IR损失最小化，因此功率门控PMOS器件P1的漏极处的电压仅仅略微低于Vdd。因此，第二补偿PMOS器件P2B的Vgs略微低于Vdd。
由此，由于功率门控PMOS器件P1与第一和第二补偿PMOS器件P2A和P2B分别被偏置有相同和相似的Vgs，因此第一和第二补偿PMOS器件P2A和P2B的沟道电阻Rc以及功率PMOS器件P1的沟道电阻Rch在所定义的Vgs范围上与Vgs以基本相同的方式变化。由此，由于在等式8中Rds在分子中而Rc在分母中，因此通过适当地配置第一和第二补偿PMOS器件P2A和P2B的电阻Rc来针对Vgs的变化补偿电流相关电压Vs。如本文进一步讨论的，第一和第二补偿PMOS器件P2A和P2B被配置为具有用于优化补偿的可变电阻Rc，例如，基本上最小化电流相关电压Vs响应于Vgs在所定义Vgs范围上的变化的变化(或者将变化限制到指定的最大值)。
接下来考虑由于温度变化引起的对电流相关电压Vs的补偿，如前所述，功率门控PMOS器件P1的漏源电阻Rds可被建模为与金属接触电阻Rmt串联的沟道电阻Rch。第一和第二电阻路径具有类似的配置：由第一和第二补偿PMOS器件P2A和P2B引起的沟道电阻Rc，以及多晶硅电阻器R1A和R1B的电阻。因此，通过适当地设定电阻Rc和R1，可以使得Rc+R1的有效温度系数在所定义的温度范围上与Rds(Rch+Rmt)的有效温度系数基本上相同。选择可经验式地和/或通过建模实现，以基本上最小化电流相关电压Vs响应于温度在所定义的温度范围上的变化的变化(或者将变化限制到指定的最大值)。
概言之，通过适当地配置第一和第二补偿PMOS器件P2A和P2B的可变电阻Rc以及多晶硅电阻器R1A和R1B的电阻R1，电流相关电压Vs可被配置为在所定义的温度或Vgs范围上与负载电流IL基本上线性地变化。进一步地，多晶硅电阻器R1A和R1B中的每一者的电阻R1连同多晶硅反馈电阻器R2A和R2B中的每一者的电阻R2的选择可考虑用于差分放大器632的期望增益G以将电流相关电压Vs设置在适合由模数转换器数字化的期望电压范围内，如前面所讨论的。
图7是根据本公开的另一方面的示例性可变补偿PMOS电路700的示意图。可变补偿PMOS电路700可以是先前讨论的第一补偿PMOS器件P2A和第二补偿PMOS器件P2B中的任一者或两者的示例性实现。
具体而言，按照先前讨论的第一或第二补偿PMOS器件P2A或P2B，可变PMOS电路700包括可耦合到功率门控PMOS器件P1的源极或漏极的输入(IN)。按照先前讨论的第一或第二补偿PMOS器件P2A或P2B，可变PMOS电路700还包括可耦合到对应的输入电阻器R1A或R1B的输出(OUT)。
可变PMOS电路700包括用于接收SELECT(选择)信号的输入，该信号用于选择在输入和输出之间串联连接的器件的数目以设置电路700的期望电阻。在该示例中，可变PMOS电路700提供从串联连接在电路700的输入和输出之间的11个不同配置的器件中的选择。通过使用SELECT信号，11个可用配置中一次只有一个被启用。应理解，可变PMOS电路700可被配置为提供串联连接在电路700的输入和输出之间的任意数目的器件的选择。可变PMOS电路700进一步包括用于接收ENABLE(启用)信号的输入，该信号用于通过导通和关断PMOS器件P0-P11来选择性地启用电路。关断器件P0-P11配置可变PMOS电路700以实现电路700的输入和输出之间的开路或非常高的电阻。
下表指示了SELECT信号的各种状态，在可变PMOS电路700的输入和输出之间串联连接的PMOS器件的相应数目以及对应的PMOS器件的标识：
在该示例中，固定的N个PMOS器件P0要将可变PMOS电路700配置为在输入和输出之间具有最小电阻。剩余的可选择的PMOS器件PS1-PS11和P2-P11用于提供高于最小电阻的电阻的微调。可基于第一和第二补偿PMOS器件P2A和P2B所需的最差情形最小电阻来选择最小电阻。应理解，可变PMOS电路700可以其他方式实现，以实现第一和第二补偿PMOS器件P2A和P2B的可变电阻。
图8是根据本公开的另一方面的用于测量负载电流的示例性装置800的示意图。在该示例中，装置800包括功率门控电路820，该功率门控电路820包括并联耦合在电压轨Vdd和负载之间的多个功率门控子电路(PGC)820-1至820-N。功率门控子电路820-1至820-N中的每一者包括功率门控PMOS器件P0，该功率门控PMOS器件P0包括耦合到电压轨的源极、耦合到负载的漏极以及被配置为接收门控信号VG的栅极。如前所述，NMOS器件可代替PMOS器件P0。
功率门控子电路820-1至820-N中的每一者进一步包括分别耦合在功率门控PMOS器件P0的源极和漏极与差分放大器832的第一和第二输入节点之间的一对电阻器R。另外，功率门控子电路820-1至820-N中的每一者可与跨差分放大器832的第一和第二输入节点同接地分别形成的寄生电容C相关联。跨差分放大器832的输入和输出形成的输入差分电压Vds_Avg可分别与功率门控PMOS器件P0的多个个体的漏源电压(Vds)相关。例如，假设所有电阻器R和寄生电容器C具有基本上相同的电阻和电容，则输入差分电压Vds_Avg可基本上是功率门控PMOS器件P0的个体漏源电压(Vds)的平均值。
差分放大器832可被配置为类似于差分放大器432或632。例如，差分放大器832可被配置为包括增益G，当器件被导通以向负载供应负载电流时，该增益G响应于功率门控PMOS器件P0的温度或栅源电压Vgs的变化而与输入差分电压Vds_Avg反向变化。进一步地，增益G随温度和Vgs的变化程度可与输入差分电压Vds_Avg随温度和Vgs的变化程度基本相同，使得在差分放大器832的输出处生成的电流相关电压Vs与负载电流基本上成线性变化。如前所述，电流相关电压Vs可由ADC数字化，以生成电流相关的数字信号以供负载电流控制器处理。
图9是根据本公开的另一方面的用于测量负载电流的示例性装置900的示意图。在该示例中，装置900包括并联耦合在电压轨Vdd和负载之间的多个功率门控电路920A-920C。尽管在该示例中，装置900被示出为包括三(3)个功率门控电路920A-920C，但是应理解，该装置900可包括两(2)个或更多个此类功率门控电路。
功率门控电路920A-920C中的每一者包括多个功率门控子电路。例如，功率门控电路920A包括耦合在电压轨Vdd和负载之间的功率门控子电路1-1至1-J；功率门控电路920B包括耦合在电压轨Vdd和负载之间的功率门控子电路2-1至2-K；以及功率门控电路920C包括耦合在电压轨Vdd和负载之间的功率门控子电路3-1至3-L。
功率门控子电路中的每一者可被配置为与之前讨论的功率门控子电路820-1至820-N中的任一者基本上相同或相似。更具体地，功率门控电路920A的功率门控子电路1-1至1-J中的每一者可包括功率门控PMOS器件，该功率门控PMOS器件包括耦合至Vdd的源极、耦合至负载的漏极、以及被配置为接收第一门控电压VG1的栅极。类似地，功率门控电路920B的功率门控子电路2-1至2-K中的每一者可包括功率门控PMOS器件，该功率门控PMOS器件包括耦合至Vdd的源极、耦合至负载的漏极、以及被配置为接收第二门控电压VG1的栅极。以及，功率门控电路920C的功率门控子电路3-1至3-L中的每一者可包括功率门控PMOS器件，该功率门控PMOS器件包括耦合至Vdd的源极、耦合至负载的漏极、以及被配置为接收第三门控电压VG1的栅极。
如在功率门控子电路820-1至820-N中的每一者一样，功率门控子电路1-1至1-J、2-1至2-K和3-1至3-L中的每一者包括耦合在源极和漏极以及差分放大器932的第一和第二输入节点n1和n2之间的一对电阻器。此外，类似于在功率门控子电路820-1至820-N中的每一者，功率门控子电路1-1至1-J、2-1至2-K和3-1至3-L中的每一者与在第一和第二输入节点n1和n2与接地之间形成的寄生电容相关联。。
差分放大器932可被配置为类似于先前讨论的差分放大器632。更具体地，差分放大器932包括运算放大器934、分别耦合在节点n1和n2与运算放大器934的正输入和负输入之间的第一和第二电阻路径、以及分别耦合在运算放大器934的负输出和正输入之间以及运算放大器934的正输出和负输入之间的反馈电阻器R2A和R2B。第一和第二电阻路径包括分别与对应的电阻器R1A和R1B串联耦合的第一和第二补偿PMOS器件P2A和P2B。类似于装置600，第一和第二补偿PMOS器件P2A和P2B的位置可分别与第一和第二输入电阻器R1A和R1B的位置交换。
功率门控电路920A-920C单独地或组合地在差分放大器932的输入处跨节点n1和n2上产生输入差分电压Vds_Avg。例如，门控电压VG1、VG2和VG3可以被独立地控制以选择性地导通功率门控电路920A、920B和920C以供分别向负载供应负载电流。跨差分放大器932的输入节点n1和n2产生的差分电压Vds_Avg可取决于功率门控电路920A至920C中的哪一者导通。换言之，差分电压Vds_Avg是门控电压VG1、VG2和VG3的状态的函数。
更具体地，如果门控电压VG1被设置为导通子电路1-1至1-J，并且门控电压VG2和VG3被设置为关断子电路2-1至2-K和3-1至3-L，则差分电压Vds_Avg可仅与功率门控子电路1-1至1-J的功率门控器件的漏源电压Vds有关。例如，在此情形下，差分电压Vds_Avg可被配置为基本上是子电路1-1至1-J中的功率门控器件的Vds的平均值。
类似地，如果门控电压VG2被设置为导通子电路2-1至2-K，并且门控电压VG1和VG3被设置为关断子电路1-1至1-J和3-1至3-L，则差分电压Vds_Avg可仅与功率门控子电路2-1至1-K的功率门控器件的漏源电压Vds相关(例如，平均)。以类似方式，如果门控电压VG3被设置为导通子电路3-1至3-L，并且门控电压VG1和VG2被设置为关断子电路1-1至1-J和2-1至2-K，则差分电压Vds_Avg可仅与功率门控子电路3-1至3-L的功率门控器件的漏源电压Vds相关(例如，平均)。
另外，如果门控电压VG1和VG2被设置为导通子电路1-1至1-J和2-1至2-K，并且门控电压VG3被设置为关断子电路3-1至3-L，则差分电压Vds_Avg可仅与功率门控子电路1-1至1-J和2-1至2-K的功率门控器件的漏源电压Vds有关。例如，在此情形下，差分电压Vds_Avg可被配置为基本上是子电路1-1至1-J和2-1至2-K中的功率门控器件的Vds的平均值。
类似地，如果门控电压VG1和VG3被设置为导通子电路1-1至1-J和3-1至3-L，并且门控电压VG2被设置为关断子电路2-1至2-K，则差分电压Vds_Avg可仅与功率门控子电路1-1至1-J和3-1至3-M的功率门控器件的漏源电压Vds有关(例如，平均)。以类似的方式，如果门控电压VG2和VG3被设置为导通子电路2-1至2-K和3-1至3-L，并且门控电压VG1被设置为关断子电路1-1至1-J，则差分电压Vds_Avg可仅与功率门控子电路2-1至2-K和3-1至3-L的功率门控器件的漏源电压Vds有关(例如，平均)。
如果门控电压VG1、VG2和VG3被设置为导通子电路1-1至1-J、2-1至2-K和3-1至3-L，则差分电压Vds_Avg可与所有功率门控子电路1-1至1-J、2-1至2-K和3-1至3-L的功率门控器件的漏源电压Vds有关。例如，在此情形下，差分电压Vds_Avg可被配置为基本上是子电路1-1至1-J、2-1至2-K和3-1至3-L中的功率门控器件的Vds的平均值。
门控电压VG1、VG2和VG3的状态可基于对负载所需的负载电流的需求来选择。例如，功率门控电路920A中器件的数目J可小于功率门控电路920B中器件的数目K，其进而可小于功率门控电路920C中器件的数目L。器件的数目可与供给负载的负载电流量有关。
例如，如果负载根据其操作模式需要最小量的电流，则可设置门控电压VG1以导通功率门控电路920A，并且可设置门控电压VG2和VG3以关断功率门控电路920B和920C。如果负载根据其操作模式需要最大量的电流，则可设置门控电压VG1、VG2和VG3以使所有功率门控电路920A、920C和920C都导通。在此配置中，通过在功率门控子电路中使用PMOS器件的情况下将门控电压VG1、VG2和VG3设置为以下逻辑状态，负载电流可以从最小负载电流步进增加到最大负载电流：(101)-仅导通920B，(110)-仅导通920C，(001)-仅导通920A-B，(010)-仅导通920A和C，以及(100)-仅导通920B-C。
如前所述，差分放大器932被配置为具有响应于电路920A-920C的功率门控器件的温度和Vgs的变化而与输入电压Vds_Avg反向地且以基本相同的量变化的增益G。再次，这样做是为了使得电流相关电压Vs基本上与负载电流成线性地变化。
由于输入电压Vds_Avg取决于门控电压VG1、VG2和VG3的状态而变化，因此控制器950被配置为改变差分放大器932的第一和第二输入电阻路径以确保电流相关电压Vs与负载电流基本成线性地变化。换言之，控制器950被配置成因变于门控电压VG1、VG2和VG3的状态来改变第一和第二补偿器件P2A和P2B中的每一者的电阻Rc以及输入电阻器R1A和R1B中的每一者的电阻R1。
如所讨论的，为了实现第一输入电阻路径和第二输入电阻路径的改变，控制器950被配置为生成用于控制负载电流的门控电压VG1、VG2和VG3的选定状态，以及用于控制第一和第二补偿PMOS器件P2A和P2B的电阻Rc以及电阻器R1A和R1B的电阻R1的信号。第一和第二PMOS器件P2A和P2B的电阻可使用先前讨论的可变PMOS电路700来改变。可实现为多晶硅电阻器的电阻器R1A和R1B的电阻可以使用可配置的电阻器组来改变。
图10是根据本公开的另一方面的用于测量负载电流的示例性方法1000的流程图。根据该方法1000，生成与耦合在电压轨和负载之间的功率门控场效应晶体管(FET)的漏源电压有关的输入电压(框1002)。进一步地，根据该方法1000，用增益放大输入电压以生成电流相关电压，其中响应于功率门控FET的温度或栅源电压的变化，该增益与输入电压成反比地变化(框1004)。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (31)

1.一种装置，包括：
功率门控场效应晶体管(FET)，其包括栅极、源极和漏极，其中所述源极耦合到电压轨，其中所述漏极耦合到负载，以及其中所述栅极被配置为接收门控电压以选择性地导通所述功率门控FET，来经由所述功率门控FET允许负载电流在所述电压轨和所述负载之间流动；以及
差分放大器，其被配置为通过将增益施加到输入电压来生成与所述负载电流有关的电流相关电压，其中所述输入电压是基于所述功率门控FET的漏源电压的，以及其中响应于所述功率门控FET的温度或栅源电压的变化，所述增益与所述输入电压成反比地变化。
2.如权利要求1所述的装置，其特征在于，所述差分放大器的增益被配置以使得所述电流相关电压与所述负载电流基本上成线性地变化。
3.如权利要求1所述的装置，其特征在于，所述差分放大器包括：
运算放大器；
第一补偿PMOS器件，其包括第一栅极、第一源极和第一漏极，其中所述第一补偿PMOS器件被耦合在所述功率门控FET的源极和所述运算放大器的第一输入之间，其中所述第一栅极被配置成接收与导通所述功率门控FET的所述门控电压基本相同的第一门控电压；
第二补偿PMOS器件，其包括第二栅极、第二源极和第二漏极，其中所述第二补偿PMOS器件被耦合在所述功率门控FET的漏极和所述运算放大器的第二输入之间，其中所述第二栅极被配置成接收与导通所述功率门控FET的所述门控电压基本相同的第二门控电压；以及
至少一个反馈电阻器，其跨所述运算放大器的输出和所述运算放大器的所述第一输入或所述第二输入中的一者被耦合，其中所述电流相关电压在所述运算放大器的输出处被生成。
4.如权利要求3所述的装置，其特征在于，所述差分放大器进一步包括：
耦合在所述第一补偿PMOS器件和所述运算放大器的所述第一输入之间的第一电阻器；以及
耦合在所述第二补偿PMOS器件和所述运算放大器的所述第二输入之间的第二电阻器；以及
5.如权利要求4所述的装置，其特征在于，所述差分放大器基本上根据以下关系生成所述电流相关电压Vs：
其中R1是所述第一电阻器和所述第二电阻器中每一者的电阻，R2是所述至少一个反馈电阻器的电阻，Rc是所述第一补偿PMOS器件和所述第二补偿PMOS器件中每一者的电阻，Rds是所述功率门控FET的漏源电阻，IL是所述负载电流，以及Vs是所述电流相关电压。
6.如权利要求5所述的装置，其特征在于，所述第一补偿PMOS器件和所述第二补偿PMOS器件以及所述第一电阻器和所述第二电阻器被配置成使得电阻R1和Rc之和随着所述功率门控FET的温度或者所述栅源电压以与所述漏源电阻Rds随着所述功率门控FET的温度或栅源电压而变化基本相同的方式而变化。
7.如权利要求3所述的装置，其特征在于，所述差分放大器进一步包括：
耦合在所述功率门控FET的所述源极和所述第一补偿PMOS器件之间的第一电阻器；以及
耦合在所述功率门控FET的所述漏极和所述第二补偿PMOS器件之间的第二电阻器。
8.如权利要求3所述的装置，其特征在于，所述第一补偿PMOS器件和所述第二补偿PMOS器件中的至少一者各自包括：
多个串联连接的PMOS器件；以及
选择电路，其被配置为仅将所述串联连接的FET的所选子集分别耦合在所述功率门控FET的所述源极或漏极与所述运算放大器的所述第一输入或所述第二输入之间。
9.如权利要求3所述的装置，其特征在于，所述功率门控FET包括功率门控PMOS器件，其中所述第一补偿PMOS器件和所述第二补偿PMOS器件的所述第一栅极和所述第二栅极耦合到接地电势，以及其中所述门控电压处于接地电势以导通功率门控PMOS器件。
10.如权利要求3所述的装置，其特征在于，进一步包括：
第一组功率门控FET，其包括第一组源极、第一组漏极和第一组栅极，其中所述第一组源极被耦合到所述电压轨，其中所述第一组漏极被耦合到所述负载，其中所述第一组栅极被配置为接收所述门控电压以选择性地导通所述第一组功率门控FET，来经由所述第一组功率门控FET允许所述负载电流在所述电压轨和所述负载之间流动，其中所述功率门控FET是所述第一组功率门控FET的成员；
第二组功率门控FET，其包括第二组源极、第二组漏极和第二组栅极，其中所述第二组源极被耦合到所述电压轨，其中所述第二组漏极被耦合到所述负载，其中所述第二组栅极被配置为接收所述门控电压以选择性地导通所述第二组功率门控FET，来经由所述第二组功率门控FET允许所述负载电流在所述电压轨和所述负载之间流动；
其中所述第一组源极和所述第二组源极经由第一组相应电阻器被耦合到第一节点，其中所述第一组漏极和所述第二组漏极经由第二组相应电阻器被耦合到第二节点，以及其中所述输入电压跨所述第一节点和所述第二节点形成；以及
控制器，其被配置为基于所述门控电压和所述第二门控电压的各自状态来调整所述第一补偿PMOS器件和所述第二补偿PMOS器件中每一者的电阻，以及所述第一电阻器和所述第二电阻器中每一者的电阻。
11.如权利要求1所述的装置，其特征在于，进一步包括一个或多个其他功率门控FET，所述其他功率门控FET包括一个或多个其他栅极、一个或多个其他源极，以及一个或多个其他漏极，其中所述一个或多个其他源极被耦合到所述电压轨，其中所述一个或多个其他漏极耦合到所述负载，其中所述一个或多个其他栅极被配置为接收所述门控电压以导通所述一个或多个其他功率门控FET，来经由所述一个或多个其他功率门控FET允许所述负载电流在所述电压轨和所述负载之间流动，其中所述一个或多个其他源极和所述功率门控FET的所述源极经由两个或更多个其他相应电阻器被耦合到第一节点，其中所述一个或多个其他漏极和所述功率门控FET的所述漏极经由两个或更多个其他相应电阻器被耦合到第二节点，以及其中所述输入电压跨所述第一节点和所述第二节点形成。
12.一种生成与供给负载的负载电流有关的电流相关电压的方法，包括：
生成与耦合在电压轨和所述负载之间的功率门控场效应晶体管(FET)的漏源电压有关的输入电压；以及
用增益放大所述输入电压以生成所述电流相关电压，其中响应于所述功率门控FET的温度或栅源电压的变化，所述增益与所述输入电压成反比地变化。
13.如权利要求12所述的方法，其特征在于，进一步包括配置所述增益，使得所述电流相关电压随着所述负载电流的变化而基本上线性地变化。
14.如权利要求12所述的方法，其特征在于，放大所述输入电压包括用运算放大器来放大所述输入电压，所述运算放大器包括输入电阻器件和反馈电阻器件。
15.如权利要求14所述的方法，其特征在于，进一步包括：配置所述输入电阻器件以具有一电阻，所述电阻以与所述输入电压随所述功率门控FET的所述温度或所述栅源电压变化的方式基本上相同的方式，随所述功率门控FET的所述温度或所述栅源电压而变化。
16.如权利要求14所述的方法，其特征在于，所述输入电阻器件包括补偿PMOS器件，所述补偿PMOS器件具有与所述功率门控FET的所述栅源电压基本上相同的栅源电压。
17.如权利要求16所述的方法，其特征在于，进一步包括设置所述补偿PMOS器件的电阻。
18.如权利要求16所述的方法，其特征在于，所述功率门控FET包括p沟道金属氧化物半导体(PMOS)型FET。
19.如权利要求12所述的方法，其特征在于，所述输入电压与所述电源门控FET的漏源电压以及并联耦合于所述电压轨和所述负载之间的一个或多个其他功率门控FET的漏源电压有关。
20.如权利要求12所述的方法，其特征在于，所述输入电压与并联耦合在所述电压轨和所述负载之间的第一组功率门控FET的漏源电压以及并联耦合在所述电压轨和所述负载之间的第二组功率门控FET的漏源电压有关。
21.如权利要求20所述的方法，其特征在于，进一步包括基于所述第一组功率门控FET是否导通或所述第二组功率门控FET是否导通来调节所述增益。
22.一种装备，包括：
用于生成与耦合在电压轨和负载之间的功率门控场效应晶体管(FET)的漏源电压有关的输入电压的装置；以及
用于用增益放大所述输入电压以生成电流相关电压的装置，其中响应于所述功率门控FET的温度或栅源电压的变化，所述增益与所述输入电压成反比地变化。
23.如权利要求22所述的装备，其特征在于，进一步包括用于配置所述增益，使得所述电流相关电压随着所述负载电流的变化而基本上线性地变化的装置。
24.如权利要求22所述的装备，其特征在于，用于放大所述输入电压包括用运算放大器来放大所述输入电压的装置，所述运算放大器包括输入电阻器件和反馈电阻器件。
25.如权利要求24所述的装备，其特征在于，进一步包括：用于配置所述输入电阻器件以具有一电阻的装置，所述电阻以与所述输入电压随所述功率门控FET的所述温度或所述栅源电压变化的方式基本上相同的方式随所述功率门控FET的所述温度或所述栅源电压而变化。
26.如权利要求25所述的装备，其特征在于，所述输入电阻器件包括补偿PMOS器件，所述补偿PMOS器件具有与所述功率门控FET的所述栅源电压基本上相同的栅源电压。
27.如权利要求26所述的装备，其特征在于，进一步包括用于设置所述补偿PMOS器件的电阻的装置。
28.如权利要求26所述的装备，其特征在于，所述功率门控FET包括p沟道金属氧化物半导体(PMOS)型FET。
29.如权利要求22所述的装备，其特征在于，所述输入电压与所述电源门控FET的漏源电压以及并联耦合于所述电压轨和所述负载之间的一个或多个其他功率门控FET的漏源电压有关。
30.如权利要求22所述的装备，其特征在于，所述输入电压与并联耦合在所述电压轨和所述负载之间的第一组功率门控FET的漏源电压以及并联耦合在所述电压轨和所述负载之间的第二组功率门控FET的漏源电压有关。
31.如权利要求30所述的装备，其特征在于，进一步包括用于基于所述第一组功率门控FET是否导通或所述第二组功率门控FET是否导通来调节所述增益的装置。
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KR (1) KR20180028440A (zh)
CN (1) CN109073687A (zh)
BR (1) BR112018000327A2 (zh)
WO (1) WO2017007566A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114002592A (zh) * 2021-09-24 2022-02-01 圣邦微电子（北京）股份有限公司 功率管的漏源电压采样电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108366419A (zh) * 2018-01-05 2018-08-03 京信通信系统（中国）有限公司 一种输出功率控制方法、控制器及输出功率调节装置
JP2021018217A (ja) * 2019-07-24 2021-02-15 ローム株式会社 電圧監視回路

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101470141A (zh) * 2007-12-28 2009-07-01 震一科技股份有限公司 过电流侦测装置
US20090267589A1 (en) * 2007-03-22 2009-10-29 Zhang Zongmin Circuit and apparatus for detecting electric current
CN101846702A (zh) * 2010-05-10 2010-09-29 伊博电源（杭州）有限公司 一种电感电流检测电路
US20120169377A1 (en) * 2010-12-30 2012-07-05 Infineon Technologies Ag Circuit Arrangement including a Common Source Sense-FET
US20120293017A1 (en) * 2011-04-25 2012-11-22 Volterra Semiconductor Corporation Integrated protection devices with monitoring of electrical characteristics
CN103248330A (zh) * 2013-01-31 2013-08-14 南京邮电大学 一种高增益精度的可编程增益放大器
WO2014072383A1 (en) * 2012-11-12 2014-05-15 St-Ericsson Sa Absolute value current-sensing circuit for step-down dc-to-dc converters with integrated power stage
CN104101764A (zh) * 2014-06-24 2014-10-15 暨南大学 一种应用于dc-dc转换器的新型电感电流检测电路
CN104181371A (zh) * 2013-05-22 2014-12-03 英飞凌科技股份有限公司 电路布置
CN104518747A (zh) * 2015-01-20 2015-04-15 北京华强智连微电子有限责任公司 一种增益可精确设置的开环放大器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3584232A (en) * 1969-01-21 1971-06-08 Bell Telephone Labor Inc Precision logarithmic converter
DE10120524B4 (de) 2001-04-26 2015-08-20 Infineon Technologies Ag Vorrichtung zur Ermittlung des Stromes durch ein Leistungs-Halbleiterbauelement
US6617838B1 (en) * 2001-09-11 2003-09-09 Analog Devices, Inc. Current measurement circuit
WO2003053930A1 (en) * 2001-12-20 2003-07-03 Bayer Healthcare Ag 1,4-dihydro-1,4-diphenylpyridine derivatives
JP4163019B2 (ja) 2003-02-06 2008-10-08 シャープ株式会社 安定化電源用デバイスおよびそれを用いるスイッチング電源装置ならびに電子機器
JP4068022B2 (ja) * 2003-07-16 2008-03-26 Ｎｅｃエレクトロニクス株式会社 過電流検出回路及び負荷駆動回路
JP2006141330A (ja) * 2004-11-24 2006-06-08 Tohoku Univ メタンフェタミン依存性の判定方法
US7202711B2 (en) 2005-09-07 2007-04-10 Delphi Technologies, Inc. Technique for determining a load current
US7960997B2 (en) * 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
DE102008059853B4 (de) 2008-12-01 2013-09-19 Infineon Technologies Ag Schaltungsanordnung mit einem Lasttransistor und einem Messtransistor
JP5391973B2 (ja) 2009-09-30 2014-01-15 富士通株式会社 半導体装置及び半導体装置の電源制御方法
US9146569B2 (en) * 2013-03-13 2015-09-29 Macronix International Co., Ltd. Low drop out regulator and current trimming device
US9263877B1 (en) * 2014-12-30 2016-02-16 Api Technologies Corp. Temperature-compensated current monitoring

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267589A1 (en) * 2007-03-22 2009-10-29 Zhang Zongmin Circuit and apparatus for detecting electric current
CN101470141A (zh) * 2007-12-28 2009-07-01 震一科技股份有限公司 过电流侦测装置
CN101846702A (zh) * 2010-05-10 2010-09-29 伊博电源（杭州）有限公司 一种电感电流检测电路
US20120169377A1 (en) * 2010-12-30 2012-07-05 Infineon Technologies Ag Circuit Arrangement including a Common Source Sense-FET
US20120293017A1 (en) * 2011-04-25 2012-11-22 Volterra Semiconductor Corporation Integrated protection devices with monitoring of electrical characteristics
WO2014072383A1 (en) * 2012-11-12 2014-05-15 St-Ericsson Sa Absolute value current-sensing circuit for step-down dc-to-dc converters with integrated power stage
CN103248330A (zh) * 2013-01-31 2013-08-14 南京邮电大学 一种高增益精度的可编程增益放大器
CN104181371A (zh) * 2013-05-22 2014-12-03 英飞凌科技股份有限公司 电路布置
CN104101764A (zh) * 2014-06-24 2014-10-15 暨南大学 一种应用于dc-dc转换器的新型电感电流检测电路
CN104518747A (zh) * 2015-01-20 2015-04-15 北京华强智连微电子有限责任公司 一种增益可精确设置的开环放大器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王彦彬等: "高速全差分运算放大器在高速数据采集系统中的应用", 《可靠性分析与研究》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114002592A (zh) * 2021-09-24 2022-02-01 圣邦微电子（北京）股份有限公司 功率管的漏源电压采样电路
CN114002592B (zh) * 2021-09-24 2024-06-18 圣邦微电子（北京）股份有限公司 功率管的漏源电压采样电路

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Publication number Publication date
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JP2018522237A (ja) 2018-08-09
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US20170010312A1 (en) 2017-01-12
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