KR101352410B1 - 온도 의존성을 무효화하기 위한 방법 및 그 회로 - Google Patents

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Abstract

본 발명은 회로 특성의 온도 의존성을 무효화하기 위한 회로 및 방법을 개시한다. 본 발명의 회로는 임계 전압을 성분으로서 포함하는 게이트 전압을 발생시키도록 구성된 복수의 트랜지스터를 포함한다. 게이트 전압은 공정 상호컨덕턴스 파라미터에 비례하는 전류를 발생시키기 위해 트랜지스터에 인가된다. 전류는 차동 트랜지스터 쌍을 갖는 비교기에 인가되고, 각각의 트랜지스터는 공정 상호컨덕턴스 파라미터를 갖는다. 본 발명의 회로는 차동 쌍의 각 트랜지스터의 공정 상호컨덕턴스 파라미터에 대한 전류와 관련된 공정 상호컨덕턴스 파라미터의 비를 취한다. 공정 상호컨덕턴스 파라미터들의 비를 취함으로써, 온도 의존성을 무효화하거나 부정할 수 있다. 비율을 이용하여, 비교기의 히스테리시스 전압을 설정할 수 있다.
온도 의존성, 트랜지스터, 비교기, 공정 상호컨덕턴스 파라미터, 히스테리시스

Description

온도 의존성을 무효화하기 위한 방법 및 그 회로{METHOD FOR NULLIFYING TEMPERATURE DEPENDENCE AND CIRCUIT THEREFOR}
도 1은 본 발명의 일 실시예에 따른 전자 회로의 개략도.
도 2는 본 발명의 다른 실시예에 따른 전자 회로의 개략도.
도 3은 본 발명의 또 다른 실시예에 따른 전자 회로의 개략도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 전자 회로
12 : 기준 발생기
14 : 비교기
16 : P형 채널 IGFET
18 : P형 채널 IGFET
20 : P형 채널 IGFET
22 : 전류원
24 : 전류원
본 발명은, 일반적으로, 회로에 관한 것으로, 더욱 상세하게는, 회로와 관련된 특성의 온도 의존성을 무효화할 수 있는 회로에 관한 것이다.
전자 회로는 자동차, 항공, 통신, 우주, 군사, 컴퓨팅, 비디오 게임 등을 포함한 여러 응용에 이용된다. 이들이 이용되는 응용의 다양성과 차이점 때문에, 전자 회로는 온도와 습도에서의 큰 변화와 같은 다수의 다른 환경 조건에 부딪히게 된다. 또한, 이들은 다수의 다른 물리적 응력에 부딪힐 수 있다. 큰 온도 변화가 갖는 결점은 회로 파라미터가 온도에 따라 변한다는 것이다. 예를 들어, IGFET(insulated gate field effect transistor)의 열 전압은, 온도가 증가함에 따라 감소하지만, 그 드레인 전류는 온도가 증가함에 따라 증가하거나 감소할 수 있다. 대부분 회로에 있어서, 회로 파라미터는 온도에 대해 일정한 값을 갖는 것이 바람직하다. 통상, 회로 온도를 독립적으로 만들기 위한 기술들은, 넓은 면적의 반도체 기판, 많은 양의 전력, 또는 그 조합을 소비하는, 다수의 반도체 장치를 이용하는 것을 포함한다. 이들 기술은 회로를 제조하는 비용과 복잡도를 증가시킨다.
따라서, 온도와 관계없는 동작 파라미터를 갖는 개선된 전자 회로에 대한 요구가 존재한다. 전자 회로를 제조하는 데 있어, 비용과 시간 면에서 효율적인 것이 바람직하다.
본 발명은, 동일 참조 부호가 동일 구성 요소를 지시하는, 첨부된 도면을 참 조하여, 다음 상세한 설명을 이해함으로써 더 잘 이해될 수 있다.
통상, 본 발명은 온도에 관계없는 전기적 파라미터나 특성을 발생시키기 위한 방법 및 회로를 제공한다. 일 실시예에 따르면, 본 발명의 방법은, 공정 상호컨덕턴스 파라미터(process transconductance parameter)에 비례하는 전류를 발생시킨 후, 또한 공정 상호컨덕턴스 파라미터를 갖는 회로에 전류를 인가함으로써, 온도 성분을 무효화하거나 부정(negate)한다. 본 발명의 회로는 온도 성분을 무효화시키기 위해 공정 상호컨덕턴스 파라미터들의 비를 취한다. 당해 기술분야의 당업자가 인식하고 있는 바와 같이, 공정 상호컨덕턴스 파라미터는 IGFET의 채널 내의 전자의 평균 이동도와 IGFET의 단위 면적당 게이트 산화물 용량의 곱이다. 관련된 파라미터는 공정 상호컨덕턴스 파라미터와, 채널 길이에 대한 채널 폭 비의 곱인 장치 상호컨덕턴스 파라미터이다. 본 발명의 회로는, 예를 들어, 비교기일 수 있고, 전기적 파라미터는 히스테리시스 전압일 수 있다. 본 발명의 회로는 비교기에 한정되지 않고, 전기적 파라미터는 히스테리시스 전압에 한정되지 않는다는 것에 주목해야 한다. 전기적 파라미터는 회로의 특성으로서 지칭될 수 있다. 회로의 특성은 측정할 수 있는 특성일 수 있다.
다른 실시예에 따르면, 전류는 IGFET의 게이트에 전압을 인가함으로써 발생하고, 여기서, 전압은 기준 전압과 임계 전압의 합, 또는 기준 전압과 임계 전압의 차와 대체로 같다. 전압을 발생시키기 위한 하나의 수단은, 복수의 IGFET를 그들 게이트-소스 전압의 합이 임계 전압을 넘도록, 구성하는 것을 포함한다.
도 1은 본 발명의 일 실시예에 따른 비교기(14)에 연결된 기준 발생기(12)를 포함한 전자 회로(10)의 개략도이다. 기준 발생기(12)는 2개의 다이오드 연결된 P형 채널 IGFET(16 및 18), P형 채널 IGFET(20), P형 채널 IGFET(26) 및 2개의 전류원(22 및 24)을 포함한다. 더욱 상세하게는, IGFET(16)의 소스는 기준 전압 VREF를 수신하도록 연결되고, P형 채널 IGFET(16)의 게이트는 그 드레인에 연결된다. P형 채널 IGFET(16)의 본체(body)는 그 소스에 연결된다. P형 채널 IGFET(16)의 드레인은 P형 채널 IGFET(18)의 소스에 연결된다. P형 채널 IGFET(18)의 게이트는 그 드레인에 연결되고, P형 채널 IGFET(18)의 본체는 그 소스에 연결된다. P형 채널 IGFET(20)의 게이트는 P형 채널 IGFET(18)의 게이트와 드레인에 연결되고, P형 채널 IGFET(20)의 소스는 전류원(22)을 통해 동작 전원 전압(source of operating potential) VDD를 수신하도록 연결되고, P형 채널 IGFET(20)의 드레인은 동작 전원 전압 VSS를 수신하도록 연결된다. P형 채널 IGFET(20)의 본체는 그 소스에 연결된다. P형 채널 IGFET(18 및 20)의 게이트는 전류원(24)을 통해 동작 전원 전압 VSS를 수신하도록 연결된다. P형 채널 IGFET(26)는 P형 채널 IGFET(20)의 소스와 전류원(22)에 연결된 게이트, 동작 전원 전압 VDD를 수신하도록 연결된 소스 및 그 소스에 연결된 본체를 갖는다. IGFET의 경우, 드레인과 소스는 전류 전달 전극으로서 지칭될 수 있고, 게이트는 제어 전극으로서 지칭될 수 있다. 또한, 본체는 본체 영역으로서 지칭될 수 있다.
비교기(14)는 한 쌍의 차동 구성형 P형 채널 IGFET(28 및 30)와 한 쌍의 전 류 미러(32 및 34)를 포함한다. P형 채널 IGFET(28 및 30)의 소스는 서로 공통으로 연결되어, P형 채널 IGFET(26)의 드레인에 연결된다. P형 채널 IGFET(28 및 30)의 게이트는 각각 입력 신호 VI1 및 VI2를 수신하도록 연결된다. IGFET(28 및 30)의 본체는 동작 전원 전압 VDD를 수신하도록 연결된다.
전류 미러(32)는, 공통으로 연결된 게이트와 공통으로 연결된 소스를 갖는 한 쌍의 N형 채널 IGFET(36 및 38)를 포함하고, 공통으로 연결된 소스는 동작 전원 전압 VSS를 수신하도록 연결된다. N형 채널 IGFET(36 및 38)의 게이트는 서로 연결되어, P형 채널 IGFET(28)와 N형 채널 IGFET(36)의 드레인에 연결된다. N형 채널 IGFET(36)의 공통으로 연결된 게이트와 드레인은 전류 미러(32)의 입력 단자로서 지칭될 수 있고, IGFET(38)의 드레인은 전류 미러(32)의 미러 또는 출력 단자로서 지칭될 수 있다. P형 채널 IGFET(28)의 드레인은 N형 채널 IGFET(36)의 드레인에 연결된다. IGFET(28 및 36)의 공통으로 연결된 드레인은 출력 신호 VO1을 출력하기 위한 비교기(14)의 출력(44)으로서 기능을 한다. N형 채널 트랜지스터(38)의 드레인은 P형 채널 IGFET(30)와 N형 채널 IGFET(42)의 드레인에 연결된다.
전류 미러(34)는 공통으로 연결된 게이트와 공통으로 연결된 소스를 갖는 한 쌍의 N형 채널 IGFET(40 및 42)를 포함하고, 그 소스는 동작 전원 전압 VSS를 수신하도록 연결된다. N형 채널 IGFET(40 및 42)의 공통으로 연결된 게이트는 서로 연결되어, P형 채널 IGFET(30)와 N형 채널 IGFET(42)의 드레인에 연결된다. N형 채 널 IGFET(42)의 공통으로 연결된 게이트와 드레인은 전류 미러(34)의 입력 단자로서 지칭될 수 있고, IGFET(40)의 드레인은 전류 미러(34)의 미러 또는 출력 단자로서 지칭될 수 있다. P형 채널 IGFET(30)의 드레인은 N형 채널 IGFET(42)의 드레인에 연결되고, 출력 신호 VO2를 출력하기 위한 비교기(14)의 출력(46)으로서 기능을 한다. 또한, N형 채널 트랜지스터(40)의 드레인은 P형 채널 IGFET(28)와 N형 채널 IGFET(36)의 드레인에 연결된다.
동작시, 기준 전압 VREF는 P형 채널 IGFET(16 및 18)를 턴 온하는 P형 채널 IGFET(16)의 드레인에 인가된다. P형 채널 IGFET(16 및 18)를 턴 온하여 P형 채널 IGFET(20)의 게이트에서의 전압을 상승시킴으로써, P형 채널 IGFET(20)를 턴 온한다. P형 채널 IGFET(16, 18 및 20)를 턴 온시킴으로써, 전류원(22 및 24)이 각각 전류 Ia 및 Ib를 전도하는 것을 가능케 한다. P형 채널 IGFET(16, 18 및 20)와 전류원(22 및 24)이 온 상태로 되는 것에 응답하여, 수학식 1에 의해 주어지는 게이트 전압 VGATE26이 P형 채널 IGFET(26)의 게이트에서 나타난다.
VGATE26 = VREF - VT
여기서, VREF는 P형 채널 IGFET(16)의 소스에 인가된 기준 전압이고,
VT는 P형 채널 IGFET(16, 18 및 20)의 임계 전압이다.
게이트 전압 VGATE26은, P형 채널 IGFET(26)가 게이트-소스 전압 Vgs26을 갖는 포화 모드에서 동작하도록, P형 채널 IGFET(26)를 턴 온한다. 게이트-소스 전압 Vgs26은 수학식 2에 의해 주어진다.
Vgs26 = VREF - VT - VDD
여기서, VREF는 P형 채널 IGFET(16)의 소스에 인가된 기준 전압이고,
VT는 P형 채널 IGFET(16, 18 및 20)의 임계 전압이고,
VDD는 동작 전원 전압이다.
수학식 2는, P형 채널 IGFET(16, 18 및 20)의 게이트-소스 전압에 대한 키르히호프 전압 법칙과 등식을 이용하여 얻어진다. P형 채널 IGFET(16, 18 및 20)의 게이트-소스 전압은 각각 수학식 3, 수학식 4 및 수학식 5에 의해 주어진다.
Vgs16 = -(((Ib*2*L16)/(k'*W16))(1/2) + VT)
Vgs18 = -(((Ib*2*L18)/(k'*W18))(1/2) + VT)
Vgs20 = -(((Ia*2*L20)/(k'*W20))(1/2) + VT)
여기서, Vgs16은 포화 모드에서 동작하는 IGFET(16)의 게이트-소스 전압이고,
Vgs18은 포화 모드에서 동작하는 IGFET(18)의 게이트-소스 전압이고,
Vgs20은 포화 모드에서 동작하는 IGFET(20)의 게이트-소스 전압이고,
Ia는 전류원(22)에 의해 공급된 전류이고,
Ib는 전류원(24)에 의해 공급된 전류이고,
L16, L18 및 L20은 각각 P형 채널 IGFET(16, 18 및 20)의 길이이고,
W16, W18 및 W20은 각각 P형 채널 IGFET(16, 18 및 20)의 폭이고,
VT는 각각 P형 채널 IGFET(16, 18 및 20)의 임계 전압이고,
k'는 공정 상호컨덕턴스 파라미터이다.
키르히호프 전압 법칙으로부터, 수학식 6을 얻을 수 있다.
Vgs26 = VREF - Vgs20 + Vgs18 + Vgs16 - VDD
수학식 3 내지 수학식 5를 수학식 6에 대입하고, 항을 재배열하면, 수학식 7을 얻을 수 있다.
Vgs26 = VREF - VT - VDD - VX
여기서, VX = ((Ia*2*L20)/(k'*W20))(1/2) + ((Ib*2*L18)/(k'*W18))(1/2) + ((Ib*2*L16)/(k'*W16))(1/2)
수학식 2는 VX를 "0"과 같게 설정함으로써 얻어진다. 일 실시예에 따르면, VX는 다음과 같은 설정에 의해 "0"으로 설정된다:
Ia = 4*Ib;
W16 = W18 = W20; 및
L16 = L18 = L20.
다른 실시예에 따르면, VX는 다음과 같은 설정에 의해 "0"으로 설정된다:
L20 = 4*L16 = 4*L18;
W16 = W18 = W20; 및
Ia = Ib.
게이트-소스 전압 Vgs26을 갖는 P형 채널 IGFET(26)는 수학식 8에 의해 주어진 드레인 전류 ID26을 발생시킨다.
ID26 = k'*(W26/L26)*(0.5)*(Vgs26 - VT)2(1 + λ * Vds26)
여기서, k'는 공정 상호컨덕턴스 파라미터이고,
W26은 P형 채널 IGFET(26)의 폭이고,
L26은 P형 채널 IGFET(26)의 길이이고,
Vgs26은 P형 채널 IGFET(26)의 게이트-소스 전압이고,
Vds26은 P형 채널 IGFET(26)의 드레인-소스 전압이고,
λ는 채널-길이 변조 파라미터이다.
통상, 채널 길이 변조 파라미터 λ가 매우 작으므로, 파라미터(1 + λ * Vds26)를 무시할 수 있다. 이 조건하에서, 드레인 전류(ID26)는 수학식 9와 같이 된다.
ID26 = k'*(W26/L26)*(0.5)*(Vgs26 - VT)2
수학식 2를 수학식 9에 대입하면, 수학식 10에 주어지는 바와 같이, 공정 상호컨덕턴스 파라미터 k'에 비례하는 드레인 전류가 주어진다.
ID26 = k'*(W26/L26)*(0.5)*(VREF - VDD)2
따라서, P형 채널 IGFET(26)는 공정 상호컨덕턴스 파라미터 k'에 비례하는 드레인 전류 ID26을 발생시키는 비교기(14)를 위한 전류원으로서 기능을 한다.
비교기(14)는 P형 채널 IGFET(28 및 30)를 포함한 차동 입력단을 포함하고, 히스테리시스를 제공하는 2개의 피드백 경로를 이용한다. 피드백 경로는 양의(positive) 피드백 경로인 것이 바람직하다. 히스테리시스 Vhyst는 수학식 10과, 비교기(14)가 이미 스위칭되었다는 가정을 이용하여 결정된다:
Vhyst = Vgs30 - Vgs28
여기서, Vgs28은 P형 채널 IGFET(28)의 게이트-소스 전압이고,
Vgs30은 P형 채널 IGFET(30)의 게이트-소스 전압이다.
트랜지스터(28 및 30)에 대한 게이트-소스 전압 Vgs28 및 Vgs30은 각각 수학식 12와 수학식 13에 의해 주어진다.
Vgs28 = -(((ID28*2*L28)/(k'*W28))(1/2) + VT)
Vgs30 = -(((ID30*2*L30)/(k'*W30))(1/2) + VT)
여기서, ID28과 ID30은 각각 P형 채널 IGFET(28 및 30)를 통해 흐르는 드레인 전류이고,
L28과 L30은 각각 P형 채널 IGFET(28 및 30)의 채널 길이이고,
W28과 W30은 각각 P형 채널 IGFET(28 및 30)의 채널 폭이고,
VT는 각각 P형 채널 IGFET(28 및 30)에 대한 임계 전압이고,
k'는 공정 상호컨덕턴스 파라미터이다.
전류 ID28 및 ID30은 각각 수학식 14와 수학식 15를 이용하여 드레인 전류 ID26에 대해 표현될 수 있다.
ID28 = ID26/(1 + N)
ID30 = N * ID26/(1 + N)
N = (W38/L38)/(W36/L36) = (W40/L40)/(W42/L42)
수학식 16을 수학식 14와 수학식 15에 대입한 후, 수학식 16을 대입한 수학식 14와 수학식 15를 수학식 11과 수학식 12에 각각 대입하면, 수학식 17, 즉, 히스테리시스 전압 Vhyst에 대한 등식을 얻는다.
Vhyst = Vgs30 - Vgs28 = ((ID26*2*L30*N)/(k'*W30*(1 + N)))(1/2) - ((ID26*2*L28*N)/(k'*W28*(1 + N)))(1/2)
A = (W26/L26)/(W28/L28)로 설정하고, (W28/L28) = (W30/L30)으로 설정하고, 이들 값을 수학식 17에 대입하고, 수학식 17을 재배열하면, 수학식 18에 대해 주어진 것과 같은 히스테리시스 전압 Vhyst를 얻는다.
Vhyst = ((N/(1+N))1/2 - (1/(1+N))1/2)*(VREF - VDD)*(A)1/2
따라서, 비교기를 구성하는 트랜지스터의 공정 상호컨덕턴스 파라미터와 관계없으므로, 온도와 관계없는, 히스테리시스를 갖는 비교기가 제공되었다. 본 실시예에 따르면, 히스테리시스 전압은 IGFET의 길이와 폭의 비 및 기준 전압 VREF에 의존한다. 본 발명의 이점은, 길이와 폭과 같은 트랜지스터 파라미터를 잘 제어할 수 있으므로, 히스테리시스와 같은 파라미터나 특성을 잘 제어할 수도 있다는 것이다.
도 2는 본 발명의 다른 실시예에 따른 비교기(14)에 연결된 기준 발생기(102)를 포함한 전자 회로(100)의 개략도이다. 기준 발생기(102)는 2개의 다이오드 연결된 P형 채널 IGFET(104 및 106), P형 채널 IGFET(108), P형 채널 IGFET(26) 및 전류 미러(110)를 포함한다. 더욱 상세하게는, P형 채널 IGFET(104)의 소스는 동작 전원 전압 VDD를 수신하도록 연결되고, P형 채널 IGFET(104)의 게이트는 그 드레인에 연결되고, P형 채널 IGFET(104)의 본체는 그 소스에 연결된다. P형 채널 IGFET(104)의 드레인은 P형 채널 IGFET(106)의 소스에 연결되고, P형 채 널 IGFET(106)의 게이트는 그 드레인에 연결된다. P형 채널 IGFET(106)의 본체는 그 소스에 연결되고, P형 채널 IGFET(106)의 드레인은 전류 미러(110)에 연결된다. P형 채널 IGFET(108)의 소스는 그 본체에 연결되어, 동작 전원 전압 VDD를 수신한다. P형 채널 IGFET(108)의 게이트는 기준 전압 VREF를 수신하도록 연결되고, P형 채널 IGFET(108)의 드레인은 전류 미러(110)에 연결된다. P형 채널 IGFET(106)의 드레인은 P형 채널 IGFET(26)의 게이트에 연결된다.
전류 미러(110)는 한 쌍의 N형 채널 IGFET(112 및 114)를 포함한다. N형 IGFET(112)의 드레인은 P형 채널 IGFET(108)의 드레인에 연결되고, N형 채널 IGFET(112)의 소스는 N형 채널 IGFET(114)의 소스에 연결되어, 동작 전원 전압 VSS를 수신한다. N형 채널 IGFET(112 및 114)의 게이트는 서로 공통으로 연결되어, P형 채널 IGFET(108)와 N형 채널 IGFET(112)의 드레인에 연결된다. N형 채널 IGFET(114)의 드레인은 P형 채널 IGFET(106)의 드레인과 P형 채널 IGFET(26)의 게이트에 연결된다. N형 채널 IGFET(112)의 공통으로 연결된 게이트와 드레인은 전류 미러(110)의 입력 단자로서 지칭될 수 있고, N형 채널 IGFET(114)의 드레인은 전류 미러(110)의 미러 또는 출력 단자로서 지칭될 수 있다.
동작시, 기준 전압 VREF는 P형 채널 IGFET(108)의 드레인에 인가되어, 전류 ID108이 흐르도록 한다. 전류 미러(110)는 P형 채널 IGFET(104 및 106)가 포화 모드에서 동작하고, 전류 IM110이 IGFET(104, 106 및 114)를 통해 흐르도록, 전류 ID108을 미러링한다(mirror). 전류 IM110에 응답하여, P형 채널 IGFET(26)가 포화 모드에서 동작하도록, 전압 VGATE26은 P형 채널 IGFET(26)의 게이트에서 나타난다. 게이트 전압 VGATE26은 수학식 19에 의해 주어진다.
VGATE26 = VREF - VT
여기서, VREF는 P형 채널 IGFET(108)의 게이트에 인가된 기준 전압이고,
VT는 P형 채널 IGFET(104, 106 및 108)의 임계 전압이다.
따라서, P형 채널 IGFET(26)는 수학식 20에 의해 주어진 게이트-소스 전압 Vgs26을 갖는다.
Vgs26 = VREF - VT - VDD
여기서, VREF는 P형 채널 IGFET(108)에 인가된 기준 전압이고,
VT는 P형 채널 IGFET(104, 106, 108 및 26)의 임계 전압이고,
VDD는 동작 전원 전압이다.
수학식 20은 P형 채널 IGFET(104, 106, 108 및 26)의 게이트-소스 전압에 대한 키르히호프 법칙과 등식을 이용하여 얻어진다. P형 채널 IGFET(104, 106, 108 및 26)의 게이트-소스 전압은 각각 수학식 21, 수학식 22, 수학식 23 및 수학식 24 에 의해 주어진다.
Vgs104 = -(((IM110*2*L104)/(k'*W104))(1/2) + VT)
Vgs106 = -(((IM110*2*L106)/(k'*W106))(1/2) + VT)
Vgs108 = -(((ID108*2*L108)/(k'*W108))(1/2) + VT)
Vgs26 = -(((ID26*2*L26)/(k'*W26))(1/2) + VT)
여기서, Vgs104는 포화 모드에서 동작하는 IGFET(104)의 게이트-소스 전압이고,
Vgs106은 포화 모드에서 동작하는 IGFET(106)의 게이트-소스 전압이고,
Vgs108은 포화 모드에서 동작하는 IGFET(108)의 게이트-소스 전압이고,
Vgs26은 포화 모드에서 동작하는 IGFET(26)의 게이트-소스 전압이고,
ID108은 포화 모드에서 동작하는 IGFET(108)의 드레인 전류이고,
IM110은 IGFET(104, 106 및 114)의 드레인 전류, 즉, 미러링된 전류이고,
L104, L106, L108 및 L26은 각각 P형 채널 IGFET(104, 106, 108 및 26)의 길이이고,
W104, W106, W108 및 W26은 각각 P형 채널 IGFET(104, 106, 108 및 26)의 폭이고,
VT는 P형 채널 IGFET(104, 106, 108 및 26)의 임계 전압이고,
k'는 공정 상호컨덕턴스 파라미터이다.
키르히호프 전압 법칙으로부터 수학식 25를 얻을 수 있다.
Vgs26 = VREF - Vgs108 + Vgs104 + Vgs106 - VDD
수학식 21 내지 수학식 24를 수학식 25에 대입하고, 항을 재배열하면, 수학식 26을 얻는다.
Vgs26 = VREF -VT - VDD - VZ
여기서, VZ = ((ID108*2*L108)/(k'*W108))(1/2) - ((IM110*2*L104)/(k'*W104))(1/2) - ((IM110*2*L106)/(k'*W106))(1/2)
수학식 20은 전압 VZ를 "0"과 같게 설정함으로써 얻어진다. 일 실시예에 따르면, VZ는 다음과 같은 설정에 의해 "0"으로 설정된다.
IM110 = 4*ID108;
W104 = W106 = W108; 및
L104 = L106 = L108
다른 실시예에 따르면, VZ는 다음과 같은 설정에 의해 "0"으로 설정된다.
L104 = L106 = 4*L108
W104 = W106 = W108; 및
ID108 = IM110
도 1에 도시된 실시예와 같이, P형 채널 IGFET(26)는 수학식 8에 의해 주어진 드레인 전류 ID26을 발생시키고, 비교기(14)는 수학식 18에 의해 주어진 히스테리시스 전압, Vhyst를 갖는다.
도 3은 본 발명의 다른 실시예에 따른 비교기(204)에 연결된 기준 발생기(202)를 포함한 전자 회로(200)의 개략도이다. 기준 발생기(202)는 2개의 다이오드 연결된 N형 채널 IGFET(206 및 208), N형 채널 IGFET(210), N형 채널 IGFET(216) 및 2개의 전류원(212 및 214)을 포함한다. 더욱 상세하게는, N형 채널 IGFET(206)의 소스는 기준 전압 VREF를 수신하도록 연결되고, N형 채널 IGFET(206)의 게이트는 그 드레인에 연결된다. N형 채널 IGFET(206)의 본체는 그 소스에 연결된다. N형 채널 IGFET(206)의 드레인은 N형 채널 IGFET(208)의 소스에 연결된 다. N형 채널 IGFET(208)의 본체는 그 소스에 연결되고, N형 채널 IGFET(208)의 게이트는 그 드레인에 연결된다. N형 채널 IGFET(210)의 게이트는 N형 채널 IGFET(208)의 게이트와 드레인에 연결되고, N형 채널 IGFET(210)의 소스는 전류원(212)을 통해 동작 전원 전압 VSS를 수신하도록 연결되고, N형 채널 IGFET(210)의 드레인은 동작 전원 전압 VDD를 수신하도록 연결된다. N형 채널 IGFET(210)의 본체는 그 소스에 연결된다. 또한, N형 채널 IGFET(210)의 게이트와 N형 채널 IGFET(208)의 드레인은 전류원(214)을 통해 동작 전원 전압 VDD를 수신하도록 연결된다.
N형 채널 IGFET(216)는 N형 채널 IGFET(210)의 소스와 전류원(212)에 연결된 게이트, 동작 전원 전압 VDD를 수신하도록 연결된 소스 및 그 소스에 연결된 본체를 갖는다.
비교기(204)는 한 쌍의 차동 구성형 N형 채널 IGFET(218 및 220)와 한 쌍의 전류 미러(222 및 224)를 포함한다. N형 채널 IGFET(218 및 220)의 소스는 서로 공통으로 연결되어, IGFET(216)의 드레인에 연결된다. IGFET(218 및 220)의 게이트는 각각 입력 신호 VI1 및 VI2를 수신하도록 연결된다. IGFET(218 및 220)의 본체는 동작 전원 전압 VSS를 수신하도록 연결된다. 전류 미러(222)는 공통으로 연결된 게이트와 공통으로 연결된 소스를 갖는 한 쌍의 P형 채널 IGFET(226 및 228)를 포함하고, 공통으로 연결된 소스는 동작 전원 전압 VDD를 수신하도록 연결된다. P형 채널 IGFET(226 및 228)의 공통으로 연결된 게이트는 N형 채널 IGFET(218)와 P형 채널 IGFET(226)의 드레인에 연결된다. 따라서, N형 채널 IGFET(218)의 드레인은 P형 채널 IGFET(226)의 드레인에 연결된다. IGFET(218 및 226)의 공통으로 연결된 드레인은 출력 신호 VO1을 출력하기 위한 비교기(204)의 출력(230)으로서 기능을 한다. P형 채널 트랜지스터(228)의 드레인은 N형 채널 IGFET(220)와 P형 채널 IGFET(234)의 드레인에 연결된다.
전류 미러(224)는 공통으로 연결된 게이트와 공통으로 연결된 소스를 갖는 한 쌍의 P형 채널 IGFET(232 및 234)를 포함하고, 그 소스는 동작 전원 전압 VDD를 수신하도록 연결된다. N형 채널 IGFET(232 및 234)의 공통으로 연결된 게이트는 N형 채널 IGFET(220)와 P형 채널 IGFET(234)의 드레인에 연결된다. N형 채널 IGFET(220)의 드레인은 P형 채널 IGFET(234)의 드레인에 연결되고, 출력 신호 VO2를 출력하기 위한 비교기(204)의 출력(240)으로서 기능을 한다. 또한 N형 채널 IGFET(220)와 P형 채널 IGFET(234)의 드레인은 P형 채널 트랜지스터(228)의 드레인에 연결된다.
전자 회로(200)의 동작은, N형 채널 IGFET로 바뀐 전자 회로(10)의 P형 채널 IGFET와 P형 채널 IGFET로 바뀐 N형 채널 IGFET에 대해 설명하기 위해, 수학식이 수정된 것을 제외하고는, 전자 회로(10 및 100)의 동작과 유사하다.
이상, IGFET의 임계 전압에 의존하는 전압을 발생시키고, 공정 상호컨덕턴스 파라미터에 비례하는 드레인 전류를 발생시키기 위한, 회로 및 방법을 제공하였음을 알 수 있다. 임계 전압에 대한 의존성 때문에, 본 발명의 회로를 다른 회로와 조합하여 이용함으로써, 온도에 관계없는 전기 신호를 발생시킬 수 있다. 비교기에 관련하여 공정 상호컨덕턴스 파라미터에 비례하는 전류의 발생 및 이용을 도시하였지만, 본 발명은 이에 한정되지 않는다. 또한, 다른 회로와 관련된 온도 현상을 부정하거나 무효화할 수 있다.
이상, 소정의 바람직한 실시예와 방법을 개시하였지만, 상기 개시 내용으로부터, 당해 기술분야의 당업자는 본 발명의 사상과 범위로부터 일탈함이 없이 이와 같은 실시예와 방법에 대한 변형과 수정이 이루어질 수 있다는 것을 알 수 있다. 본 발명은 첨부된 청구항과 적용 가능한 법칙의 규칙과 원리에 의해 필요한 범위까지만 한정되는 것으로 의도된다.

Claims (5)

  1. 전기 신호의 온도 성분을 무효화(negate)하기 위한 방법으로서,
    제1 공정 상호컨덕턴스 파라미터에 비례하는 전류를 발생시키는 단계; 및
    제1 전압을 발생시키기 위해 상기 전류의 일부를 이용하는 단계를 포함하고,
    상기 제1 전압은 제2 공정 상호컨덕턴스 파라미터를 갖는 성분을 포함하고,
    상기 제2 공정 상호컨덕턴스 파라미터에 대한 상기 제1 공정 상호컨덕턴스 파라미터의 비는 일정하고 온도에 관계없는, 전기 신호의 온도 성분 무효화 방법.
  2. 제 1 항에 있어서,
    상기 전류를 발생시키는 단계는, 제1 IGFET(insulated gate field effect transistor)(26, 216)의 임계 전압과 같은 성분을 갖는 제2 전압을, 상기 제1 IGFET(26, 216)의 게이트에 인가하는 단계를 포함하고,
    기준 전압과 제2 IGFET(28, 30, 218, 220)의 임계 전압의 합 또는 상기 기준 전압과 상기 제2 IGFET의 임계 전압 간의 차 중 하나인 항을 포함하는 상기 제2 전압을 발생시키는 단계 및 제3 전압을 발생시키기 위해 상기 전류의 다른 일부를 이용하는 단계를 더 포함하고,
    상기 제3 전압은 제3 공정 상호컨덕턴스 파라미터를 갖고,
    상기 제3 공정 상호컨덕턴스 파라미터에 대한 상기 제1 공정 상호컨덕턴스 파라미터의 비는 일정하고 온도에 관계없는, 전기 신호의 온도 성분 무효화 방법.
  3. 회로와 관련된 히스테리시스의 온도 의존성을 무효화하기 위한 방법으로서,
    제1 상호컨덕턴스 파라미터를 갖는 제1 전류를 발생시키는 단계;
    상기 제1 전류를, 히스테리시스 및 제2 상호컨덕턴스 파라미터를 갖는 회로에 공급하는 단계; 및
    상기 히스테리시스의 상기 온도 의존성을 무효화하기 위해 상기 제2 상호컨덕턴스 파라미터에 대한 상기 제1 상호컨덕턴스 파라미터의 비를 취하는 단계를 포함하고,
    상기 회로의 상기 히스테리시스는 온도에 관계없는, 회로와 관련된 히스테리시스의 온도 의존성 무효화 방법.
  4. 회로(10, 100, 200)로서,
    제1 공정 상호컨덕턴스 파라미터에 비례하는 전류를 전달하기 위한 전도체; 및
    상기 전도체에 연결된 회로부(14, 204)를 포함하고,
    상기 회로부(14, 204)는 출력 신호의 온도 계수를 무효화시키도록 상기 전도체와 협력하는, 회로.
  5. 제 4 항에 있어서,
    상기 회로부는 비교기를 포함하고, 상기 비교기는,
    제어 전극, 제1 및 제2 전류 전달 전극들, 및 본체 영역을 갖는 제1 반도체 장치(28)로서, 상기 제1 반도체 장치(28)의 상기 제1 전류 전달 전극은 상기 전도체에 연결되어 제1 공정 상호컨덕턴스 파라미터에 비례하는 전류를 전달하는, 상기 제1 반도체 장치(28);
    제어 전극, 제1 및 제2 전류 전달 전극들, 및 본체 영역을 갖는 제2 반도체 장치(30)로서, 상기 제2 반도체 장치(30)의 상기 제1 전류 전달 전극은 상기 전도체에 연결되어 상기 제1 공정 상호컨덕턴스 파라미터에 비례하는 전류를 전달하는, 상기 제2 반도체 장치(30);
    상기 제1 반도체 장치(28)의 상기 제2 전류 전달 전극에 연결된 입력 단자, 및 상기 제2 반도체 장치(30)의 상기 제2 전류 전달 전극에 연결된 미러 단자를 갖는 제1 전류 미러(32); 및
    상기 제2 반도체 장치(30)의 상기 제2 전류 전달 전극에 연결된 입력 단자, 및 상기 제1 반도체 장치(28)의 상기 제2 전류 전달 전극에 연결된 미러 단자를 갖는 제2 전류 미러(34)를 포함하는, 회로.
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