JP2022174431A - 定電流回路 - Google Patents

Abstract

【課題】安定した電流を出力できる定電流回路を提供する。【解決手段】定電流回路１０には、トランジスタＭ１、Ｍ２が用いられた第１カレントミラー部２０、及び対となるトランジスタＭ３、Ｍ４（及びトランジスタＭ５、Ｍ６）が用いられた第２カレントミラー部２２が設けされていると共に、オペアンプ３０が配置されている。オペアンプ３０には、電流Ｉ１、電流Ｉ２に応じた電圧Ｖ１、Ｖ２が入力され、オペアンプ３０は、電圧Ｖ１、Ｖ２の差に応じた出力電圧ＶoutをトランジスタＭ１、Ｍ２のゲートＧに出力すると共に、トランジスタＭ８のゲートＧに出力する。このため、定電流回路１０では、電流Ｉ１、電流Ｉ２が安定されて、トランジスタＭ８から安定した電流Ｉを出力できる。【選択図】図１

Description

本発明は、定電流回路に関する。

特許文献１には、定電流回路及び出力段により構成された定電圧回路が開示されている。このうち、定電流回路は、第一のｐチャネルＭＯＳトランジスタＰ１及び第二のｐチャネルＭＯＳトランジスタＰ２により構成されたｐチャネルＭＯＳＴｒ型カレントミラー回路と、第一のｎチャネルＭＯＳトランジスタＮ１及び第二のｎチャネルＭＯＳトランジスタにより構成されたｎチャネルＭＯＳＴｒ型カレントミラー回路とを含んでいる。

また、定電流回路では、ＭＯＳトランジスタＰ１のゲートがＭＯＳトランジスタＰ２のゲートと共にＭＯＳトランジスタＰ２のドレインに接続され、ＭＯＳトランジスタＰ１のドレインとＭＯＳトランジスタＮ１のドレインとが接続され、ＭＯＳトランジスタＰ２のドレインとＭＯＳトランジスタＮ２のドレインとが接続されている。

出力段は、ＭＯＳトランジスタＰ３のゲートがＭＯＳトランジスタＰ２のドレインとＭＯＳトランジスタＮ２のドレインとの間に接続されており、出力部では、ＭＯＳトランジスタＰ２のドレインとＭＯＳトランジスタＮ２のドレインとの間の電流に応じた出力が得られる。

特開２００１－１４２５５０号公報

ところで、複数のトランジスタの間には、温度特性や電流特性などの電気的特性にバラツキが生じていることがある。定電流回路では、複数のトランジスタの間の電気的特性にバラツキがあると、出力する電流が温度（環境温度）や電源電圧などに依存してしまうことがある。

本発明は、上記事実を鑑みて成されたものであり、トランジスタにおける電気的特性の依存が抑制されて安定した電流を出力できる定電流回路を提供することを目的とする。

上記目的を達成するために、本発明の第１の態様の定電流回路は、対とされた各々が電源に接続された第１トランジスタ及び第２トランジスタの各々の制御電極が、互いに接続されると共に前記第１トランジスタの電源側から接地側に流れる電流に応じて前記第２トランジスタの電源側から接地側に電流が流れるように接続された電流供給側回路部と、対とされた第３トランジスタ及び第４トランジスタが配置され、前記第３トランジスタが前記第１トランジスタと接地側との間に接続され、前記第４トランジスタが前記第２トランジスタと接地側との間に接続されると共に、互いの制御電極が前記第４トランジスタの前記第２トランジスタ側に接続されて、前記第４トランジスタの電流に応じた電流が前記第３トランジスタに流れるようにされた電流引抜側回路部と、前記第１トランジスタ及び前記第２トランジスタの電流に応じた電流を出力するための第５トランジスタが配置された出力部と、前記第１トランジスタの前記第３トランジスタ側の第１電位と前記第２トランジスタの前記第４トランジスタ側の第２電位とに応じ、前記第１電位と前記第２電位とが同様となるように前記第１トランジスタ及び前記第３トランジスタの各々の制御電極の電位を調整して、前記第５トランジスタの制御電極の電位を調整する調整手段と、を含む。

第２の態様の定電流回路は、第１の態様において、前記第１トランジスタ及び前記第２トランジスタはＰチャネル型ＭＯＳトランジスタとされ、前記第３トランジスタ及び前記第４トランジスタはＮチャネル型ＭＯＳトランジスタとされている。

第３の態様の定電流回路は、第１又は第２の態様において、前記調整手段は、入力側が前記第１トランジスタの前記第３トランジスタ側と、前記第２トランジスタの前記第４トランジスタ側とに接続され、出力側が前記第１トランジスタ、前記第３トランジスタ及び前記第５トランジスタの各々の制御電極に接続されたオペアンプを備えている。

第４の態様の定電流回路は、第１から第３の何れか１の態様において、前記電流引抜側回路部は、複数がカスケード接続されている。

本発明の第１の態様の定電流回路では、電流供給側回路部において、対で配置された第１トランジスタ及び第２トランジスタの各々が電源にされている。また、第１トランジスタ及び第２トランジスタは、制御電極が互いに接続されていると共に、第１トランジスタの電源側から接地側に流れる電流に応じて第２トランジスタの電源側から接地側に電流が流れるように接続されている。

電流引抜側回路部では、対で配置された第３トランジスタ及び第４トランジスタの各々が接地側に接続されると共に、第３トランジスタが第１トランジスタに接続され、第４トランジスタが第２トランジスタに接続されている。また、電流引抜側回路部では、第４トランジスタの電流に応じた電流が第３トランジスタに流れるように互いの制御電極が第４トランジスタの第２トランジスタ側に接続されている。

調整手段は、第１トランジスタ及び第２トランジスタの制御電極の電位と、出力部の第５トランジスタの制御電極の電位とが同様になるように接続している。これにより、第１トランジスタの制御電極と第２トランジスタの制御電極の電位とが同様にされると共に、第３トランジスタの制御電極と第４トランジスタの制御電極の電位とが同様にされるので、第１トランジスタと第３トランジスタとの間に流れる電流を、第２トランジスタと第４トランジスタとの間に流れる電流と同様になり得るようにできて、第１電位と第２電位とが同様になり得るようにできる。

ここで、第１トランジスタと第３トランジスタとの間の電流、及び第２トランジスタと第４トランジスタとの間の電流の少なくとも一方が変化し、第１電位と第２電位とが相違すると、調整手段が、第１電位と第２電位との電位差に応じ、第１電位と第２電位とが同様になるように第１トランジスタ及び第２トランジスタの各々の制御電極の電位を調整する。また、調整手段は、第５トランジスタの制御電極の電位を第１トランジスタ及び第２トランジスタの制御電極の電位と同様にする。

このため、第１トランジスタから第４トランジスタの間の電気的特性のバラツキに起因して、第１トランジスタと第３トランジスタとの間の電流、及び第２トランジスタと第４トランジスタとの間の電流のバランスが崩れるのを抑制できる。これにより、第５トランジスタから出力される電流が第１トランジスタから第４トランジスタの間の電気的特性に依存するのを抑制できて、安定した電流を出力できる。

第２の態様の定電流回路では、第１トランジスタ及び第２トランジスタにＰチャネル型ＭＯＳトランジスタが用いられ、第３トランジスタ及び第４トランジスタにＮチャネル型ＭＯＳトランジスタが用いられている。ＭＯＳトランジスタでは、制御端子であるゲートの電圧（ゲート－ソース間の電位差）に応じた電流が得られるので、第１電位と第２電位とを容易に同様の電位にできるので、効果的に安定した電流を出力できる。

第３の態様の定電流回路では、調整手段にオペアンプを用いており、オペアンプは、入力側が第１トランジスタの第３トランジスタ側と、第２トランジスタの第４トランジスタ側とに接続され、出力側が第１トランジスタ、第３トランジスタ及び第５トランジスタの各々の制御電極に接続されている。これにより、第１電位と第２電位とを容易に同様の電位にできるので、トランジスタの電気的特性に起因して第１電位と第２電位とのバランスが崩れるのを効果的に抑制できて安定した電流を出力できる。

第４の態様の定電流回路では、複数の電流引抜側回路部がカスケード接続されている。これにより、第１トランジスタ側に流れる電流に応じた電流を第２トランジスタ側に精度よく流れるようにできて、効果的に安定した電流を出力できる。

本実施形態に係る定電流装回路の概略構成を示す電気回路図である。 集積回路に形成されるトランジスタの一例を示す概略図である。 温度に対する出力電圧の変化の概略を示す線図である。 定電流回路の比較例の概略構成を示す電気回路図である。

以下、図面を参照して本発明の実施形態について詳細に説明する。
図１には、本実施形態に係る定電流回路１０の主要部が電気回路図にて示されている。
図１に示すように、本実施形態に係る定電流回路１０は、集積回路（ＩＣ：Integrated Circuit）１２に形成されており、集積回路１２はＭＯＳ（Metal Oxide Semiconductor）型（接合型でもよい）とされている。集積回路１２には、負荷回路１４が形成されている。集積回路１２では、定電流回路１０から出力される電流Ｉ（定電流Ｉref）が負荷回路１４に供給される。定電流回路１０は、一定の電流Ｉを出力する定電流装置として機能し、定電流回路１０は、集積回路１２において電流生成回路（定電流生成回路）として機能する。

本実施形態では、ＭＯＳ型の集積回路１２を適用することで、トランジスタとしてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。図２には、集積回路１２に形成されるＭＯＳトランジスタとしてのトランジスタＭの概略構成が斜視図にて示されている。なお、図２には、トランジスタＭとしてＰチャネル型ＭＯＳトランジスタが示されている。

トランジスタＭは、ｎ型半導体からなるボディ領域３２を有しており、ボディ領域３２の表層部には、各々ｐ型半導体からなるソース３４（ソースＳ）及びドレイン３６（ドレインＤ）が配置されている。また、トランジスタＭには、ボディ領域３２の表面上においてソース３４とドレイン３６との間にＳｉＯ_２等の絶縁体からなるゲート酸化膜３８、ゲート酸化膜３８上に積層されたポリシリコンからなるゲート電極４０（ゲートＧ）が形成されている。

ボディ領域３２は、シリコン基板に形成されたｎ型のウェル領域によって構成されてもよい。また、ソース３４及びドレイン３６を構成するｐ型半導体は、例えば、公知のイオン注入法によりボディ領域３２にボロン等のｐ型の不純物を注入することにより形成できる。ゲート酸化膜３８は、公知の熱酸化法により形成できる。また、ゲート電極４０は、ゲート酸化膜３８上にＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜を形成した後、公知のフォトリソグラフィ技術を用いてポリシリコン膜をパターニングすることにより形成できる。

本実施形態において、対となるトランジスタＭは、構造が同様とされている。対となる２つのトランジスタＭの構造が同様であるとは、ゲート酸化膜３８の膜厚ｄ、ゲート長（チャネル長）Ｌ、ゲート電極４０に重なるソースＳ及びドレインＤの幅に対応するゲート幅（チャネル幅）Ｗが、各々精度バラツキが許容される範囲内において同様であることを意味する。２つのトランジスタＭを同様の構造とすることで、温度特性等の電気的特性を同様（許容範囲内のバラツキ）にできる。

対となる２つのトランジスタＭは、同一の半導体ウエハ（図示省略）上に設けられていることが好ましく、これにより、対となる２つのトランジスタＭの間における電気的特性の一致性を高めることができて、電気的特性にバラツキが生じるのを抑制できる。

一方、集積回路１２には、動作用の電源として電圧Ｖccの電力が供給される。図１に示すように、集積回路１２内において定電流回路１０は、ノード１６Ａが電源（電圧Ｖcc）側に接続され、ノード１６Ｂが接地（ＧＮＤ）側に接続されており、定電流回路１０は、ノード１６Ａとノード１６Ｂとの間に電圧Ｖccが印加されることで電圧Ｖccの電力で動作する。また、定電流回路１０は、動作することで出力用のノード１８から所要の電流Ｉを出力する（ノード１８とノード１６Ｂとの間に電流Ｉが流れる）。なお、定電流回路１０には、集積回路１２内に形成されている図示しない電源回路から電圧Ｖccの電力が供給されてもよい。

定電流回路１０は、電流供給側回路部としての第１カレントミラー部２０、電流引抜側回路部としての複数段の第２カレントミラー部２２、制限抵抗部２４、及び出力部２６を備えている。また、定電流回路１０は、ノード１８から出力する電流Ｉを調整するための調整手段としての調整部２８を備えている。

第１カレントミラー部２０には、第１トランジスタとしてのトランジスタＭ１、及び第２トランジスタとしてのトランジスタＭ２が対で配置されており、トランジスタＭ１、Ｍ２は、Ｐチャネル型ＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳトランジスタ）とされている。

トランジスタＭ１、Ｍ２は、各々のソースＳがノード１６Ａ（電源ライン）に接続されていると共に、各々の制御電極としてのゲートＧが互いに接続されている。これにより、第１カレントミラー部２０では、トランジスタＭ１、Ｍ２のゲートＧに同様のゲート電圧が印加され、トランジスタＭ１、Ｍの各々にゲート電圧に応じた電流Ｉ１、Ｉ２が流れる。

定電流回路１０において、第２カレントミラー部２２は、第２カレントミラー部２２Ａ及び第２カレントミラー部２２Ｂによる２段とされている。第２カレントミラー部２２は、第１カレントミラー部２０の接地側に配置されており、第２カレントミラー部２２では、第２カレントミラー部２２Ａが第１カレントミラー部２０側に配置され、第２カレントミラー部２２Ｂが接地側に配置されている。

第２カレントミラー部２２Ａには、第３トランジスタとしてのトランジスタＭ３、及び第４トランジスタとしてのトランジスタＭ４が対で配置されている。また、第２カレントミラー部２２Ｂには、第３トランジスタとしてのトランジスタＭ５、及び第４トランジスタとしてのトランジスタＭ６が対で配置されている。トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６は、Ｎチャネル型ＭＯＳＦＥＴ（Ｍチャネル型ＭＯＳトランジスタ）とされている。

第２カレントミラー部２２Ａでは、トランジスタＭ３のドレインＤがトランジスタＭ１のドレインＤに接続され、トランジスタＭ４のドレインＤがトランジスタＭ２のドレインＤに接続されている。また、第２カレントミラー部２２Ａでは、トランジスタＭ３、Ｍ４の各々のゲートＧがトランジスタＭ４のドレインＤに接続されている。

第２カレントミラー部２２Ｂでは、トランジスタＭ５のドレインＤがトランジスタＭ３のソースＳに接続され、トランジスタＭ６のドレインＤがトランジスタＭ４のソースＳに接続されている。また、第２カレントミラー部２２Ｂでは、トランジスタＭ５、Ｍ６の各々の制御電極であるゲートＧがトランジスタＭ６のドレインＤに接続されている。

また、制限抵抗部２４には、トランジスタＭ７が配置されており、トランジスタＭ７は、Ｎチャネル型ＭＯＳＦＥＴとされている。トランジスタＭ７は、ドレインＤがトランジスタＭ６のソースＳに接続され、ソースＳがノード１６Ｂに接続されている（接地されている）。また、トランジスタＭ７は、ゲートＧがノード１６Ａに接続されており、トランジスタＭ７のゲートＧには、電圧Ｖccが印加される。

第２カレントミラー部２２Ｂでは、トランジスタＭ５のソースＳが制限抵抗部２４を介してノード１６Ｂ（ＧＮＤライン）に接続され、トランジスタＭ６のソースＳがノード１６Ｂに接続されている。これにより、トランジスタＭ７は、第１カレントミラー部２０及び第２カレントミラー部２２（２２Ａ、２２Ｂ）に対して電流Ｉ１（及び電流Ｉ２）を制限するための所要の抵抗値の電流制限抵抗体として機能する。

集積回路１２では、ポリシリコン等を用いたシート抵抗体を配置することで抵抗体を形成できるが、このような抵抗体は、トランジスタに比して広い設置面積が必要となる。定電流回路１０では、トランジスタＭ７が抵抗体として機能するように形成されている。これにより、定電流回路１０では、集積回路１２における設置面積の抑制（省スペース化）が図られている。

また、第２カレントミラー部２２Ａでは、トランジスタＭ３、Ｍ４のゲートＧに、トランジスタＭ２のドレインＤとトランジスタＭ４のドレインＤの間の電圧（トランジスタＭ２のドレインＤの電圧）が印加される。また、第２カレントミラー部２２Ｂでは、トランジスタＭ５、Ｍ６のゲートＧに、トランジスタＭ４のソースＳとトランジスタＭ６のドレインＤの間の電圧（トランジスタＭ６のドレインＤの電圧）が印加される。

出力部２６には、第５トランジスタとしてのトランジスタＭ８が配置されており、トランジスタＭ８は、ＰチャネルのＭＯＳＦＥＴとされている。トランジスタＭ８は、ソースＳがノード１６Ａに接続され、ドレインＤがノード１８に接続されていると共に、ゲートＧがトランジスタＭ１、Ｍ２のゲートＧに接続されている。これにより、定電流回路１０では、トランジスタＭ８のゲートＧにトランジスタＭ１、Ｍ２のゲートＧと同様の電圧（ゲート電圧）が印加され、トランジスタＭ８のゲートＧに印加されるゲート電圧に応じた電流Ｉがノード１８から出力される。

一方、定電流回路１０には、調整部２８が配置されており、調整部２８は、第１カレントミラー部２０及び出力部２６に接続されている。調整部２８には、調整手段としてのオペアンプ（operational amplifier）３０が配置されている。オペアンプ３０は、入力側の一方（＋側）にトランジスタＭ１のドレインＤが接続され、入力側の他方（－側）にトランジスタＭ２のドレインＤが接続されている。これにより、オペアンプ３０には、第１電位としてのトランジスタＭ１のドレインＤの電圧Ｖ１と、第２電位としてのトランジスタＭ２のドレインＤの電圧Ｖ２とが入力される。

オペアンプ３０の出力側は、トランジスタＭ１、Ｍ２の各々のゲートＧに接続されると共に、トランジスタＭ８のゲートＧに接続されている。これにより、オペアンプ３０は、出力電圧Ｖoutを、トランジスタＭ１、トランジスタＭ２及びトランジスタＭ８の各々のゲートＧにゲート電圧として出力する。

ここで、オペアンプ３０は、例えば電圧Ｖ１を基準にし、電圧Ｖ１、Ｖ２の電圧差（電位差）に応じた所定の範囲の電圧Ｖoutを出力する。オペアンプ３０には、電圧Ｖoutが電圧Ｖ１及び電圧Ｖ１と電圧Ｖ２との差に応じて変化する一般的構成を適用できる。オペアンプ３０では、電圧Ｖ１と電圧Ｖ２とが同様の場合、電圧Ｖ１と同様の出力電圧Ｖoutを出力する。また、オペアンプ３０は、電圧Ｖ１に対して電圧Ｖ２が低い場合、電圧Ｖ１と電圧Ｖ２との電圧差に応じて電圧Ｖoutを低くし、電圧Ｖ１に対して電圧Ｖ２が高い場合、電圧Ｖ１と電圧Ｖ２との電圧差に応じて電圧Ｖoutを高くする。

このため、第１カレントミラー部２０では、オペアンプ３０により電圧Ｖ１と電圧Ｖ２とが同様の電圧となる（電圧差がなくなる）ようにトランジスタＭ１、Ｍ２のゲートＧの電圧が調整される。これにより、第１カレントミラー部２０では、対となっているトランジスタＭ１、Ｍ２の各々のゲートＧとソースＳの間の電圧（Ｖｇｓ）が同様となるように調整される。

また、オペアンプ３０には、出力側にトランジスタＭ８のゲートＧが接続されている。このため、トランジスタＭ８のゲートＧには、トランジスタＭ１、Ｍ２のゲートＧと同様の電圧（電圧Ｖout）が印加される。これにより、トランジスタＭ８のゲートＧとソースＳの間の電圧（Ｖｇｓ）がトランジスタＭ１、Ｍ２の各々におけるゲートＧとソースＳの間の電圧と同様となるように調整され、定電流回路１０では、電流Ｉ１、Ｉ２に応じた電流Ｉ（ソースＳとドレインＤの間に流れる電流）をトランジスタＭ８が出力する。

次に、本実施形態に係る定電流回路１０の作用を説明する。
定電流回路１０では、第１カレントミラー部２０と第２カレントミラー部２２とが設けられており、第１カレントミラー部２０と第２カレントミラー部２２との間では、トランジスタＭ１側に電流Ｉ１が流れ、トランジスタＭ２側に電流Ｉ２が流れる。

第２カレントミラー部２２では、第２カレントミラー部２２Ａと第２カレントミラー部２２Ｂとがカスケード接続されている。第２カレントミラー部２２Ａでは、トランジスタＭ４のドレインＤにトランジスタＭ３、Ｍ４の各々のゲートＧが接続されている。このため、第２カレントミラー部２２Ａでは、トランジスタＭ４側の電流Ｉ２とトランジスタＭ３側の電流Ｉ１とが同様になるようにトランジスタＭ３、Ｍ４が動作される。

また、第２カレントミラー部２２Ｂでは、トランジスタＭ６のドレインＤにトランジスタＭ５、Ｍ６の各々のゲートＧが接続されている。このため、第２カレントミラー部２２Ｂにおいても、第２カレントミラー部２２Ａと同様に、トランジスタＭ６側の電流Ｉ２とトランジスタＭ５側の電流Ｉ１とが同様になるようにトランジスタＭ５、Ｍ６が動作される。したがって、第２カレントミラー部２２では、電流Ｉ１と電流Ｉ２とが同様となるように動作し、第２カレントミラー部２２では、第２カレントミラー部２２Ａと第２カレントミラー部２２Ｂとがカスケード接続されることで、効果的に電流Ｉ１と電流Ｉ２とが同様になるように動作できる。

さらに、第１カレントミラー部２０では、同様の構造とされて対で配置されたトランジスタＭ１、Ｍ２において、トランジスタＭ１のゲートＧとトランジスタＭ２のゲートＧとが接続されており、トランジスタＭ１、Ｍ２が同様のゲート電圧で動作される。このため、第１カレントミラー部２０では、電流Ｉ１と電流Ｉ２とが同様となるようにトランジスタＭ１、Ｍ２が動作される。これにより、定電流回路１０では、電流Ｉ１と電流Ｉ２とが同様になるようにトランジスタＭ１～Ｍ６が動作される。

一方、出力部２６のトランジスタＭ８は、ゲートＧが、トランジスタＭ１、Ｍ２のゲートＧに接続されている。このため、トランジスタＭ８は、トランジスタＭ１の電流Ｉ１（及び電流Ｉ２）に応じた電流Ｉが出力されるように動作する。これにより、定電流回路１０では、電流Ｉ１（電流Ｉ２）が安定することで、トランジスタＭ８から安定した電流Ｉ（定電流Ｉref）を負荷回路１４に供給できる。

ところで、対で配置された２つのトランジスタＭの間（トランジスタＭ１、Ｍ２の間、トランジスタＭ３、Ｍ４の間、及びトランジスタＭ５、Ｍ６の間）において、同様の構造とされることで、温度特性等の電気的特性にバラツキが生じるのが抑制される。これにより、定電流回路１０では、安定した電流Ｉの出力が可能になる。本実施形態において、安定した電流Ｉとは、例えば、温度変化に依存いて変化するのが抑制された精度の高い電流であることを含む。

しかし、対とされた２つのトランジスタＭの間においても、許容範囲内において温度特性などにわずかながらバラツキ（例えば、数μＡ程度のバラツキ）がある。定電流回路１０では、トランジスタＭ１、Ｍ２の間で温度特性にバラツキがあると、電流Ｉ１、Ｉ２の同一性（電流Ｉ１、Ｉ２のバランス）が損なわれ、出力する電流Ｉが温度（環境温度）の影響を受けて安定しないことがある。

第１カレントミラー部２０では、電流Ｉ１に応じた電圧Ｖ１が生じ、電流Ｉ２に応じた電圧Ｖ２が生じる。このため、第１カレントミラー部２０では、電圧Ｖ１と電圧Ｖ２とが同様となるようにゲート電圧を調整することで、電流Ｉ１と電流Ｉ２とを同様とすることが可能になる。

ここで、定電流回路１０では、調整部２８が設けられており、調整部２８では、オペアンプ３０に電圧Ｖ１及び電圧Ｖ２が入力されることで、入力される電圧Ｖ１、Ｖ２の電圧差に応じた出力電圧Ｖoutをオペアンプ３０が出力する。また、オペアンプ３０は、出力電圧ＶoutをトランジスタＭ１、Ｍ２、Ｍ８のゲートＧに印加する。

この際、オペアンプ３０は、電圧Ｖ１に対して電圧Ｖ２が低い場合に、電圧Ｖoutを下げ、電圧Ｖ１に対して電圧Ｖ２が高い場合に、電圧Ｖoutを上げる。これにより、定電流回路１０では、第１カレントミラー部２０において電圧Ｖ１と電圧Ｖ２とが同様となるように調整され、電圧Ｖ１と電圧Ｖ２とが同様とされることで、トランジスタＭ８の出力する電流Ｉが不安定となるのを抑制できる。

図３には、定電流回路１０及び比較例における温度Ｔに対する電流Ｉ１の変化（シミュレーション結果）の一例が線図にて示され、図４には、図３において比較例としている一般的な定電流回路としての定電流回路１００の概略構成が電気回路図にて示されている。

図４に示すように、比較例としている定電流回路１００には、トランジスタＭ１、Ｍ２の各々に対応するトランジスタ１０２、１０４が対で配置され、トランジスタＭ３、Ｍ４の各々に対応するトランジスタ１０６、１０８が対で配置されている。また、定電流回路１００には、トランジスタＭ７に対応する所与の抵抗値の抵抗１１０、及びトランジスタＭ８に対応するトランジスタ１１２が用いられている。

なお、定電流回路１００では、トランジスタ１０２、１０４、１１２がＰチャネル型ＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）とされ、トランジスタ１０６、１０８がＮチャネル型ＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）とされている。

定電流回路１００では、トランジスタ１０２、１０４のソースＳが電圧Ｖccのノード１６Ａに接続され、トランジスタ１０２、１０４のゲートＧがトランジスタ１０２のドレインＤに接続されている。また、トランジスタ１１２は、ゲートＧがトランジスタ１０２のドレインＤに接続されている。

トランジスタ１０６は、ドレインＤがトランジスタ１０２のドレインＤに接続され、ソースＳが抵抗１１０を介して接地されている。また、トランジスタ１０８は、ドレインＤがトランジスタ１０４のドレインＤに接続され、ソースＳが接地されている。さらに、トランジスタ１０６、１０８は、各々のゲートＧがトランジスタ１０８のドレインＤに接続されている。

定電流回路１００では、トランジスタ１０２のドレインＤの電流（ソース-ドレイン間の電流）Ｉｒが、本実施形態に係る定電流回路１０における電流Ｉ１に対応している。図３には、定電流回路１０における電流Ｉ１と、定電流回路１００における電流Ｉｒとの温度に対する変化が示されている。

ここで、定電流回路１００では、電流Ｉｒに応じた電圧が、トランジスタ１０２、１０４の各々のゲートＧに印加されるようになっており、トランジスタ１０２側の電流Ｉｒとトランジスタ１０４側の電流とのバランスがトランジスタ１０２、１０４のゲートＧに印加する電圧に反映されていない。

このため、図３に示すように、定電流回路１００では、温度Ｔ＝－４０.０°Ｃにおいて電流Ｉｒ＝１０．７１２４μＡであり、温度Ｔ＝１２５．０°Ｃにおいて電流Ｉｒ＝７.５１７９５６μＡとなっていた。このため、定電流回路１００における単位温度当たりの電流変化ΔＩは、ΔＩ＝１９．３６０ｎＡ／°Ｃとなっている。

一方、定電流回路１０では、電圧Ｖ１及び電圧Ｖ２のバランスを反映した電圧（出力電圧Ｖout）がトランジスタＭ１、Ｍ２の各々のゲートＧに印加される。このため、定電流回路１０では、温度Ｔ＝－４０.０°Ｃにおいて電流Ｉ１＝８．８８５９μＡであり、温度Ｔ＝１２５．０°Ｃにおいて電流Ｉ１＝８.０９７５μＡとなっていた。これにより、定電流回路１０における単位温度当たりの電流変化ΔＩは、ΔＩ＝４．７７８５３２ｎＡ／°Ｃとなっている。

したがって、定電流回路１０は、定電流回路１００に対して単位温度当たりの電流変化ΔＩが１／４となっており、定電流回路１０は、定電流回路１００に対して温度に対する電流安定性が極めて向上されている。また、温度特性などの電気的特性のバラツキは、電流特性のバラツキとして現れるので、定電流回路１０では、温度特性を含む電気的特性のバラツキが起因する電流Ｉの変化を抑制して、安定した電流Ｉを出力することができる。

このように定電流回路１０では、第１カレントミラー部２０を備えており、第１カレントミラー部２０には、トランジスタＭ１、Ｍ２が対で配置されている。また、定電流回路１０には、調整部２８にオペアンプ３０が配置されており、オペアンプ３０には、トランジスタＭ１のドレインＤの電圧Ｖ１とトランジスタＭ２のドレインＤの電圧Ｖ２が入力される。また、オペアンプ３０は、電圧Ｖ１と電圧Ｖ２との差（電位差）に応じた出力電圧ＶoutをトランジスタＭ１、トランジスタＭ２のゲートＧ、及びトランジスタＭ８のゲートＧに出力する。

このため、定電流回路１０の第１カレントミラー部２０では、電圧Ｖ１と電圧Ｖ２とが同様になるようにトランジスタＭ１、Ｍ２のゲートＧの電圧が調整される。これにより、定電流回路１０では、トランジスタＭ１、Ｍ２の間で電気的特性にバラツキが生じていても、電流Ｉ１、Ｉ２が変化するのを抑制できて、電流Ｉ１と電流Ｉ２とを同様にできる。また、定電流回路１０では、オペアンプ３０の出力電圧ＶoutがトランジスタＭ８のゲートＧに印加されることで、トランジスタＭ８から出力される電流Ｉを安定させることができる。

また、定電流回路１０には、第１カレントミラー部２０の接地側に第２カレントミラー部２２が配置されており、第２カレントミラー部２２は、電流Ｉ１、Ｉ２が同様になるように（電流Ｉ１、Ｉ２が変化するのを抑制するように）動作する。これにより、定電流回路１０では、電流Ｉ１、Ｉ２が変化するのを抑制できて、安定した電流Ｉを出力するようにできるので、変化が抑制された高精度の電流Ｉを出力できる。

さらに、第２カレントミラー部２２では、第２カレントミラー部２２Ａ、２２Ｂがカスケード接続されており、トランジスタＭ３、Ｍ４及びトランジスタＭ５、Ｍ６が電流Ｉ１、Ｉ２に変化（相違）が生じるのを抑制する。これにより、定電流回路１０では、電流Ｉ１、Ｉ２の変化を一層抑制できて、より高精度の電流Ｉを出力できる。

また、定電流回路１０では、対とされたトランジスタＭ１とトランジスタＭ２とにＰチャネル型ＭＯＳトランジスタが用いられ、トランジスタＭ３とトランジスタＭ４及びトランジスタＭ５とトランジスタＭ６にＮチャネル型ＭＯＳトランジスタが用いられている。これにより、定電流回路１０では、ゲートＧの電圧を制御する簡単な構成で、電流Ｉ１と電流Ｉ２とが同様になるように制御できるので、電流Ｉを安定化するための構成を容易にできる。

さらに、定電流回路１０では、調整部２８にオペアンプ３０が設けられており、オペアンプ３０が電圧Ｖ１、Ｖ２から電圧Ｖ１、Ｖ２を同様にするための出力電圧Ｖoutを出力する。これにより、定電流回路１０では、簡単な構成で、電圧Ｖ１、Ｖ２を安定化させて、電流Ｉを安定化させることができる。しかも、オペアンプ３０は、ＭＯＳＦＥＴを用いて形成できるので、集積回路１２には、出力する電流Ｉが安定化された定電流回路１０を効果的に形成できる。

なお、以上説明した本実施形態では、第２カレントミラー部２２Ａと第２カレントミラー部２２Ｂとをカスケード接続した第２カレントミラー部２２を設けた。しかしながら、定電流回路は、電流供給側回路部の接地側が、１段の電流引抜側回路部によって構成されてもよく、３段以上の電流引抜側回路部がカスケード接続されて構成されてもよい。

また、本実施形態では、集積回路１２に形成された定電流回路１０を例に説明した。しかしながら、定電流回路は、回路基板上に実装されてもよい。また、定電流回路は、ＭＯＳ型の集積回路に限らずバイポーラ型の集積回路であってもよい。さらに、トランジスタは、ＭＯＳトランジスタに限らず、バイポーラトランジスタであってもよい。

１０・・・定電流回路、２０・・・第１カレントミラー部（電流供給側回路部）、２２（２２Ａ、２２Ｂ）・・・第２カレントミラー部（電流引抜側回路部）、２６・・・出力部、２８・・・電流制御部、３０・・・オペアンプ、Ｍ１・・・トランジスタ（第１トランジスタ）、Ｍ２・・・トランジスタ（第２トランジスタ）、Ｍ３、Ｍ５・・・トランジスタ（第３トランジスタ）、Ｍ４、Ｍ６・・・トランジスタ（第４トランジスタ）、Ｍ８・・・トランジスタ（第５トランジスタ）。

Claims (4)

1. 対とされた各々が電源に接続された第１トランジスタ及び第２トランジスタの各々の制御電極が、互いに接続されると共に前記第１トランジスタの電源側から接地側に流れる電流に応じて前記第２トランジスタの電源側から接地側に電流が流れるように接続された電流供給側回路部と、
   対とされた第３トランジスタ及び第４トランジスタが配置され、前記第３トランジスタが前記第１トランジスタと接地側との間に接続され、前記第４トランジスタが前記第２トランジスタと接地側との間に接続されると共に、互いの制御電極が前記第４トランジスタの前記第２トランジスタ側に接続されて、前記第４トランジスタの電流に応じた電流が前記第３トランジスタに流れるようにされた電流引抜側回路部と、
   前記第１トランジスタ及び前記第２トランジスタの電流に応じた電流を出力するための第５トランジスタが配置された出力部と、
   前記第１トランジスタの前記第３トランジスタ側の第１電位と前記第２トランジスタの前記第４トランジスタ側の第２電位とに応じ、前記第１電位と前記第２電位とが同様となるように前記第１トランジスタ及び前記第３トランジスタの各々の制御電極の電位を調整して、前記第５トランジスタの制御電極の電位を調整する調整手段と、
   を含む定電流回路。
2. 前記第１トランジスタ及び前記第２トランジスタはＰチャネル型ＭＯＳトランジスタとされ、
   前記第３トランジスタ及び前記第４トランジスタはＮチャネル型ＭＯＳトランジスタとされた請求項１に記載の定電流回路。
3. 前記調整手段は、入力側が前記第１トランジスタの前記第３トランジスタ側と、前記第２トランジスタの前記第４トランジスタ側とに接続され、出力側が前記第１トランジスタ、前記第３トランジスタ及び前記第５トランジスタの各々の制御電極に接続されたオペアンプを備えた請求項１又は請求項２に記載の定電流回路。
4. 前記電流引抜側回路部は、複数がカスケード接続されている請求項１から請求項３の何れか１項に記載の定電流回路。
   
   

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