KR20040084176A - 전류 기준회로 - Google Patents

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Abstract

별도의 바이폴라 트랜지스터를 사용하지 않고, CMOS 트랜지스터 및 저항으로만 구성하여 공급전압과 온도의 변화에 관계없이 안정된 정전류를 발생하고, 전력소모가 적으며, 점유하는 칩의 면적이 적은 전류 기준회로를 제공한다.
부의 온도계수를 가지는 제 1 전류 및 제 2 전류를 발생하는 제 1 전류원 발생수단과, 상기 제 1 전류원 발생수단이 발생하는 제 2 전류를 바이어스 전류로 입력받아 정의 온도계수로 보상하고 정전류를 발생하는 제 2 전류원 발생수단을 구비하고, 상기 제 1 전류원 발생수단은, 동일한 레벨을 가지는 제 1 전류 및 제 2 전류를 발생하는 전류미러회로와, 상기 전류 미러회로가 발생한 제 1 전류 및 제 2 전류가 부의 온도계수를 가지게 하는 부의 전류원으로 이루어지며, 상기 제 2 전류원 발생수단은, 상기 제 1 전류원 발생수단의 제 2 전류를 바이어스 전류로 동작하는 PMOS 트랜지스터와, 전원과 상기 PMOS 트랜지스터의 소스 사이에 접속되어 그 PMOS 트랜지스터의 드레인으로 부의 온도계수를 정의 온도계수로 보상한 정전류가 발생되게 하는 저항으로 이루어진다.

Description

전류 기준회로{Current reference circuit}
본 발명은 정전류원(constant current source)으로 사용되는 전류 기준회로에 관한 것으로 특히 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항으로 구성하여 공급전압과 주위온도의 변화에 관계없이 정전류를 출력하는 전류 기준회로에 관한 것이다.
일반적으로 아날로그 집적회로의 바이어스 회로나 능동부하에는 소정 레벨의 정전류를 공급하는 전류 기준회로가 널리 사용되고 있다. 특히 대부분의 아날로그 집적회로들은 전류 기준회로를 바탕으로 하는 바이어스 방식을 사용하고 있다.
그러므로 전류 기준회로는 제조공정이나 주위 온도의 변화 등에 관계없이 항상 일정한 정전류를 공급할 수 있도록 구현해야 하는 것으로 밴드 갭 기준회로를 이용한 전류 기준회로가 있다.
상기 밴드 갭 기준회로를 이용한 전류 기준회로로서는 예를 들면, 대한민국 특허출원 제1998-25240호가 알려져 있다. 상기 종래의 기술에 따르면, 도 1에 도시된 바와 같이 바이어스/스타트-업(start-up)/파워-다운(power-down) 제어부(100)와, 제 1 바이어스 및 전류 반영기(current mirror)(110)와, PTAT(Proportional To Absolute Temperature) 전류 발생기(120)와, 제 2 바이어스 및 전류 반영기(130)와, IPTAT(Inversely Proportional To Absolute Temperature) 전류 발생기(140)와, 전류 덧셈기(150)와, 제 3 바이어스 및 전류 반영기(160)를 구비한다.
상기 바이어스/스타트-업/파워-다운 제어부(100)는 정상동작시 제 1 바이어스 및 전류 반영기(110)와, 제 2 바이어스 및 전류 반영기(130)와, 제 3 바이어스 및 전류 반영기(160)를 바이어스 시키거나 스타트-업 시키고, 파워-다운시 제 1 바이어스 및 전류 반영기(110)의 출력 전류(I1)와, 제 2 바이어스 및 전류 반영기(130)의 출력 전류(I2)와, 제 3 바이어스 및 전류 반영기(160)의 출력 전류(I3)를 각각 0으로 할 수 있도록 파워-다운시키는 역할을 한다.
상기 바이어스/스타트-업/파워-다운 제어부(100)에서 정상 동작신호가 출력될 경우에 제 1 바이어스 및 전류 반영기(110)의 출력 전류(I1)는, PTAT 전류 발생기(120)의 NMOS 트랜지스터(NM1, NM2)와 PNP형 바이폴라 트랜지스터(Q1, Q2)에 의해 PTAT 전류로 생성된다.
IPTAT 전류 발생기(140)는 NMOS 트랜지스터(NM1, NM3, NM4)의 채널 폭 및 길이가 모두 동일하다고 가정할 경우에 저항(R2)으로 흐르는 전류(I4)가 VBE1/R2(여기서, VBE1는 트랜지스터(Q1)의 베이스와 에미터 사이의 전압임)이고, NMOS 트랜지스터(NM4)로 흐르는 전류는 VBE1/2R2이므로 이 전류를 제 2 바이어스 및 전류 반영기(130)에 반영시키면, 제 2 바이어스 및 전류 반영기(130)의 출력 전류(I2)는 IPTAT 전류인 VBE1/2R2가 출력된다.
상기 제 1 바이어스 및 전류 반영기(110)의 출력 전류(I1)와 제 2 바이어스 및 전류 반영기(130)의 출력 전류(I2)는 전류 덧셈기(150)에서 합산되어 전류 덧셈기(150)는 온도의 변화에 관계없이 일정한 레벨의 전류를 출력하게 되고, 전류 덧셈기(150)의 출력전류가 제3 바이어스 및 전류 반영기(7)로 입력되어 최종적으로 온도의 변화에 관계없이 일정한 레벨의 출력 전류(I3)가 출력된다.
이러한 종래의 기술은 바이폴라 트랜지스터(Q1, Q2)의 밴드 갭을 이용하여 바이어스 전류를 생성하고, 그 생성한 바이어스 전류에 따라 NMOS 트랜지스터(NM1∼NM4)가 동작하여 정전류(I3)를 출력하는 것이다.
그러므로 바이폴라 트랜지스터(Q1, Q2)가 정상으로 동작되도록 하기 위하여 그 바이폴라 트랜지스터로 많은 전류를 흘려야 하므로 전력소모가 크고, 또한 하나의 집적회로로 구현할 경우에 CMOS 제조공정에서 별도로 바이폴라 트랜지스터(Q1, Q2)를 제조해야 됨은 물론 CMOS 트랜지스터보다 많은 칩의 면적을 점유하게 되는 등의 여러 가지 문제점이 있었다.
그러므로 본 발명의 목적은 바이폴라 트랜지스터를 사용하지 않고, 공급전압과 온도의 변화에 관계없이 안정된 정전류를 발생할 수 있는 전류 기준회로를 제공하는데 있다.
본 발명의 다른 목적은 CMOS 트랜지스터 및 저항으로만 구성하여 전력소모가 적고, 점유하는 칩의 면적이 적은 전류 기준회로를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 전류 기준회로는, 부의 온도계수(negative temperature coefficient)를 가지는 제 1 전류 및 제 2 전류를 발생하는 제 1 전류원 발생수단과, 상기 제 1 전류원 발생수단이 발생하는 제 2 전류를 바이어스 전류로 입력받아 정의 온도계수(positive temperature coefficient)로 보상하고 정전류를 발생하는 제 2 전류원 발생수단을 구비하는 것을 특징으로 한다.
상기 제 1 전류원 발생수단은, 동일한 레벨을 가지는 제 1 전류 및 제 2 전류를 발생하는 전류미러회로와, 상기 전류 미러회로에서 발생되는 제 1 전류 및 제 2 전류가 부의 온도계수를 가지게 하는 부의 전류원으로 이루어지고, 상기 부의 전류원은, 상기 제 1 전류를 바이어스 전류로 상기 제 2 전류를 출력하는 제 2 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터를 바이어스 전류로 상기 제 1 전류를 전원단자로 출력하는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 게이트 및 제 2 NMOS 트랜지스터의 소스와 전원단자의 사이에 접속되는 제 1 저항으로 구성됨을 특징으로 한다.
상기 제 2 전류원 발생수단은, 상기 제 1 전류원 발생수단의 제 2 전류를 바이어스 전류로 동작하는 PMOS 트랜지스터와, 전원과 상기 PMOS 트랜지스터의 소스 사이에 접속되어 그 PMOS 트랜지스터의 드레인으로 부의 온도계수를 정의 온도계수로 보상한 정전류가 발생되게 하는 저항으로 구성됨을 특징으로 한다.
도 1은 종래의 전류 기준회로도.
도 2는 본 발명의 전류 기준회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 제 1 전류원 발생수단 201 : 전류 미러회로
203 : 부의 전류원 210 : 제 2 전류원 발생수단
PM11∼PM13: 제 1 내지 제 3 PMOS 트랜지스터
NM11, NM12: 제 1 및 제 2 NMOS 트랜지스터
R11, R12: 제 1 및 제 2 저항 I11, I12: 제 1 및 제 2 전류
이하, 첨부된 도 2의 도면을 참조하여 본 발명의 전류 기준회로를 상세히 설명한다.
도 2는 본 발명의 전류 기준회로도이다. 이에 도시된 바와 같이 본 발명의 전류 기준회로는, 부의 온도계수를 가지는 제 1 전류(I11) 및 제 2 전류(I12)를 발생하는 제 1 전류원 발생수단(200)과, 상기 제 1 전류원 발생수단(200)이 발생한 제 2 전류(I12)를 바이어스 전류를 입력받아 그 제 1 전류원 발생수단(200)의 부의 온도계수를 가지는 전류를 정의 온도계수로 보상하고 정전류를 발생하는 제 2 전류원발생수단(210)으로 구성된다.
상기 제 1 전류원 발생수단(200)은, 제 1 및 제 2 PMOS 트랜지스터(PM11, PM12)가 전류미러로 연결되어 제 1 전류(I11) 및 제 2 전류(I12)를 발생하는 전류 미러회로(201)와, 상기 제 1 전류(I11) 및 제 2 전류(I12)가 부의 온도계수를 가지게 하는 부의 전류원(203)을 구비한다.
상기 부의 전류원(203)은, 상기 제 1 PMOS 트랜지스터(PM11)의 드레인이 제 1 NMOS 트랜지스터(NM11)의 드레인 및 제 2 NMOS 트랜지스터(NM12)의 게이트에 각기 접속되고, 상기 제 2 PMOS 트랜지스터(PM12)의 드레인 및 게이트가 제 2 NMOS 트랜지스터(NM12)의 드레인에 접속된다. 그리고 제 2 NMOS 트랜지스터(NM12)의 소스가 제 1 NMOS 트랜지스터(NM11)의 게이트에 접속됨과 아울러 그 접속점이 제 1 저항(R11)을 통한 후 상기 제 1 NMOS 트랜지스터(NM11)의 소스와 함께 전원단자(VSS)에 접속된다.
상기 제 2 전류원 발생수단(210)은, 상기 제 2 PMOS 트랜지스터(PM12)의 드레인 및 게이트가 제 3 PMOS 트랜지스터(PM13)의 게이트에 접속되고, 전원단자(VDD)와 제 3 PMOS 트랜지스터(PM13)의 소스 사이에 제 2 저항(R12)이 접속되어 제 3 PMOS 트랜지스터(PM13)의 드레인에서 정전류가 출력되게 구성된다.
이와 같이 구성된 본 발명의 전류 기준회로는, 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 제 1 내지 제 3 PMOS 트랜지스터(PM11∼PM13)와, 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)는 모두 포화(saturation) 영역에서 동작하는 것으로서 전류 미러회로(201)는 제 1 및 제 2 PMOS 트랜지스터(PM11, PM12)에 의해 제 1 전류(I11) 및 제 2 전류(I12)를 발생하게 된다.
여기서, 제 1 및 제 2 PMOS 트랜지스터(PM11, PM12)의 채널 폭(W) 및 채널의 길이(L)가 동일하다고 가정하면, 상기 제 1 전류(I11) 및 제 2 전류(I12)는 I11＝I12가 된다.
그리고 부의 전류원(203)의 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)와, 제 1 저항(R11)에 의하여 제 2 전류(I12)는 다음의 수학식 1과 같이 제 1 전류(I11)에 따라 결정된다.
여기서,은 제 1 NMOS 트랜지스터(NM11)의 게이트와 소스 사이의 전압이고,는 제 1 NMOS 트랜지스터(NM11)의 문턱(threshold) 전압이며,은 전자의 이동도이며,는 산화용량이며,은 제 1 NMOS 트랜지스터(NM11)의채널 폭(W)과 채널의 길이(L)의 비인 애스팩트비(aspect ratio)이며, 제 1 NMOS 트랜지스터(NM11)의 채널 길이 변조(channel length modulation) 현상은 무시하였다.
상기 수학식 1에서 제 1 전류(I11)의 값에 비하여 제 1 NMOS 트랜지스터(NM11)의 애스팩트비의 값을 상대적으로 크게 하면, 제 1 전류(I11) 및 제 2 전류(I12)는 다음 수학식 2로 주어지게 된다.
상기 수학식 2에서 문턱전압은 온도의 변화에 민감하게 변화되는 것으로서 통상적으로 문턱전압은 온도가 1℃씩 증가함에 따라 약 2㎷ 정도 감소하는 부의 온도계수를 가지고, 상기 제 1 저항(R11)은 정의 온도계수를 가지므로 제 1 전류원 발생수단(200)은 온도가 상승함에 따라 제 1 전류(I11) 및 제 2 전류(I12)는 부의 온도계수로 감소하게 된다.
그리고 제 2 전류원 발생수단(210)은 정의 온도계수를 갖는 것으로 제 2 PMOS 트랜지스터(PM12)의 애스팩트비와 제 3 PMOS 트랜지스터(PM13)의 애스팩트비가＜라고 가정하면, 제 2 및 제 3 PMOS 트랜지스터(PM12)(PM13) 및 제 2 저항(R12)에 의하여 제 2 전류원 발생수단(210)의출력전류(IOUT)는 다음의 수학식 3과 같다.
여기서,는 제 2 PMOS 트랜지스터(PM12)의 게이트와 소스 사이의 전압이고,은 제 3 PMOS 트랜지스터(PM13)의 게이트와 소스 사이의 전압이다.
상기 수학식 3에서 출력전류(IOUT)의 값에 비하여 제 3 PMOS 트랜지스터(PM13)의 애스팩트비의 값을 상대적으로 크게 하면이다.
따라서 상기 수학식 3은 수학식 4와 같이 된다.
여기서,는 전자의 이동도이다.
상기 수학식 4에서이라고 가정하면, 출력전류(IOUT)는 다음의 수학식 5와 같이 제 2 전류(I12)에 따라 결정된다.
상기 수학식 5에서 제 2 전류(I12)가 일정할 경우에 온도가 상승함에 따라 제2 저항(R12)의 값이 약간 증가하는 반면에 전자의 이동도()는 크게 감소하여 출력전류(IOUT)는 정의 온도계수를 가지게 된다.
이러한 본 발명은 제 1 전류원 발생수단(200)이 부의 온도계수를 가지는 전류를 발생하고, 그 제 1 전류원 발생수단(200)이 발생한 전류에 따라 제 2 전류원 발생수단(210)이 정의 온도계수를 가지는 전류를 발생하여 부의 온도계수와 정의 온도계수가 상호간에 상쇄됨으로써 제 2 전류원 발생수단(210)은 온도의 변화에 관계없이 일정한 레벨의 정전류를 출력전류(IOUT)로 출력하게 된다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명한 것으로서 이하의 특허청구범위에 의해 마련되는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 다양하게 치환, 개조 및 변경될 수 있고, 전술한 실시 예 및 도면에 한정되는 것이 않는다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 별도의 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항만을 이용하여 온도의 변화에 관계없이 정전류를 공급하는 것으로서 전력소모를 줄일 수 있음은 물론 칩 면적을 줄일 수 있다.

Claims (4)

  1. 부의 온도계수를 가지는 제 1 전류 및 제 2 전류를 발생하는 제 1 전류원 발생수단; 및
    상기 제 1 전류원 발생수단이 발생하는 제 2 전류를 바이어스 전류를 입력받아 정의 온도계수로 보상하고 정전류를 발생하는 제 2 전류원 발생수단으로 된 전류 기준회로.
  2. 제 1 항에 있어서, 상기 제 1 전류원 발생수단은;
    동일한 레벨을 가지는 제 1 전류 및 제 2 전류를 발생하는 전류미러회로; 및
    상기 전류 미러회로에서 발생되는 제 1 전류 및 제 2 전류가 부의 온도계수를 가지게 하는 부의 전류원으로 구성됨을 특징으로 하는 전류 기준회로.
  3. 제 2 항에 있어서, 상기 부의 전류원은;
    상기 제 1 전류를 바이어스 전류로 상기 제 2 전류를 출력하는 제 2 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터를 바이어스 전류로 상기 제 1 전류를 전원단자로 출력하는 제 1 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 게이트 및 제 2 NMOS 트랜지스터의 소스와 전원단자의 사이에 접속되는 제 1 저항으로 구성됨을 특징으로 하는 전류 기준회로.
  4. 제 1 항에 있어서, 상기 제 2 전류원 발생수단은;
    상기 제 1 전류원 발생수단의 제 2 전류를 바이어스 전류로 동작하는 PMOS 트랜지스터; 및
    전원과 상기 PMOS 트랜지스터의 소스 사이에 접속되어 그 PMOS 트랜지스터의 드레인으로 부의 온도계수를 정의 온도계수로 보상한 정전류가 발생되게 하는 저항으로 구성됨을 특징으로 하는 전류 기준회로.
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