JP3757195B2 - ヒステリシスコンパレータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ化に適するよう改良されたヒステリシスコンパレータの構造に関するものである。
【０００２】
【従来の技術】
図５には従来のヒステリシスコンパレータの構成の一例を示した。
図５のヒステリシスコンパレータは、大きく分けて、比較器を構成するための差動増幅回路ＥＡと、しきい値電圧を提供するための抵抗Ｒ１とＲ２と、ヒステリシス特性を発現させるための抵抗Ｒ３とトランジスタＭ３１の直列回路とから構成されている。ここで差動増幅回路ＥＡの非反転入力端子はヒステリシスコンパレータの入力端子１に接続され、差動増幅回路ＥＡの出力端子はヒステリシスコンパレータの出力端子２に接続される。また、抵抗Ｒ１とＲ２の直列回路は電源供給ラインＶCCとグランドとの間に接続され、抵抗Ｒ３とトランジスタＭ３１の直列回路は抵抗Ｒ２に対して並列接続される。そして、抵抗Ｒ１とＲ２の共通接続点は差動増幅回路ＥＡの反転入力端子に、トランジスタＭ３１のゲートは差動増幅回路ＥＡの出力端子に、それぞれ接続された回路構成となっている。
【０００３】
このような構成のヒステリシスコンパレータでは、初期状態としてトランジスタＭ３１がオフ状態であったとすると、差動増幅回路ＥＡの非反転入力端子には電源供給ラインＶCCの電圧が抵抗Ｒ１とＲ２において分圧されることで得られた第１のしきい値電圧が供給される。ここで入力端子１に供給される入力信号の電圧が第１のしきい値電圧よりも低い場合、差動増幅回路ＥＡの出力はローレベルとなる。しかし入力信号の電圧値が上昇し、それが抵抗Ｒ１とＲ２の共通接続点に現れる第１のしきい値電圧よりも高くなると、差動増幅回路ＥＡの出力はハイレベルに転換する。
【０００４】
この時、トランジスタＭ３１はオン状態に切り替わり、抵抗Ｒ２と抵抗Ｒ３が並列状態となって、差動増幅回路ＥＡの非反転入力端子には第１のしきい値電圧よりも低い第２のしきい値電圧が供給されるようになる。このため、入力信号の電圧が第１のしきい値電圧より低下しても差動増幅回路ＥＡの出力はハイレベルであり続け、さらに第２のしきい値電圧よりも低下した時にようやく差動増幅回路ＥＡの出力はローレベルに転換する。差動増幅回路ＥＡの出力がローレベルになるとトランジスタＭ３１はオフ状態に切り替わり、差動増幅回路ＥＡの非反転入力端子には初期状態と同じ第１のしきい値電圧が供給されることになる。
このような動作により、図５のヒステリシスコンパレータでは、出力端子２から出力される出力信号にヒステリシス特性が発現することになる。
【０００５】
【発明が解決しようとする課題】
図５に示すようなヒステリシスコンパレータは、構成が簡素で実用的であるが、回路の構成要素として抵抗素子を必要とするため、集積回路上に形成するには不向きであった。
すなわち、近年の集積回路はＭＯＳ技術によって製造されるのが一般的であるが、このＭＯＳ製造技術において抵抗素子はトランジスタ素子よりも広い形成面積を必要とする。
【０００６】
また、出力信号のヒステリシス特性の電圧差は３つの抵抗Ｒ１〜Ｒ３の抵抗値に依存しているが、半導体基板上に抵抗素子を形成する場合、形成領域の形状寸法だけでなく、他の要因、例えば半導体中にドープされた不純物やコンタクト部の接触抵抗、抵抗領域外の線路の抵抗成分などによっても抵抗値が変化する。このため、３つの抵抗Ｒ１〜Ｒ３の抵抗値とその比率を全製品で厳密に揃えるのは困難で、特性の均一化を図りにくいといった難点があった。
そこで本発明は、抵抗素子を使用せずに得た安定度の高い電圧をしきい値電圧として供給すように構成し、もって集積回路化の容易なヒステリシスコンパレータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明は、一方の入力端子に入力信号が供給される差動増幅回路と、主電流路が直列接続され、ゲートが共通接続された第１と第２のトランジスタを有し、安定した出力電圧を発生させる定電圧発生回路と、出力信号に応じて定電圧発生回路の出力電圧を段階的に変化させるヒステリシス回路とを具備し、ヒステリシス回路によって変化した定電圧発生回路の出力電圧を第１のしきい値電圧あるいは第２のしきい値電圧として差動回路の他方の入力端子に供給することを特徴とする。
【０００８】
【発明の実施の形態】
デプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタを直列接続し、ダイオード接続された第３のトランジスタと電流源を直列接続する。第３のトランジスタと電流源の接続点から第１と第２のトランジスタの共通接続された各ゲートにバイアスを供給するようにして、第１と第２のトランジスタの主電流路の共通接続点から安定度の高い出力電圧が得られる定電圧発生回路を構成する。一方の入力端子に外部からの入力信号が供給される差動増幅回路の他方の入力端子に対し、この定電圧発生回路の出力電圧をしきい値電圧として供給する。
【０００９】
そして、定電圧発生回路の出力電圧を段階的に変化させ、差動増幅回路の出力信号にヒステリシス特性を持たせるためのヒステリシス回路を設ける。
具体的には、定電圧発生回路の第３のトランジスタにダイオード接続された第４のトランジスタを直列接続し、同第２のトランジスタに第４のトランジスタとカレントミラー回路を構成する第５のトランジスタを直列接続する。そして、差動増幅回路の出力信号に応じて連動した動作をする第１と第２のスイッチを、それぞれ第４のトランジスタ、第５のトランジスタに対して並列に接続し、第１の形態のヒステリシス回路を構成する。
【００１０】
あるいは、新たに設けた第２の電流源にダイオード接続された第４のトランジスタを直列接続し、定電圧発生回路の第２のトランジスタに第４のトランジスタとカレントミラー回路を構成する第５のトランジスタを直列接続する。そして、差動増幅回路の出力信号に応じて動作する第１スイッチを第４のトランジスタのゲート・ソース間に接続し、第２の形態のヒステリシス回路を構成する。
第１の形態のヒステリシス回路は、第１と第２のスイッチの開閉によって第１と第４のトランジスタのゲート・ソース間電圧を変化させ、これにより定電圧発生回路の出力電圧を変化させる。一方、第２の形態のヒステリシス回路は、第１のスイッチの開閉によって第１のトランジスタのゲート・ソース間電圧を変化させ、これにより定電圧発生回路の出力電圧を変化させる。
【００１１】
【実施例】
集積回路化が容易となるように改良された、本発明によるヒステリシスコンパレータの第１の実施例の回路を図１に示した。
図１のヒステリシスコンパレータは、差動増幅回路ＥＡ１と定電圧発生回路ＶＧ１とヒステリシス回路ＨＣ１とから構成され、その各部回路は、各回路間とその内部がそれぞれ次のように接続構成されている。
【００１２】
先ず差動増幅回路ＥＡ１は、差動動作をするトランジスタＭ０１とトランジスタＭ０２のソースを共通接続し、その共通接続されたソースは電流源Ｉ０１を介してグランドに接続する。トランジスタＭ０２のドレインは、ダイオード接続されたトランジスタＭ０４を介して電源供給ラインＶCCに接続し、トランジスタＭ０１のドレインは、トランジスタＭ０４と共にカレントミラー回路を構成するトランジスタＭ０３介して電源供給ラインＶCCに接続する。そして電源供給ラインＶCCとグランドとの間には電流源Ｉ０２とトランジスタＭ０５を直列接続し、トランジスタＭ０５のゲートはトランジスタＭ０１のドレインに接続した構成となっている。
【００１３】
ここで、トランジスタＭ０１のゲートは差動増幅回路ＥＡ１の一方の入力端子としてヒステリシスコンパレータの入力端子１に接続され、トランジスタＭ０５のドレインは差動増幅回路ＥＡ１の出力端子としてヒステリシスコンパレータの出力端子２に接続される。そして、トランジスタＭ０２のゲートは差動増幅回路ＥＡ１の他方の入力端子として定電圧発生回路ＶＧ１に接続されている。
【００１４】
次に定電圧発生回路ＶＧ１は、デプレッション型のトランジスタＭ１１とエンハンスメント型のトランジスタＭ１２の主電流路を直列に接続し、トランジスタＭ１１のドレインを電源供給ラインＶCCに接続する。ダイオード接続したトランジスタＭ１３のゲートをトランジスタＭ１１とトランジスタＭ１２の共通接続されたゲートに接続し、トランジスタＭ１３のドレインを電流源Ｉ１１を介して電源供給ラインＶCCに接続した構成となっている。
ここで、トランジスタＭ１１とトランジスタＭ１２の主電流路の共通接続点は定電圧発生回路ＶＧ１の出力端子として差動増幅回路ＥＡ１内のトランジスタＭ０２のゲートに接続されている。そしてトランジスタＭ１２およびトランジスタＭ１３の各ソースはそれぞれヒステリシス回路ＨＣ１の所定位置に接続されている。
【００１５】
最後にヒステリシス回路ＨＣ１は、トランジスタＭ１４とトランジスタＭ１５の各ゲートと各ソースをそれぞれ共通接続し、トランジスタＭ１４をダイオード接続にする。トランジスタＭ１４の主電流路に並列にトランジスタＭＳ１を接続し、トランジスタＭ１５の主電流路に並列にトランジスタＭＳ２を接続した構成となっている。
ここで、トランジスタＭ１４のドレインは定電圧発生回路ＶＧ１内のトランジスタＭ１３のソースに接続され、トランジスタＭ１５のドレインは定電圧発生回路ＶＧ１内のトランジスタＭ１２のソースに接続され、トランジスタＭＳ１とトランジスタＭＳ２のそれぞれのゲートは共通接続された上で出力端子２に接続されている。
【００１６】
以上のような構成を持つ図１のヒステリシスコンパレータでは、先ずトランジスタＭ１３とトランジスタＭ１４の主電流路に電流源Ｉ１１からの電流が流れることにより、定電圧発生回路ＶＧ１とヒステリシス回路ＨＣが動作を開始する。なお、この時のトランジスタＭＳ１とＭＳ２は初期状態としてオフ状態とする。
ここで、トランジスタＭ１４とトランジスタＭ１５はカレントミラー回路を構成しているため、トランジスタＭ１５のドレイン電流はトランジスタＭ１４のドレイン電流（＝電流源Ｉ１１の供給電流）と、トランジスタＭ１４とＭ１５の各｛Ｗ／Ｌ｝（＝チャネル幅／チャネル長）の比によって決定される。
【００１７】
このように、各トランジスタＭ１１〜Ｍ１５に、電流源Ｉ１１から供給される電流と、当該電流とトランジスタＭ１４、Ｍ１５の各｛Ｗ／Ｌ｝によって決まる電流とが流れることにより、トランジスタＭ１１とＭ１２の主電流路の共通接続点には、定電圧発生回路ＶＧ１の出力電圧Ｖoutとして次式のような電圧が現れる。
Ｖout＝ＶGS14＋ＶGS13−ＶGS11（＝ＶTH1） （式１）
ただし、ＶGS14はトランジスタＭ１４のゲート・ソース間電圧、ＶGS13はトランジスタＭ１３のゲート・ソース間電圧、ＶGS11はトランジスタＭ１１のゲート・ソース間電圧である。そして、この式１の定電圧発生回路ＶＧ１の出力電圧Ｖoutは、第１のしきい値電圧ＶTH1として差動増幅回路ＥＡ１の他方の入力端子に供給されることになる。
【００１８】
入力端子１に供給される入力信号の電圧が上の第１のしきい値ＶTH1よりも低い場合、差動増幅回路ＥＡ１から出力端子２に供給される出力信号はローレベルとなる。ところが入力信号の電圧が上昇し、第１のしきい値ＶTH1よりも高くなると、差動増幅回路ＥＡ１から出力端子２に供給される出力信号はハイレベルとなる。するとトランジスタＭＳ１、ＭＳ２がオン状態に転換し、トランジスタＭ１２とＭ１３のソース端子は直接、グランドに接続される。その結果、定電圧発生回路ＶＧ１の出力電圧Ｖoutは、次の式２のようにトランジスタＭ１４のゲート・ソース間電圧の分だけ減少する。
Ｖout＝ＶGS13−ＶGS11（＝ＶTH2） （式２）
そして、この定電圧発生回路ＶＧ１の出力電圧Ｖoutは、入力信号の電圧が第１のしきい値ＶTH1よりも高くなった直後から、第２のしきい値電圧ＶTH2として差動増幅回路ＥＡ１の他方の入力端子に供給されることになる。
【００１９】
ただし、厳密には式１と式２の中のトランジスタＭ１１のゲート・ソース間電圧ＶGS11が同一であるとは限らない。それは、トランジスタ素子のゲート・ソース間電圧はドレイン電流に依存し、トランジスタＭ１５が短絡されることでトランジスタＭ１１のドレイン電流が変化する場合が有るためである。ここでは説明の簡略化と理解の容易化のため、式１と式２のトランジスタＭ１１のゲート・ソース間電圧ＶGS11は同一とし、図１中の各トランジスタＭ１２〜Ｍ１５は、そうなるように形成されているものとする。
【００２０】
各式１、２から明らかなように、第２のしきい値電圧ＶTH2は第１のしきい値電圧ＶTH1よりも低い。このため、入力信号の電圧が第１のしきい値電圧ＶTH1より低くなっても、第２のしきい値電圧ＶTH2よりも高ければ、差動増幅回路ＥＡ１の出力信号はハイレベルを維持する。そして、入力信号の電圧が第２のしきい値電圧ＶTH2よりも低くなってようやく、差動増幅回路ＥＡ１の出力信号はローレベルとなる。差動増幅回路ＥＡ１の出力信号がローレベルとなるとトランジスタＭＳ１とＭＳ２はオフ状態に転換し、定電圧発生回路ＶＧ１の出力電圧Ｖoutは式１で表わされる電圧値（第１のしきい値電圧ＶTH1）に復帰する。
図１のヒステリシスコンパレータでは、このような動作によって、出力信号に図２に示すようなヒステリシス特性が発現することになる。
【００２１】
この図１のヒステリシスコンパレータは、従来のヒステリシスコンパレータよりも回路構成要素の数がはるかに多い。しかし、抵抗素子を使用していないので半導体基板上でのヒステリシスコンパレータの占有面積が増加することはほとんど無い。また、定電圧発生回路ＶＧ１の出力電圧は、電流源Ｉ１１の出力電流の値と、トランジスタＭ１１〜Ｍ１５の比較的制御が容易な物理的パラメータ、例えば｛Ｗ／Ｌ｝など、によって設定されるため、特性の均一化が容易である。
【００２２】
なお、先の説明では、便宜上、トランジスタＭ１１のゲート・ソース間電圧ＶGS11を同一としたが、トランジスタＭＳ１、ＭＳ２のオン・オフ状態に伴ってトランジスタＭ１１のドレイン電流が変化するように各トランジスタＭ１２〜Ｍ１５を形成すれば、トランジスタＭ１１のゲート・ソース間電圧ＶGS11はドレイン電流に応じて変化する。これを利用すれば出力信号に現れるヒステリシス特性をトランジスタＭ１４のゲート・ソース間電圧だけでなく、トランジスタＭ１５のドレイン電流によっても調整することが出来る。このため設計の自由度が上がるという付帯効果も得られる。
【００２３】
また、図１のヒステリシスコンパレータは、トランジスタＭＳ１、ＭＳ２がオン状態の時には、定電圧発生回路ＶＧ１とヒステリシス回路ＨＣ１の部分が特開平９−２３７１２６号公報に示された定電圧発生回路と同じ回路構成となる。このため、トランジスタＭ１１とＭ１２の主電流路の共通接続点には安定度の高い電圧が得られ、各トランジスタＭ１１〜Ｍ１５の形成条件を適切に設定することで温度変化の影響をほとんど受けない電圧とすることができる。これにより、出力信号のヒステリシス特性を周囲温度の変化に対して変動し難くいものとすることができる。なお、定電圧発生回路ＶＧ１の安定度の高い電圧を発生する機構については先の文献に譲る。
【００２４】
図３には本発明によるヒステリシスコンパレータの第２の実施例の回路を示した。
図３において、先ず差動増幅回路ＥＡ２は、差動動作をするトランジスタＭ０１とトランジスタＭ０２のソースを共通接続し、その共通接続されたソースは電流源Ｉ０１を介してグランドに接続する。トランジスタＭ０１のドレインは、ダイオード接続されたトランジスタＭ０６を介して電源供給ラインＶCCに接続し、トランジスタＭ０２のドレインは、トランジスタＭ０６と共にカレントミラー回路を構成するトランジスタＭ０７介して電源供給ラインＶCCに接続する。
【００２５】
そして電源供給ラインＶCCとグランドとの間にはトランジスタＭ０８と電流源Ｉ０３を直列接続し、トランジスタＭ０８のゲートはトランジスタＭ０２のドレインに接続した構成となっている。
ここで、トランジスタＭ０１のゲートは差動増幅回路ＥＡ２の一方の入力端子としてヒステリシスコンパレータの入力端子１に接続され、トランジスタＭ０８のドレインは差動増幅回路ＥＡ２の出力端子としてヒステリシスコンパレータの出力端子２に接続される。そして、トランジスタＭ０２のゲートは差動増幅回路ＥＡ２の他方の入力端子として定電圧発生回路ＶＧ２に接続されている。
【００２６】
次に定電圧発生回路ＶＧ２は、デプレッション型のトランジスタＭ２１とエンハンスメント型のトランジスタＭ２２の主電流路を直列に接続し、トランジスタＭ２１のドレインを電源供給ラインＶCCに接続する。ダイオード接続したトランジスタＭ２３のゲートをトランジスタＭ２１とトランジスタＭ２２の共通接続されたゲートに接続し、トランジスタＭ２３のドレインを電流源Ｉ２１を介して電源供給ラインＶCCに接続する。そして、トランジスタＭ２２とトランジスタＭ２３のそれぞれのソースをグランドに接続した構成となっている。
ここで、トランジスタＭ１１とトランジスタＭ１２の主電流路の共通接続点は定電圧発生回路ＶＧ１の出力端子として差動増幅回路ＥＡ１内のトランジスタＭ０２のゲートに接続されている。
【００２７】
最後にヒステリシス回路ＨＣ２は、トランジスタＭ２４とトランジスタＭ２５の各ゲートと各ソースをそれぞれ共通接続し、トランジスタＭ２４をダイオード接続にする。トランジスタＭ２４のドレインは電流源Ｉ２２を介して電源供給ラインＶCCに接続し、トランジスタＭ２４とトランジスタＭ２５の共通接続されたソースをグランドに接続する。そしてトランジスタＭ２４のゲート・ソース間にトランジスタＭＳ３を接続した構成となっている。
ここで、トランジスタＭ２５のドレインは定電圧発生回路ＶＧ１内のトランジスタＭ２１、Ｍ２２の主電流路の共通接続点に接続され、トランジスタＭＳ３のゲートは出力端子２に接続されている。
【００２８】
以上のような構成とした図３の回路において、差動増幅回路ＥＡ２は、その回路構成上、入力端子１に入力信号が供給されていない場合、すなわち初期状態ではトランジスタＭ０２、トランジスタＭ０８がオン状態となって出力端子２の位置の出力信号をハイレベルにする。出力信号がハイレベルであることにより、ヒステリシス回路ＨＣ２のトランジスタＭＳ３はオン状態となり、トランジスタＭ２５はオフ状態となる。この時、トランジスタＭ２１とＭ２２の主電流路の共通接続点には次の式３で表わされる出力電圧Ｖoutが現れる。
Ｖout＝ＶGS23−ＶGS21 （ I22 ）（＝ＶTH1） （式３）
【００２９】
ここで、ＶGS23はトランジスタＭ２３のゲート・ソース間電圧、ＶGS11 （ I22 ）はトランジスタＭ２１の主電流路に実質的にトランジスタＭ２２に流入する電流Ｉ22のみが流れる時のトランジスタＭ２１のゲート・ソース間電圧である。そして、この式３で表わされる定電圧発生回路ＶＧ２の出力電圧Ｖoutは、第１のしきい値電圧ＶTH1として差動増幅回路ＥＡ２の他方の入力端子に供給されることになる。
【００３０】
入力端子１に供給される入力信号の電圧が第１のしきい値ＶTH1よりも低い場合、差動増幅回路ＥＡ２から出力端子２に供給される出力信号はハイレベルとなる。ところが入力信号の電圧が上昇し、第１のしきい値ＶTH1よりも高くなると、差動増幅回路ＥＡ２から出力端子２に供給される出力信号はローレベルとなる。するとトランジスタＭＳ３はオフ状態に転換し、トランジスタＭ２４、Ｍ２５に電流が流れるようになる。そしてトランジスタＭ２１の主電流路にはトランジスタＭ２２に流入する電流Ｉ22の他にトランジスタＭ２５に流入する電流Ｉ25も流れ、トランジスタＭ２１のゲート・ソース間電圧は電圧ＶGS11 （ I22 ）よりも大きい電圧ＶGS11 （ I22+I25 ）となる。
【００３１】
その結果、トランジスタＭ２１とＭ２２の主電流路の共通接続点には次の式４で表わされる出力電圧Ｖoutが現れる。
Ｖout＝ＶGS23−ＶGS21 （ I22+I25 ）（＝ＶTH2） （式４）
この式４の定電圧発生回路ＶＧ２の出力電圧Ｖoutは、入力信号の電圧が第１のしきい値ＶTH1よりも高くなった直後から、第２のしきい値電圧ＶTH2として差動増幅回路ＥＡ２の他方の入力端子に供給されることになる。
【００３２】
トランジスタＭ２１のゲート・ソース間電圧はＶGS11 （ I22 ）＜ＶGS11 （ I22+I25 ）であるため、第２のしきい値電圧ＶTH2は第１のしきい値電圧ＶTH1よりも低い。このため、入力信号の電圧値が第１のしきい値電圧ＶTH1より低くなっても、第２のしきい値電圧ＶTH2よりも高ければ、差動増幅回路ＥＡ２の出力信号はローレベルを維持する。そして、入力信号の電圧が第２のしきい値電圧ＶTH2よりも低くなってようやく、差動増幅回路ＥＡ２の出力信号はハイレベルに復帰する。差動増幅回路ＥＡ２の出力信号がハイレベルとなるとトランジスタＭＳ３はオン状態に転換し、定電圧発生回路ＶＧ２の出力電圧Ｖoutは式３で表わされる電圧値（第１のしきい値電圧ＶTH1）に復帰する。
図３のヒステリシスコンパレータでは、このような動作によって出力信号に図４に示すようなヒステリシス特性が発現することになる。
【００３３】
図１のヒステリシスコンパレータは、定電圧発生回路ＶＧ１の出力電圧（＝しきい値電圧）を、トランジスタＭ１４のゲート・ソース間電圧の有無とトランジスタＭ１１のゲート・ソース間電圧の電流依存性を利用して変化させるものであった。これに対して図３のヒステリシスコンパレータは、定電圧発生回路ＶＧ２の出力電圧（＝しきい値電圧）を、トランジスタＭ２１のゲート・ソース間電圧の電流依存性のみを利用して変化させるものである。原理と構成に若干の違いがあるが、図３の回路は図１と同様に、半導体基板上でのヒステリシスコンパレータの占有面積が増加することは無く、特性の均一化が容易である。また、安定度の高い電圧が得られ、周囲温度の変化に対して特性変動を起こし難くすることができる。
【００３４】
なお、図３のヒステリシスコンパレータは、図１のヒステリシスコンパレータに比べて、第１と第２のしきい値電圧の電圧幅を広くすることは困難である。しかし図３のヒステリシスコンパレータは、図１のヒステリシスコンパレータに比べて、ダイオード接続されるトランジスタの直列段数が少ないため、近年における集積回路の駆動電圧の低電圧化に対応することが容易であるという特徴を有している。
【００３５】
【発明の効果】
以上に説明したように本発明によるヒステリシスコンパレータは、デプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタの直列回路を有し、第１と第２のトランジスタの主電流路の共通接続点から安定度の高い出力電圧が得られる定電圧発生回路を構成する。一方の入力端子に外部からの入力信号が供給される差動増幅回路の他方の入力端子に対し、この定電圧発生回路の出力電圧をしきい値電圧として供給する。そして、定電圧発生回路の出力電圧を段階的に変化させ、差動増幅回路の出力信号にヒステリシス特性を持たせるためのヒステリシス回路を設けた構成を特徴としている。
【００３６】
このような本発明によれば、抵抗素子を使用しないトランジスタ回路でヒステリシスコンパレータが構成される。回路構成要素の数は増加するが、半導体基板上でのヒステリシスコンパレータの占有面積が増加することが無く、しかも特性の均一化が容易である。また、周囲温度の変化に対して特性変動を起こし難くすることができる。これにより、集積回路化の容易なヒステリシスコンパレータを提供することができる。
【図面の簡単な説明】
【図１】 本発明によるヒステリシスコンパレータの第１の実施例の回路図。
【図２】 図１の回路の出力信号に現れるヒステリシス特性を表わす図。
【図３】 本発明によるヒステリシスコンパレータの第２の実施例の回路図。
【図４】 図３の回路の出力信号に現れるヒステリシス特性を表わす図。
【図５】 従来の代表的なヒステリシスコンパレータの構成を示す図。
【符号の説明】
１：入力端子 ２：出力端子 ＥＡ１：差動増幅回路
ＶＧ１：定電圧発生回路
Ｉ１１：電流源
Ｍ１１、Ｍ２１：トランジスタ（第１のトランジスタ：デプレッション型）
Ｍ１２、Ｍ２２：トランジスタ（第２のトランジスタ：エンハンスメント型）
Ｍ１３、Ｍ２３：トランジスタ（第３のトランジスタ）
ＨＣ１：ヒステリシス回路
Ｍ１４、Ｍ２４：トランジスタ（第４のトランジスタ）
Ｍ１５、Ｍ２５：トランジスタ（第５のトランジスタ）
ＭＳ１：トランジスタ（第１のスイッチ）
ＭＳ２：トランジスタ（第２のスイッチ）
ＭＳ３：トランジスタ（第３のスイッチ）
Ｉ２２：電流源（第２の電流源）
【発明の属する技術分野】
本発明は、ＩＣ化に適するよう改良されたヒステリシスコンパレータの構造に関するものである。
【０００２】
【従来の技術】
図５には従来のヒステリシスコンパレータの構成の一例を示した。
図５のヒステリシスコンパレータは、大きく分けて、比較器を構成するための差動増幅回路ＥＡと、しきい値電圧を提供するための抵抗Ｒ１とＲ２と、ヒステリシス特性を発現させるための抵抗Ｒ３とトランジスタＭ３１の直列回路とから構成されている。ここで差動増幅回路ＥＡの非反転入力端子はヒステリシスコンパレータの入力端子１に接続され、差動増幅回路ＥＡの出力端子はヒステリシスコンパレータの出力端子２に接続される。また、抵抗Ｒ１とＲ２の直列回路は電源供給ラインＶCCとグランドとの間に接続され、抵抗Ｒ３とトランジスタＭ３１の直列回路は抵抗Ｒ２に対して並列接続される。そして、抵抗Ｒ１とＲ２の共通接続点は差動増幅回路ＥＡの反転入力端子に、トランジスタＭ３１のゲートは差動増幅回路ＥＡの出力端子に、それぞれ接続された回路構成となっている。
【０００３】
このような構成のヒステリシスコンパレータでは、初期状態としてトランジスタＭ３１がオフ状態であったとすると、差動増幅回路ＥＡの非反転入力端子には電源供給ラインＶCCの電圧が抵抗Ｒ１とＲ２において分圧されることで得られた第１のしきい値電圧が供給される。ここで入力端子１に供給される入力信号の電圧が第１のしきい値電圧よりも低い場合、差動増幅回路ＥＡの出力はローレベルとなる。しかし入力信号の電圧値が上昇し、それが抵抗Ｒ１とＲ２の共通接続点に現れる第１のしきい値電圧よりも高くなると、差動増幅回路ＥＡの出力はハイレベルに転換する。
【０００４】
この時、トランジスタＭ３１はオン状態に切り替わり、抵抗Ｒ２と抵抗Ｒ３が並列状態となって、差動増幅回路ＥＡの非反転入力端子には第１のしきい値電圧よりも低い第２のしきい値電圧が供給されるようになる。このため、入力信号の電圧が第１のしきい値電圧より低下しても差動増幅回路ＥＡの出力はハイレベルであり続け、さらに第２のしきい値電圧よりも低下した時にようやく差動増幅回路ＥＡの出力はローレベルに転換する。差動増幅回路ＥＡの出力がローレベルになるとトランジスタＭ３１はオフ状態に切り替わり、差動増幅回路ＥＡの非反転入力端子には初期状態と同じ第１のしきい値電圧が供給されることになる。
このような動作により、図５のヒステリシスコンパレータでは、出力端子２から出力される出力信号にヒステリシス特性が発現することになる。
【０００５】
【発明が解決しようとする課題】
図５に示すようなヒステリシスコンパレータは、構成が簡素で実用的であるが、回路の構成要素として抵抗素子を必要とするため、集積回路上に形成するには不向きであった。
すなわち、近年の集積回路はＭＯＳ技術によって製造されるのが一般的であるが、このＭＯＳ製造技術において抵抗素子はトランジスタ素子よりも広い形成面積を必要とする。
【０００６】
また、出力信号のヒステリシス特性の電圧差は３つの抵抗Ｒ１〜Ｒ３の抵抗値に依存しているが、半導体基板上に抵抗素子を形成する場合、形成領域の形状寸法だけでなく、他の要因、例えば半導体中にドープされた不純物やコンタクト部の接触抵抗、抵抗領域外の線路の抵抗成分などによっても抵抗値が変化する。このため、３つの抵抗Ｒ１〜Ｒ３の抵抗値とその比率を全製品で厳密に揃えるのは困難で、特性の均一化を図りにくいといった難点があった。
そこで本発明は、抵抗素子を使用せずに得た安定度の高い電圧をしきい値電圧として供給すように構成し、もって集積回路化の容易なヒステリシスコンパレータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明は、一方の入力端子に入力信号が供給される差動増幅回路と、主電流路が直列接続され、ゲートが共通接続された第１と第２のトランジスタを有し、安定した出力電圧を発生させる定電圧発生回路と、出力信号に応じて定電圧発生回路の出力電圧を段階的に変化させるヒステリシス回路とを具備し、ヒステリシス回路によって変化した定電圧発生回路の出力電圧を第１のしきい値電圧あるいは第２のしきい値電圧として差動回路の他方の入力端子に供給することを特徴とする。
【０００８】
【発明の実施の形態】
デプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタを直列接続し、ダイオード接続された第３のトランジスタと電流源を直列接続する。第３のトランジスタと電流源の接続点から第１と第２のトランジスタの共通接続された各ゲートにバイアスを供給するようにして、第１と第２のトランジスタの主電流路の共通接続点から安定度の高い出力電圧が得られる定電圧発生回路を構成する。一方の入力端子に外部からの入力信号が供給される差動増幅回路の他方の入力端子に対し、この定電圧発生回路の出力電圧をしきい値電圧として供給する。
【０００９】
そして、定電圧発生回路の出力電圧を段階的に変化させ、差動増幅回路の出力信号にヒステリシス特性を持たせるためのヒステリシス回路を設ける。
具体的には、定電圧発生回路の第３のトランジスタにダイオード接続された第４のトランジスタを直列接続し、同第２のトランジスタに第４のトランジスタとカレントミラー回路を構成する第５のトランジスタを直列接続する。そして、差動増幅回路の出力信号に応じて連動した動作をする第１と第２のスイッチを、それぞれ第４のトランジスタ、第５のトランジスタに対して並列に接続し、第１の形態のヒステリシス回路を構成する。
【００１０】
あるいは、新たに設けた第２の電流源にダイオード接続された第４のトランジスタを直列接続し、定電圧発生回路の第２のトランジスタに第４のトランジスタとカレントミラー回路を構成する第５のトランジスタを直列接続する。そして、差動増幅回路の出力信号に応じて動作する第１スイッチを第４のトランジスタのゲート・ソース間に接続し、第２の形態のヒステリシス回路を構成する。
第１の形態のヒステリシス回路は、第１と第２のスイッチの開閉によって第１と第４のトランジスタのゲート・ソース間電圧を変化させ、これにより定電圧発生回路の出力電圧を変化させる。一方、第２の形態のヒステリシス回路は、第１のスイッチの開閉によって第１のトランジスタのゲート・ソース間電圧を変化させ、これにより定電圧発生回路の出力電圧を変化させる。
【００１１】
【実施例】
集積回路化が容易となるように改良された、本発明によるヒステリシスコンパレータの第１の実施例の回路を図１に示した。
図１のヒステリシスコンパレータは、差動増幅回路ＥＡ１と定電圧発生回路ＶＧ１とヒステリシス回路ＨＣ１とから構成され、その各部回路は、各回路間とその内部がそれぞれ次のように接続構成されている。
【００１２】
先ず差動増幅回路ＥＡ１は、差動動作をするトランジスタＭ０１とトランジスタＭ０２のソースを共通接続し、その共通接続されたソースは電流源Ｉ０１を介してグランドに接続する。トランジスタＭ０２のドレインは、ダイオード接続されたトランジスタＭ０４を介して電源供給ラインＶCCに接続し、トランジスタＭ０１のドレインは、トランジスタＭ０４と共にカレントミラー回路を構成するトランジスタＭ０３介して電源供給ラインＶCCに接続する。そして電源供給ラインＶCCとグランドとの間には電流源Ｉ０２とトランジスタＭ０５を直列接続し、トランジスタＭ０５のゲートはトランジスタＭ０１のドレインに接続した構成となっている。
【００１３】
ここで、トランジスタＭ０１のゲートは差動増幅回路ＥＡ１の一方の入力端子としてヒステリシスコンパレータの入力端子１に接続され、トランジスタＭ０５のドレインは差動増幅回路ＥＡ１の出力端子としてヒステリシスコンパレータの出力端子２に接続される。そして、トランジスタＭ０２のゲートは差動増幅回路ＥＡ１の他方の入力端子として定電圧発生回路ＶＧ１に接続されている。
【００１４】
次に定電圧発生回路ＶＧ１は、デプレッション型のトランジスタＭ１１とエンハンスメント型のトランジスタＭ１２の主電流路を直列に接続し、トランジスタＭ１１のドレインを電源供給ラインＶCCに接続する。ダイオード接続したトランジスタＭ１３のゲートをトランジスタＭ１１とトランジスタＭ１２の共通接続されたゲートに接続し、トランジスタＭ１３のドレインを電流源Ｉ１１を介して電源供給ラインＶCCに接続した構成となっている。
ここで、トランジスタＭ１１とトランジスタＭ１２の主電流路の共通接続点は定電圧発生回路ＶＧ１の出力端子として差動増幅回路ＥＡ１内のトランジスタＭ０２のゲートに接続されている。そしてトランジスタＭ１２およびトランジスタＭ１３の各ソースはそれぞれヒステリシス回路ＨＣ１の所定位置に接続されている。
【００１５】
最後にヒステリシス回路ＨＣ１は、トランジスタＭ１４とトランジスタＭ１５の各ゲートと各ソースをそれぞれ共通接続し、トランジスタＭ１４をダイオード接続にする。トランジスタＭ１４の主電流路に並列にトランジスタＭＳ１を接続し、トランジスタＭ１５の主電流路に並列にトランジスタＭＳ２を接続した構成となっている。
ここで、トランジスタＭ１４のドレインは定電圧発生回路ＶＧ１内のトランジスタＭ１３のソースに接続され、トランジスタＭ１５のドレインは定電圧発生回路ＶＧ１内のトランジスタＭ１２のソースに接続され、トランジスタＭＳ１とトランジスタＭＳ２のそれぞれのゲートは共通接続された上で出力端子２に接続されている。
【００１６】
以上のような構成を持つ図１のヒステリシスコンパレータでは、先ずトランジスタＭ１３とトランジスタＭ１４の主電流路に電流源Ｉ１１からの電流が流れることにより、定電圧発生回路ＶＧ１とヒステリシス回路ＨＣが動作を開始する。なお、この時のトランジスタＭＳ１とＭＳ２は初期状態としてオフ状態とする。
ここで、トランジスタＭ１４とトランジスタＭ１５はカレントミラー回路を構成しているため、トランジスタＭ１５のドレイン電流はトランジスタＭ１４のドレイン電流（＝電流源Ｉ１１の供給電流）と、トランジスタＭ１４とＭ１５の各｛Ｗ／Ｌ｝（＝チャネル幅／チャネル長）の比によって決定される。
【００１７】
このように、各トランジスタＭ１１〜Ｍ１５に、電流源Ｉ１１から供給される電流と、当該電流とトランジスタＭ１４、Ｍ１５の各｛Ｗ／Ｌ｝によって決まる電流とが流れることにより、トランジスタＭ１１とＭ１２の主電流路の共通接続点には、定電圧発生回路ＶＧ１の出力電圧Ｖoutとして次式のような電圧が現れる。
Ｖout＝ＶGS14＋ＶGS13−ＶGS11（＝ＶTH1） （式１）
ただし、ＶGS14はトランジスタＭ１４のゲート・ソース間電圧、ＶGS13はトランジスタＭ１３のゲート・ソース間電圧、ＶGS11はトランジスタＭ１１のゲート・ソース間電圧である。そして、この式１の定電圧発生回路ＶＧ１の出力電圧Ｖoutは、第１のしきい値電圧ＶTH1として差動増幅回路ＥＡ１の他方の入力端子に供給されることになる。
【００１８】
入力端子１に供給される入力信号の電圧が上の第１のしきい値ＶTH1よりも低い場合、差動増幅回路ＥＡ１から出力端子２に供給される出力信号はローレベルとなる。ところが入力信号の電圧が上昇し、第１のしきい値ＶTH1よりも高くなると、差動増幅回路ＥＡ１から出力端子２に供給される出力信号はハイレベルとなる。するとトランジスタＭＳ１、ＭＳ２がオン状態に転換し、トランジスタＭ１２とＭ１３のソース端子は直接、グランドに接続される。その結果、定電圧発生回路ＶＧ１の出力電圧Ｖoutは、次の式２のようにトランジスタＭ１４のゲート・ソース間電圧の分だけ減少する。
Ｖout＝ＶGS13−ＶGS11（＝ＶTH2） （式２）
そして、この定電圧発生回路ＶＧ１の出力電圧Ｖoutは、入力信号の電圧が第１のしきい値ＶTH1よりも高くなった直後から、第２のしきい値電圧ＶTH2として差動増幅回路ＥＡ１の他方の入力端子に供給されることになる。
【００１９】
ただし、厳密には式１と式２の中のトランジスタＭ１１のゲート・ソース間電圧ＶGS11が同一であるとは限らない。それは、トランジスタ素子のゲート・ソース間電圧はドレイン電流に依存し、トランジスタＭ１５が短絡されることでトランジスタＭ１１のドレイン電流が変化する場合が有るためである。ここでは説明の簡略化と理解の容易化のため、式１と式２のトランジスタＭ１１のゲート・ソース間電圧ＶGS11は同一とし、図１中の各トランジスタＭ１２〜Ｍ１５は、そうなるように形成されているものとする。
【００２０】
各式１、２から明らかなように、第２のしきい値電圧ＶTH2は第１のしきい値電圧ＶTH1よりも低い。このため、入力信号の電圧が第１のしきい値電圧ＶTH1より低くなっても、第２のしきい値電圧ＶTH2よりも高ければ、差動増幅回路ＥＡ１の出力信号はハイレベルを維持する。そして、入力信号の電圧が第２のしきい値電圧ＶTH2よりも低くなってようやく、差動増幅回路ＥＡ１の出力信号はローレベルとなる。差動増幅回路ＥＡ１の出力信号がローレベルとなるとトランジスタＭＳ１とＭＳ２はオフ状態に転換し、定電圧発生回路ＶＧ１の出力電圧Ｖoutは式１で表わされる電圧値（第１のしきい値電圧ＶTH1）に復帰する。
図１のヒステリシスコンパレータでは、このような動作によって、出力信号に図２に示すようなヒステリシス特性が発現することになる。
【００２１】
この図１のヒステリシスコンパレータは、従来のヒステリシスコンパレータよりも回路構成要素の数がはるかに多い。しかし、抵抗素子を使用していないので半導体基板上でのヒステリシスコンパレータの占有面積が増加することはほとんど無い。また、定電圧発生回路ＶＧ１の出力電圧は、電流源Ｉ１１の出力電流の値と、トランジスタＭ１１〜Ｍ１５の比較的制御が容易な物理的パラメータ、例えば｛Ｗ／Ｌ｝など、によって設定されるため、特性の均一化が容易である。
【００２２】
なお、先の説明では、便宜上、トランジスタＭ１１のゲート・ソース間電圧ＶGS11を同一としたが、トランジスタＭＳ１、ＭＳ２のオン・オフ状態に伴ってトランジスタＭ１１のドレイン電流が変化するように各トランジスタＭ１２〜Ｍ１５を形成すれば、トランジスタＭ１１のゲート・ソース間電圧ＶGS11はドレイン電流に応じて変化する。これを利用すれば出力信号に現れるヒステリシス特性をトランジスタＭ１４のゲート・ソース間電圧だけでなく、トランジスタＭ１５のドレイン電流によっても調整することが出来る。このため設計の自由度が上がるという付帯効果も得られる。
【００２３】
また、図１のヒステリシスコンパレータは、トランジスタＭＳ１、ＭＳ２がオン状態の時には、定電圧発生回路ＶＧ１とヒステリシス回路ＨＣ１の部分が特開平９−２３７１２６号公報に示された定電圧発生回路と同じ回路構成となる。このため、トランジスタＭ１１とＭ１２の主電流路の共通接続点には安定度の高い電圧が得られ、各トランジスタＭ１１〜Ｍ１５の形成条件を適切に設定することで温度変化の影響をほとんど受けない電圧とすることができる。これにより、出力信号のヒステリシス特性を周囲温度の変化に対して変動し難くいものとすることができる。なお、定電圧発生回路ＶＧ１の安定度の高い電圧を発生する機構については先の文献に譲る。
【００２４】
図３には本発明によるヒステリシスコンパレータの第２の実施例の回路を示した。
図３において、先ず差動増幅回路ＥＡ２は、差動動作をするトランジスタＭ０１とトランジスタＭ０２のソースを共通接続し、その共通接続されたソースは電流源Ｉ０１を介してグランドに接続する。トランジスタＭ０１のドレインは、ダイオード接続されたトランジスタＭ０６を介して電源供給ラインＶCCに接続し、トランジスタＭ０２のドレインは、トランジスタＭ０６と共にカレントミラー回路を構成するトランジスタＭ０７介して電源供給ラインＶCCに接続する。
【００２５】
そして電源供給ラインＶCCとグランドとの間にはトランジスタＭ０８と電流源Ｉ０３を直列接続し、トランジスタＭ０８のゲートはトランジスタＭ０２のドレインに接続した構成となっている。
ここで、トランジスタＭ０１のゲートは差動増幅回路ＥＡ２の一方の入力端子としてヒステリシスコンパレータの入力端子１に接続され、トランジスタＭ０８のドレインは差動増幅回路ＥＡ２の出力端子としてヒステリシスコンパレータの出力端子２に接続される。そして、トランジスタＭ０２のゲートは差動増幅回路ＥＡ２の他方の入力端子として定電圧発生回路ＶＧ２に接続されている。
【００２６】
次に定電圧発生回路ＶＧ２は、デプレッション型のトランジスタＭ２１とエンハンスメント型のトランジスタＭ２２の主電流路を直列に接続し、トランジスタＭ２１のドレインを電源供給ラインＶCCに接続する。ダイオード接続したトランジスタＭ２３のゲートをトランジスタＭ２１とトランジスタＭ２２の共通接続されたゲートに接続し、トランジスタＭ２３のドレインを電流源Ｉ２１を介して電源供給ラインＶCCに接続する。そして、トランジスタＭ２２とトランジスタＭ２３のそれぞれのソースをグランドに接続した構成となっている。
ここで、トランジスタＭ１１とトランジスタＭ１２の主電流路の共通接続点は定電圧発生回路ＶＧ１の出力端子として差動増幅回路ＥＡ１内のトランジスタＭ０２のゲートに接続されている。
【００２７】
最後にヒステリシス回路ＨＣ２は、トランジスタＭ２４とトランジスタＭ２５の各ゲートと各ソースをそれぞれ共通接続し、トランジスタＭ２４をダイオード接続にする。トランジスタＭ２４のドレインは電流源Ｉ２２を介して電源供給ラインＶCCに接続し、トランジスタＭ２４とトランジスタＭ２５の共通接続されたソースをグランドに接続する。そしてトランジスタＭ２４のゲート・ソース間にトランジスタＭＳ３を接続した構成となっている。
ここで、トランジスタＭ２５のドレインは定電圧発生回路ＶＧ１内のトランジスタＭ２１、Ｍ２２の主電流路の共通接続点に接続され、トランジスタＭＳ３のゲートは出力端子２に接続されている。
【００２８】
以上のような構成とした図３の回路において、差動増幅回路ＥＡ２は、その回路構成上、入力端子１に入力信号が供給されていない場合、すなわち初期状態ではトランジスタＭ０２、トランジスタＭ０８がオン状態となって出力端子２の位置の出力信号をハイレベルにする。出力信号がハイレベルであることにより、ヒステリシス回路ＨＣ２のトランジスタＭＳ３はオン状態となり、トランジスタＭ２５はオフ状態となる。この時、トランジスタＭ２１とＭ２２の主電流路の共通接続点には次の式３で表わされる出力電圧Ｖoutが現れる。
Ｖout＝ＶGS23−ＶGS21 （ I22 ）（＝ＶTH1） （式３）
【００２９】
ここで、ＶGS23はトランジスタＭ２３のゲート・ソース間電圧、ＶGS11 （ I22 ）はトランジスタＭ２１の主電流路に実質的にトランジスタＭ２２に流入する電流Ｉ22のみが流れる時のトランジスタＭ２１のゲート・ソース間電圧である。そして、この式３で表わされる定電圧発生回路ＶＧ２の出力電圧Ｖoutは、第１のしきい値電圧ＶTH1として差動増幅回路ＥＡ２の他方の入力端子に供給されることになる。
【００３０】
入力端子１に供給される入力信号の電圧が第１のしきい値ＶTH1よりも低い場合、差動増幅回路ＥＡ２から出力端子２に供給される出力信号はハイレベルとなる。ところが入力信号の電圧が上昇し、第１のしきい値ＶTH1よりも高くなると、差動増幅回路ＥＡ２から出力端子２に供給される出力信号はローレベルとなる。するとトランジスタＭＳ３はオフ状態に転換し、トランジスタＭ２４、Ｍ２５に電流が流れるようになる。そしてトランジスタＭ２１の主電流路にはトランジスタＭ２２に流入する電流Ｉ22の他にトランジスタＭ２５に流入する電流Ｉ25も流れ、トランジスタＭ２１のゲート・ソース間電圧は電圧ＶGS11 （ I22 ）よりも大きい電圧ＶGS11 （ I22+I25 ）となる。
【００３１】
その結果、トランジスタＭ２１とＭ２２の主電流路の共通接続点には次の式４で表わされる出力電圧Ｖoutが現れる。
Ｖout＝ＶGS23−ＶGS21 （ I22+I25 ）（＝ＶTH2） （式４）
この式４の定電圧発生回路ＶＧ２の出力電圧Ｖoutは、入力信号の電圧が第１のしきい値ＶTH1よりも高くなった直後から、第２のしきい値電圧ＶTH2として差動増幅回路ＥＡ２の他方の入力端子に供給されることになる。
【００３２】
トランジスタＭ２１のゲート・ソース間電圧はＶGS11 （ I22 ）＜ＶGS11 （ I22+I25 ）であるため、第２のしきい値電圧ＶTH2は第１のしきい値電圧ＶTH1よりも低い。このため、入力信号の電圧値が第１のしきい値電圧ＶTH1より低くなっても、第２のしきい値電圧ＶTH2よりも高ければ、差動増幅回路ＥＡ２の出力信号はローレベルを維持する。そして、入力信号の電圧が第２のしきい値電圧ＶTH2よりも低くなってようやく、差動増幅回路ＥＡ２の出力信号はハイレベルに復帰する。差動増幅回路ＥＡ２の出力信号がハイレベルとなるとトランジスタＭＳ３はオン状態に転換し、定電圧発生回路ＶＧ２の出力電圧Ｖoutは式３で表わされる電圧値（第１のしきい値電圧ＶTH1）に復帰する。
図３のヒステリシスコンパレータでは、このような動作によって出力信号に図４に示すようなヒステリシス特性が発現することになる。
【００３３】
図１のヒステリシスコンパレータは、定電圧発生回路ＶＧ１の出力電圧（＝しきい値電圧）を、トランジスタＭ１４のゲート・ソース間電圧の有無とトランジスタＭ１１のゲート・ソース間電圧の電流依存性を利用して変化させるものであった。これに対して図３のヒステリシスコンパレータは、定電圧発生回路ＶＧ２の出力電圧（＝しきい値電圧）を、トランジスタＭ２１のゲート・ソース間電圧の電流依存性のみを利用して変化させるものである。原理と構成に若干の違いがあるが、図３の回路は図１と同様に、半導体基板上でのヒステリシスコンパレータの占有面積が増加することは無く、特性の均一化が容易である。また、安定度の高い電圧が得られ、周囲温度の変化に対して特性変動を起こし難くすることができる。
【００３４】
なお、図３のヒステリシスコンパレータは、図１のヒステリシスコンパレータに比べて、第１と第２のしきい値電圧の電圧幅を広くすることは困難である。しかし図３のヒステリシスコンパレータは、図１のヒステリシスコンパレータに比べて、ダイオード接続されるトランジスタの直列段数が少ないため、近年における集積回路の駆動電圧の低電圧化に対応することが容易であるという特徴を有している。
【００３５】
【発明の効果】
以上に説明したように本発明によるヒステリシスコンパレータは、デプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタの直列回路を有し、第１と第２のトランジスタの主電流路の共通接続点から安定度の高い出力電圧が得られる定電圧発生回路を構成する。一方の入力端子に外部からの入力信号が供給される差動増幅回路の他方の入力端子に対し、この定電圧発生回路の出力電圧をしきい値電圧として供給する。そして、定電圧発生回路の出力電圧を段階的に変化させ、差動増幅回路の出力信号にヒステリシス特性を持たせるためのヒステリシス回路を設けた構成を特徴としている。
【００３６】
このような本発明によれば、抵抗素子を使用しないトランジスタ回路でヒステリシスコンパレータが構成される。回路構成要素の数は増加するが、半導体基板上でのヒステリシスコンパレータの占有面積が増加することが無く、しかも特性の均一化が容易である。また、周囲温度の変化に対して特性変動を起こし難くすることができる。これにより、集積回路化の容易なヒステリシスコンパレータを提供することができる。
【図面の簡単な説明】
【図１】 本発明によるヒステリシスコンパレータの第１の実施例の回路図。
【図２】 図１の回路の出力信号に現れるヒステリシス特性を表わす図。
【図３】 本発明によるヒステリシスコンパレータの第２の実施例の回路図。
【図４】 図３の回路の出力信号に現れるヒステリシス特性を表わす図。
【図５】 従来の代表的なヒステリシスコンパレータの構成を示す図。
【符号の説明】
１：入力端子 ２：出力端子 ＥＡ１：差動増幅回路
ＶＧ１：定電圧発生回路
Ｉ１１：電流源
Ｍ１１、Ｍ２１：トランジスタ（第１のトランジスタ：デプレッション型）
Ｍ１２、Ｍ２２：トランジスタ（第２のトランジスタ：エンハンスメント型）
Ｍ１３、Ｍ２３：トランジスタ（第３のトランジスタ）
ＨＣ１：ヒステリシス回路
Ｍ１４、Ｍ２４：トランジスタ（第４のトランジスタ）
Ｍ１５、Ｍ２５：トランジスタ（第５のトランジスタ）
ＭＳ１：トランジスタ（第１のスイッチ）
ＭＳ２：トランジスタ（第２のスイッチ）
ＭＳ３：トランジスタ（第３のスイッチ）
Ｉ２２：電流源（第２の電流源）
Claims (4)
- 外部からの入力信号に対してヒステリシス特性を示す出力信号を発生させるためのヒステリシスコンパレータであって、
一方の入力端子に該入力信号が供給される差動増幅回路と、
デプレッション型の前記第１のトランジスタと、エンハンスメント型の前記第２のトランジスタと、ダイオード接続された第３のトランジスタとを具備し、該第１と第２のトランジスタの主電流路直列され、該第１と第２と第３のトランジスタのゲートが共通接続され、安定した出力電圧を発生させる定電圧発生回路と、
所定の電流源から電流供給を受ける第４のトランジスタと、該第４のトランジスタとカレントミラー回路を構成し、該第１のトランジスタを流れる電流の少なくとも一部が通過する該第５のトランジスタとを具備し、該第５のトランジスタの主電流路の状態を該出力信号に応じて制御することで電流依存性を持つ該第１のトランジスタのゲート・ソース間電圧を変化させ、該出力信号に応じて該定電圧発生回路の出力電圧を段階的に変化させるヒステリシス回路とを具備し、
該ヒステリシス回路によって変化した該定電圧発生回路の出力電圧を第１のしきい値電圧あるいは第２のしきい値電圧として該差動回路の他方の入力端子に供給することを特徴とするヒステリシスコンパレータ。 - 前記定電圧発生回路が、前記第３のトランジスタに直列に設けられた第１の電流源を具備し、該第３のトランジスタと該第１の電流源の接続点が前記第１と第２のトランジスタのゲートの共通接続点と接続された構成を持つことを特徴とする、請求項１に記載したヒステリシスコンパレータ。
- 前記ヒステリシス回路が、ダイオード接続された第４のトランジスタと、該第４のトランジスタとゲート同士が共通接続された第５のトランジスタと、前記出力信号に応じて第４のトランジスタのドレイン・ソース間を短絡すると同時に該第４のトランジスタをオフ状態にする第１のスイッチと、該第１のスイッチに連動して該第５のトランジスタのドレイン・ソース間を短絡する第２のスイッチとを具備し、
該第４のトランジスタは前記第３のトランジスタに直列に接続され、該第５のトランジスタは前記第２のトランジスタに直列に接続された構成を持つことを特徴とする、請求項２に記載したヒステリシスコンパレータ。 - 前記ヒステリシス回路が、ダイオード接続された第４のトランジスタと、該第４のトランジスタとゲート同士が共通接続される第５のトランジスタと、前記出力信号に応じて第４のトランジスタをオフ状態にする第３のスイッチと、該第４のトランジスタに直列接続された第２の電流源とを具備し、
該第５のトランジスタは前記第２のトランジスタに並列に接続された構成を持つことを特徴とする、請求項２に記載したヒステリシスコンパレータ。
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