JP4249599B2 - 基準電圧回路 - Google Patents

Description

本発明は基準電圧回路に係り、特に低消費電流化を要する半導体集積回路装置に組み込むのに好適な基準電圧回路に関する。

電源電圧及び温度変動に対して一定の電圧出力を得る基準電圧回路として、バンドギャップリファレンス回路が用いられる。その一例として、特開２００２−１４９２５２号公報に記載されているバンドギャップリファレンス回路を図３に示す。

図３において、電源ＶＣＣと出力端子ＯＵＴとの間にＰＭＯＳトランジスタＰ１のソース，ドレインがそれぞれ接続している。また、出力端子ＯＵＴと基準電位（以下、ＧＮＤと記す）との間には、出力端子ＯＵＴからＧＮＤへ向かう方向を通電方向とした抵抗Ｒ１とダイオードＤ１の直列回路と、同じく抵抗Ｒ２と抵抗Ｒ３とダイオードＤ２の直列回路とが並列接続し、抵抗Ｒ１とダイオードＤ１との接続点及び抵抗Ｒ２と抵抗Ｒ３との接続点がそれぞれコンパレータ４の入力Ｓ４，Ｓ５にそれぞれ接続している。コンパレータ４の出力Ｓ３はＰＭＯＳトランジスタＰ１のゲートに接続している。

以下、動作につき説明する。

ダイオードＤ１に対するダイオードＤ２の接合面積比をｎ、ダイオードＤ１，Ｄ２に流れる電流をＩ１，Ｉ２、ダイオードＤ１，Ｄ２の順電圧降下をＶｄ１，Ｖｄ２、とすると
Ｖｄ１＝（ｋ・Ｔ／ｑ）・ｌｎ［Ｉ１／Ｉｓ］ …（１）
Ｖｄ２＝（ｋ・Ｔ／ｑ）・ｌｎ［Ｉ２／（ｎ・Ｉｓ）］ …（２）
となる。ここでｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量、Ｉｓはダイオードの逆方向飽和電流である。コンパレータ４のオフセット電圧は０とすると
Ｉ２・Ｒ３＋Ｖｄ２＝Ｖｄ１ …（３）
Ｒ１＝Ｒ２と設定すれば、Ｉ１＝Ｉ２＝Ｉとなり（１），（２）式より
Ｉ・Ｒ３＝(ｋ・Ｔ／ｑ)・｛ｌｎ［Ｉ／Ｉｓ］−ｌｎ［Ｉ／(ｎ・Ｉｓ)］｝
＝（ｋ・Ｔ／ｑ）ｌｎｎ …（４）
これより、このバンドギャップリファレンス回路の出力端子ＯＵＴの電圧（以下、VREFと記す）は次の（５）式で表される。

ＶＲＥＦ＝（Ｒ１／Ｒ３）・（ｋ・Ｔ／ｑ）・ｌｎｎ＋Ｖｄ１ …（５）
また、ＶＲＥＦの温度依存性は(５）式を温度で微分することにより次の(６）式で表される。

ｄＶＲＥＦ／ｄＴ＝（Ｒ１／Ｒ３）・（ｋ／ｑ）・ｌｎｎ＋ｄＶｄ１／ｄＴ…（６）
（５）式には、電源ＶＣＣの係数がないため、ＶＲＥＦは電源電圧に依存しないことになる。また、（６）式の第一項は正、第二項は負の温度係数となるから、（Ｒ１／Ｒ３）・（ｋ／ｑ）・ｌｎｎ＝｜ｄＶｄ１／ｄＴ｜となるようにダイオードＤ１，Ｄ２の面積比及び抵抗Ｒ１，Ｒ３の抵抗比を設定すれば、温度依存のない基準電圧回路を得ることができる。

特開２００２−１４９２５２号公報

上記従来の回路において、消費電流低減のためには、抵抗Ｒ１，Ｒ２，Ｒ３の値を大きく設定してバイアス電流を減少させるとともにコンパレータ４のバイアス電流を低減する必要がある。これらの電流は電源ＶＣＣよりもたらされるため、電源ＶＣＣ電圧の増大に伴なって増大傾向を持ち、低消費電流化を図る上での障害となる。

本発明の目的は、上記バイアス電流の増大を防ぎ、低消費電流化に適した基準電圧回路を提供することにある。

更に本発明は、上記バイアス電流低減に伴なう基準電圧回路の起動時間の増大を防止した基準電圧回路を提供することにある。

本発明は、出力端子と、
制御端子と、
第１の抵抗と、
第１の抵抗に直列接続する第１の半導体素子と、
直列接続した第２の抵抗及び第３の抵抗と、
第３の抵抗に直列接続した第２の半導体素子と、
第１の抵抗と第１の半導体素子との接続点と第２の抵抗と第３の抵抗との接続点とを比較入力としたコンパレータと、
前記コンパレータの出力に応じて前記第１の抵抗及び第２の抵抗へバイアス電流を供給するバイアス電流供給手段と、
出力端子と基準電位との間に接続し基準電流を生成するバイアス回路と、
前記制御端子の入力信号に応じて前記出力端子の電位をプルアップする起動回路と、を具備し、
前記バイアス回路における基準電流に応じて前記コンパレータの動作電流を規定するとともに、前記バイアス回路における基準電流の通流開始を受けて前記起動回路を停止制御するようにしたことを特徴とする基準電圧回路を開示する。

本発明によれば、出力端子の電圧を利用して定電流を作るバイアス回路を設け、該バイアス回路の出力電圧によってコンパレータバイアス電流を規定するようにしたことにより、電源電圧の大きさに依らず常に低消費電流化を図れる基準電圧回路を得ることができる。また起動回路を設けたことにより、低消費電流化を図りつつ速やかな出力電圧立上がりを実現する基準電圧回路が得られるようにしたものである。

以下、本発明の第１の実施例を図１により説明する。

図１において、電源ＶＣＣにソースを接続したＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ４のドレインに各ソースを共通接続したＰＭＯＳトランジスタＰ２，Ｐ３と、ドレインとゲートを短絡しそのドレインをＰＭＯＳトランジスタＰ２のドレインに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ２と、ドレインをＰＭＯＳトランジスタＰ３のドレインに、ゲートをＮＭＯＳトランジスタＮ２のゲートに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ３とでコンパレータ４を構成し、PMOSトランジスタＰ２及びＰ３のゲートがそれぞれコンパレータ入力Ｓ４，Ｓ５、またPMOSトランジスタＰ３ドレインがコンパレータ出力Ｓ３となっている。

また基準電圧回路の出力端子ＯＵＴにソースを、ＧＮＤにゲートをそれぞれ接続した
ＰＭＯＳトランジスタＰ６と、ドレインとゲートを短絡しそのドレインをＰＭＯＳトランジスタＰ６のドレインに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ５と、ゲートをＮＭＯＳトランジスタＮ５のゲートに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ４と、ドレインとゲートを短絡しそのドレインをＮＭＯＳトランジスタＮ４のドレインに、ソースを電源ＶＣＣにそれぞれ接続したＰＭＯＳトランジスタＰ５とでバイアス回路２を構成し、ＰＭＯＳトランジスタＰ５のゲート・ドレインがバイアス回路２の出力ノードＳ１となっている。

また一方の入力端子を制御端子ＳＴＢに接続したＮＯＲゲートＧ２と、一方の入力端子をＮＯＲゲートＧ２の出力に、またその出力をＮＯＲゲートＧ２のもう一方の入力端子にそれぞれ接続したＮＯＲゲートＧ１と、一方の入力端子を制御端子ＳＴＢに、もう一方の入力端子をＮＯＲゲートＧ２の出力端子にそれぞれ接続したＮＯＲゲートＧ３と、電源
ＶＣＣにソースを、ドレインをＮＯＲゲートＧ１のもう一方の入力端子にそれぞれ接続したＰＭＯＳトランジスタＰ７と、ドレインをＰＭＯＳトランジスタＰ７のドレインに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ６と、電源ＶＣＣにソースを、ドレインをＰＭＯＳトランジスタＰ７のゲートにそれぞれ接続し、ゲートをインバータ
Ｇ４を介して制御端子ＳＴＢに接続したＰＭＯＳトランジスタＰ８とで起動回路３を構成し、ＮＯＲゲートＧ３の出力端子が出力ノードＳ２となっている。

さらに、ソースを電源ＶＣＣに、ドレインを出力端子ＯＵＴに、上記コンパレータ４の出力Ｓ３にゲートをそれぞれ接続したＰＭＯＳトランジスタＰ１と、ドレインをＰＭＯＳトランジスタＰ１のゲートに、ソースをＧＮＤにそれぞれ接続し、ゲートを上記起動回路出力ノードＳ２に接続したＮＭＯＳトランジスタＮ１と、ソースを電源ＶＣＣに接続し、ドレイン，ゲートをＮＭＯＳトランジスタＮ１のドレイン、インバータＧ４出力にそれぞれ接続したＰＭＯＳトランジスタＰ９と、出力端子ＯＵＴにそれぞれの一端を共通接続した抵抗Ｒ１，Ｒ２と、抵抗Ｒ１の他端にアノードを、ＧＮＤにカソードをそれぞれ接続したダイオードＤ１と、抵抗Ｒ２と直列接続した抵抗Ｒ３と、抵抗Ｒ３にアノードを、GNDにカソードをそれぞれ接続したダイオードＤ２と、ドレインを出力端子に、ソースをGNDに、ゲートを制御端子ＳＴＢにそれぞれ接続したＮＭＯＳトランジスタＮ７と、が設けられ、ダイオードＤ１のアノードがコンパレータ４の入力Ｓ４に、抵抗Ｒ２と抵抗Ｒ３の接続点がコンパレータ４の入力Ｓ５に、ＰＭＯＳトランジスタＰ１のゲートがコンパレータ４の出力Ｓ３に、それぞれ接続し、またバイアス回路２の出力Ｓ１が起動回路３内PMOSトランジスタＰ７ゲート、及びコンパレータ４内ＰＭＯＳトランジスタＰ４ゲートに接続されている。

以下、本実施例の動作につき説明する。

制御端子ＳＴＢがＨｉｇｈレベル入力時は、ＮＯＲゲートＧ３出力がＬｏｗとなるから、ＮＭＯＳトランジスタＮ１はオフ、ＰＭＯＳトランジスタＰ９がオンとなり、ＰＭＯＳトランジスタＰ１はオフ状態となる。また起動回路３内ＰＭＯＳトランジスタＰ８がオンすることでノードＳ１がＨｉｇｈとなリ、コンパレータ４内ＰＭＯＳトランジスタＰ４、及びバイアス回路２内ＰＭＯＳトランジスタＰ５が共にオフ状態となる。さらにＮＭＯＳトランジスタＮ７がオンすることで出力端子ＯＵＴはＧＮＤレベルとなり、バイアス回路２内の電流も０となって基準電圧回路は停止状態となる。なおここでＮＭＯＳトランジスタＮ７による出力端子ＯＵＴのＧＮＤ電位への固定は、バイアス回路２の動作電流を０にするためのものであり、例えば制御端子ＳＴＢによりＰＭＯＳトランジスタＰ６のゲートを制御するようにしても良く、同等の機能が果たせれば他の構成によっても良い。

またこのとき、起動回路３内ＮＯＲゲートＧ１は、ＮＭＯＳトランジスタＮ６のオンにより、これに接続した入力側がＬｏｗ、またＮＯＲゲートＧ２出力もＬｏｗ出力となっているから、両入力がＬｏｗとなってその出力はＨｉｇｈとなる。この状態がＮＯＲゲートＧ１，Ｇ２から成るフリップフロップ回路にラッチされる。

次いで制御端子ＳＴＢがＬｏｗレベル入力となると、上記ＮＭＯＳトランジスタＮ７、及び起動回路３内ＰＭＯＳトランジスタＰ８はオフ状態となる。さらに起動回路３内NORゲートＧ３は、ＮＯＲゲートＧ２出力がＬｏｗ状態を保持しているから、両入力がＬｏｗとなり、出力ノードＳ２をＨｉｇｈにする。ノードＳ２のＨｉｇｈを受けてＮＭＯＳトランジスタＮ１がオンし、ＰＭＯＳトランジスタＰ１ゲート電位を引き下げ、これによってＰＭＯＳトランジスタＰ１がオンする。ＰＭＯＳトランジスタＰ１がオンすると、出力端子ＯＵＴ電位は上昇し、バイアス回路２内ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５の直列回路に電流が流れ始める。ＮＭＯＳトランジスタＮ５に電流が流れると、これとカレントミラー接続構成となっているＮＭＯＳトランジスタＮ４もそのミラー比に応じた電流を流す状態となり、電源ＶＣＣに接続したＰＭＯＳトランジスタＰ５から
ＮＭＯＳトランジスタＮ４へ電流が流れることになる。ＰＭＯＳトランジスタＰ５に電流が流れると、これとカレントミラー接続したコンパレータ４内ＰＭＯＳトランジスタＰ４、及び起動回路３内ＰＭＯＳトランジスタＰ７にもミラー比に応じた電流が流れることになる。起動回路３内ＮＭＯＳトランジスタＮ６は制御端子ＳＴＢがＬｏｗレベルにあるからオフ状態にあり、ＰＭＯＳトランジスタＰ７に電流が流れることにより、ＮＭＯＳトランジスタＮ６との接続点、すなわちＮＯＲゲートＧ１入力をＨｉｇｈレベルに上昇させる。これにより、ＮＯＲゲートＧ１出力はＬｏｗとなり、またこれを受けてＮＯＲゲート
Ｇ２出力はＨｉｇｈとなる。ＮＯＲゲートＧ２出力のＨｉｇｈを受けてＮＯＲゲートＧ３出力、すなわちノードＳ２がＬｏｗとなり、ＮＭＯＳトランジスタＮ１はオフ状態となる。ＮＭＯＳトランジスタＮ１がオフ状態となったことで、ＰＭＯＳトランジスタＰ１ゲートは、コンパレータ４の出力Ｓ３によって制御されることとなり、従来例で説明した通りの所定の電位ＶＲＥＦを出力端子ＯＵＴに送出する定常状態に遷移する。

定常状態においては、上記ＶＲＥＦ電位にてバイアス回路２が動作することになるから、その動作電流は電源ＶＣＣの大きさに依らず、定電流となる。また当該回路からカレントミラー接続したコンパレータ４のバイアス源、すなわちＰＭＯＳトランジスタＰ４部も定電流となる。バイアス回路２内ＰＭＯＳトランジスタＰ６の定数設定やミラー比の設定により、容易に上記定電流値を設定することができ、所望の低電流化を図ることができる。バンドギャップ回路の出力電圧は通常１.１Ｖ 程度の定電圧であり、比較的低インピーダンスでも低電流を得易い。これは集積回路上、少ないデバイス面積で低電流を作り易いことを意味する。例えばＰＭＯＳトランジスタＰ６のオン抵抗を５０ｋΩ、ＮＭＯＳトランジスタＮ５のゲート・ソース間電圧ＶＧＳを０.５Ｖとおくと、（１.１Ｖ−０.５Ｖ）／５０ｋΩ＝１２μＡが得られることになる。

なお、ここでＰＭＯＳトランジスタＰ６によってバイアス回路２の動作電流を決めるように記載したが、これに限定されるものではなく、例えばＰＭＯＳトランジスタＰ６は抵抗であっても良く、またそれを廃してＮＭＯＳトランジスタＮ５の定数設定で電流値を設定しても構わない。また起動回路３の構成も図１に示した構成に限定されるものではなく、同等の機能を有するものであれば他の構成によっても構わない。

また上記の如く、起動回路３はバイアス回路２が動作開始すると、自動的にＰＭＯＳトランジスタＰ１による出力端子ＯＵＴのプルアップ動作を解除する働きをするため、必要最小限の起動期間及び消費電流での起動が可能である。通常コンパレータ４のバイアス電流を絞ってしまうと出力端子ＯＵＴの電圧立上がりが遅くなるが、上記起動回路３により、これを改善することが可能である。

本実施例によれば、出力端子ＯＵＴとＧＮＤとの間に設けたバイアス回路２の出力電圧によってコンパレータ４のバイアス電流を決めることで、前記バイアス電流を電源ＶＣＣの大きさに依らない定電流とすることができ、容易に低消費電流化が図れる基準電圧回路を得ることができる。また起動回路３により、速やかな出力電圧の立上がりと、必要最小限の起動期間での立上がりを実現し得る基準電圧回路を得ることができる。

次に、本発明の第２の実施例を図２により説明する。

図２は、図１におけるバイアス回路の構成のみを変えたものである。すなわち、電源
ＶＣＣにドレインを、出力端子ＯＵＴにゲートをそれぞれ接続したNMOSトランジスタＮ８と、ドレインとゲートを短絡しそのドレインをＮＭＯＳトランジスタＮ８のソースに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ５と、ゲートをＮＭＯＳトランジスタＮ５のゲートに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ４と、ドレインとゲートを短絡しそのドレインをＮＭＯＳトランジスタＮ４のドレインに、ソースを電源ＶＣＣにそれぞれ接続したＰＭＯＳトランジスタＰ５とでバイアス回路２Ａを構成し、ＰＭＯＳトランジスタＰ５のゲート・ドレインがバイアス回路２Ａの出力ノードＳ１となっている。

バイアス回路２Ａにおいて、ＮＭＯＳトランジスタＮ８を用いたことにより、ＮＭＯＳトランジスタＮ５のドレイン電位は出力端子ＯＵＴ電位からＮＭＯＳトランジスタＮ８のしきい値電圧Ｖｔｈ分低下した電圧となるから、更なる低電流設定が容易に可能となる。

このように上述した本実施例によれば、本発明の第１の実施例の効果に加え、容易に低電流設定が可能となり集積化に有利な基準電圧回路を得ることが可能になる。

本発明は、半導体集積回路装置用の基準電圧回路における低消費電流かをはかれる。

本発明の第１の実施例の構成を示す回路図である。 本発明の第２の実施例の構成を示す回路図である。 従来の構成を示す回路図である。

符号の説明

２，２Ａ バイアス回路
３ 起動回路
４ コンパレータ
ＶＣＣ 電源
ＯＵＴ 出力端子
ＳＴＢ 制御端子
Ｄ１，Ｄ２ ダイオード
Ｒ１〜Ｒ３ 抵抗
Ｐ１〜Ｐ８ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ８ ＮＭＯＳトランジスタ
Ｇ１〜Ｇ３ ＮＯＲゲート
Ｇ４ インバータ

Claims (1)

1. 出力端子と、
   制御端子と、
   第１の抵抗と、
   第１の抵抗に直列接続する第１の半導体素子と、
   直列接続した第２の抵抗及び第３の抵抗と、
   第３の抵抗に直列接続した第２の半導体素子と、
   第１の抵抗と第１の半導体素子との接続点と第２の抵抗と第３の抵抗との接続点とを比較入力としたコンパレータと、
   前記コンパレータの出力に応じて前記第１の抵抗及び第２の抵抗へバイアス電流を供給するバイアス電流供給手段と、
   出力端子と基準電位との間に接続し基準電流を生成するバイアス回路と、
   前記制御端子の入力信号に応じて前記出力端子の電位をプルアップする起動回路と、を具備し、
   前記バイアス回路における基準電流に応じて前記コンパレータの動作電流を規定するとともに、前記バイアス回路における基準電流の通流開始を受けて前記起動回路を停止制御するようにしたことを特徴とする基準電圧回路。

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