KR100746293B1 - 캐스코드형 전류 모드 비교기, 이를 구비하는 수신 회로 및반도체 장치 - Google Patents

캐스코드형 전류 모드 비교기, 이를 구비하는 수신 회로 및반도체 장치 Download PDF

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Abstract

캐스코드형 전류 모드 비교기, 이를 구비하는 수신회로 및 반도체 장치가 개시된다. 반도체 장치는 복수의 전류모드 수신회로를 구비하며, 상기 전류 모드 수신 회로는 각각 신호수신단 및 비교기를 구비한다. 상기 비교기는 씨모스 로직부, 제 1및 제 2메인 트랜지스터, 제 1및 제 2캐스코드 전류원을 구비한다. 상기 씨모스 로직부는 전압 센싱 노드에 접속되어, 상기 전압 센싱노드의 전압을 출력레벨로 변환한다. 제 1및 제 2메인 트랜지스터는 상기 전압 센싱노드에 접속되고, 상기 출력신호에 기초하여 턴온/턴오프한다. 제 1캐스코드 전류원은 제 1메인 트랜지스터에 캐스코드 접속하고 제 1전원으로부터 상기 전압센싱노드로 전류를 공급한다. 제 2캐스코드 전류원은 제 2메인 트랜지스터로에 캐스코드 접속되고 제 2전원으로부터 상기 전압센싱노드에 전류를 공급한다. 본 발명에 의하면, 전압 센싱 노드의 전압 스윙 레벨 및 PSRR이 증가하여, 낮은 전류 레벨을 가지는 시스템에서도 신호의 검출이 용이하다. 또한, 잡음에 대한 내성이 향상되어, 신호대 잡음비가 개선된다.

Description

캐스코드형 전류 모드 비교기, 이를 구비하는 수신 회로 및 반도체 장치{Cascode-type current mode comparator, Receiver and Semiconductor device having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 전류 모드 수신 회로를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 전류 모드 수신 회로를 간략하게 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 전류 모드 수신 회로를 상세하게 나타내는 회로도이다.
도 4는 본 발명의 다른 일 실시예에 따른 전류 모드 수신 회로를 간략하게 나타내는 회로도이다.
도 5는 본 발명의 다른 일 실시예에 따른 전류 모드 수신 회로를 상세하게 나타내는 회로도이다.
본 발명은 반도체 장치에 관한 것으로, 특히, 신호대 잡음비(signal-to-noise ratio; SNR)를 개선하기 위한 케스코드형(cascode-type) 전류 모드 비교기 및 이를 구비하는 반도체 장치의 수신회로에 관한 것이다.
반도체 장치는, 일반적으로 전압 신호 혹은 전류 신호 형태로 다른 반도체 장치와 데이터를 주고 받는다. 특히, 전압 신호 보다 전류 신호로 데이터를 전송하는 것이 고속 동작에 유리하다.
전류 신호를 수신하기 위해서는, 반도체 장치는 전류 신호를 수신하여 데이터를 추출하는 전류 모드 수신 회로를 필요로 한다. 전류 모드 수신 회로에는 전류 모드 비교기 회로가 사용된다. 전류 모드 비교기 회로란, 수신되는 데이터 전류와 소정의 기준 전류의 차이에 기초하여, 일반적으로 씨모스(CMOS) 레벨의 데이터를 출력하는 회로이다.
도 1은 종래 기술에 따른 전류 모드 수신 회로를 나타내는 회로도이다.
도 1을 참조하면, 종래 기술에 따른 전류 모드 수신 회로(100)는 신호 수신단(110)과 비교기(120)를 구비한다.
입력데이터 전류(Idata)와 기준 전류(Iref)의 차이에 해당하는 정보는 제1 노드(NO1)의 전압(V1)의 변화로 나타난다. 제1 노드(NO1)의 전압(V1)의 변화는 비교기(120)를 구성하는 두 개의 부정논리곱(NAND, 이하 낸드라 함) 게이트들(ND1, ND2)에 의해 씨모스(CMOS) 레벨의 전압 신호(RxData)로 변환된다.
비교기(120)의 두 트랜지스터(MN, MP)는 제1 노드(NO1)의 전압 레벨(V1)을 제한하기 위해 사용된다. 두 트랜지스터(MN, MP)는 항상 포화(saturation)영역에서 동작하며, 입력 데이터 전류(Idata)와 기준 전류(Iref)의 상대적 크기에 따라 둘 중 어느 한 트랜지스터만 동작하게 된다.
입력 데이터 전류(Idata)가 기준 전류(Iref)보다 작으면, 제1 노드(NO1)의 전압(V1)이 소정의 전압(예컨대, VDD/2)보다 높아져, 제2 노드(NO2)의 전압(V2)은 로우레벨이 되고, 출력 데이터(RxData)는 하이레벨이 된다. 이 때, 엔모스 트랜지스터(MN)는 턴오프되고 피모스 트랜지스터(MP)가 턴온되어, 'Iref-Idata' 만큼의 잉여 전류인 'In'이 피모스 트랜지스터(MP)를 통해 그라운드로 흐르게 된다. 이 때, 엔모스 트랜지스터(MN)는 턴오프되어 제1 노드(NO1)의 전압(V1)은 안정화된다.
반면, 입력 데이터 전류(Idata)가 기준 전류(Iref)보다 크면, 제1 노드(NO1)의 전압(V1)이 하이레벨보다는 로우레벨에 가까워, 제2 노드(NO2)의 전압레벨(V2)은 하이레벨이 되고, 출력 데이터는 로우레벨이 된다. 이 때, 엔모스 트랜지스터(MN)는 턴온되고 피모스 트랜지스터(MP)가 턴오프되어, 'Idata-Iref' 만큼 부족한 전류('Ip')가 엔모스 트랜지스터(MN)를 통해 제1 노드(NO1)로 공급된다. 이 때, 피모스 트랜지스터(MP)는 턴오프되어 제1 노드(NO1)의 전압(V1)은 안정화 된다.
제1 노드(NO1)의 이론적인 DC 전압 레벨은, 엔모스 트랜지스터 및 피모스 트랜지스터(MN, MP)의 문턱전압(threshold voltage) 값만큼 감소된 [VSS+Vthp ~ VDD-Vthn]의 범위를 갖게 되므로, 제1 노드(NO1)의 전압(V1)이 CMOS 레벨을 갖는 경우보다 고속 신호의 수신에 유리하다. 그러나, 실제 응용에 있어서의 제1 노드(NO1)의 전압 레벨(V1)은 신호 전류의 크기와 출력 임피던스(ROUT)에 의해 수학식 1과 같 이 결정된다.
Figure 112006007593318-pat00001
여기서, ΔV는 제1 노드(NO1)의 전압 레벨의 변화량, R1은 수신단(110)의 출력 임피던스, R2는 비교기(120)의 입력 임피던스, gmn은 엔모스 트랜지스터(MN)의 트랜스컨덕턴스, gmp은 피모스 트랜지스터(MP)의 트랜스컨덕턴스이다.
수신단(110)의 출력 임피던스(R1)은 통상적으로 수백 kΩ이상인 반면, 비교기(120)의 입력 임피던스(R2)는
Figure 112006007593318-pat00002
(또는,
Figure 112006007593318-pat00003
)로 수 kΩ의 작은 값을 갖게 된다. 따라서, 수백 uA의 낮은 전류 레벨을 갖는 시스템에서는 제1 노드(NO1)의 전압 레벨(V1)이 수백 mV 미만의 낮은 범위로 제한된다. 이는 비교기(120)의 제1 낸드 게이트(ND1)가 신호를 검출할 수 있는 전압 마진을 감소시켜 고속에서의 신호 수신을 어렵게 하는 한 요인으로 작용하게 된다.
비교기(120)의 특성을 제약하는 또 다른 한 원인은, 전원(VDD, VSS)의 전압 노이즈가 큰 여과 작용 없이 직접 제1 노드(NO1)에 인가되는 구조적인 취약점이 있다는 것이다.
상술한 바와 같이, 종래 기술에 따른 전류 모드 비교기(100)는, 낮은 전압 스윙 레벨(swing level)과 낮은 PSRR(power supply rejection ratio)로 인해 잡음 에 대한 내성(noise immunity) 측면에서 취약한 특성을 갖게 된다.
따라서, 본 발명의 기술적 과제는 상기 종래 기술의 문제점을 극복하고, 전압 센싱 노드의 전압 스윙 레벨 및 PSRR을 증가시켜, 잡음에 대한 내성을 향상시키고, 신호대 잡음비를 개선하는 캐스코드형 전류 모드 비교기 및 이를 구비하는 반도체 장치의 수신회로를 제공하는 것이다.
본 발명의 다른 기술적 과제는 낮은 전류 레벨을 가지는 시스템에서도 신호의 검출을 용이하게 하는 캐스코드형 전류 모드 비교기 및 이를 구비하는 반도체 장치의 수신회로를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 전류모드 비교기 회로는 씨모스 로직부, 제 1및 제 2메인 트랜지스터, 제 1캐스코드 전류원 및 제 2캐스코드 전류원을 구비한다. 씨모스 로직부는 전압센싱노드에 접속되며, 기준 전류와 데이터 전류간의 차이를 반영하는 상기 전압 센싱 노드의 전압을 씨모스 출력신호로 변환하여 출력한다. 제 1및 제 2메인 트랜지스터는 상기 전압 센싱노드에 접속되고, 상기 출력신호에 기초하여 턴온/턴오프된다. 상기 제1캐스코드 전류원은 제 1메인 트랜지스터에 캐스코드로 접속되어, 제 1전원으로부터 상기 전압센싱 노드로 제1전류를 공급한다. 제 2캐스코드 전류원은 상기 제 2메인 트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱노드로부터 제2전원으로 제2전류를 공급한다.
상기 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 일 측면에 따른 반도체 장치의 전류모드 수신회로는 신호 수신단 및 비교기를 구비한다. 상기 수신단은 전압센싱노드에 접속되고, 기준전류와 데이터 전류를 수신하여 상기 기준전류와 상기 데이터 전류간의 차에 기초한 센싱전압을 발생한다. 상기 비교기는 상기 센싱전압을 씨모스 레벨의 출력신호로 변환한다.
상기 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 일 측면에 따른 반도체 장치는 복수의 전류모드 수신회로를 구비한다. 상기 복수의 전류모드 수신회로는 각각이 복수의 채널들 중 대응하는 채널로부터 데이터 전류를 수신하여 출력신호를 발생한다. 전류모드 수신회로 각각은 상기 신호 수신단 및 비교기를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 전류 모드 수신 회로를 간략하게 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전류 모드 수신 회로(200)는 기본적으로 수신단(210) 및 비교기(220)를 구비한다.
수신단(210)은 전압 센싱 노드(J1)에 접속되고, 입력 데이터 전류(Idata)를 수신하여, 기준 전류(Iref)와의 전류 차이에 따라 센싱 전압(V1)을 출력한다. 즉, 입력데이터 전류(Idata)와 기준 전류(Iref)의 차이에 해당하는 정보가 전압 센싱 노드(J1)의 전압 변화로 나타난다.
비교기(220)는 바이어스 캐스코드(biased cascade) 방식의 비교기이다.
비교기(220)는, 제1 및 제2 메인 트랜지스터(MN, MP), 제1 및 제2 낸드 게이트(ND1, ND2) 및 상기 메인 트랜지스터(MN, MP)에 각각 캐스코드 형태로 연결되는 제1 및 제2 캐스코드 전류원(Mpc, Mnc)을 구비한다. 본 실시예에서, 제1 메인 트랜지스터(MN)는 그 소오스가 전압 센싱 노드(J1)에 접속되고, 그 게이트로는 제1 낸드 게이트(ND1)의 출력 신호(V2)에 응답하여 턴온/턴오프되는 엔모스 트랜지스터로 구현된다. 또한, 제2 메인 트랜지스터(MP)는 그 소오스가 전압 센싱 노드(J1)에 접속되고, 그 게이트로는 제1 낸드 게이트(ND1)의 출력 신호(V2)에 응답하여 턴온/턴오프되는 피모스 트랜지스터로 구현된다.
제1 및 제2 캐스코드 전류원(Mpc, Mnc)은 피모스 트랜지스터 및 엔모스 트랜지스터로 각각 구현된다. 따라서, 설명의 편의상, 제1 및 제2 캐스코드 전류원(Mpc, Mnc)을 제1 및 제2 캐스코드 트랜지스터라 칭한다. 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)는 각각 제1 및 제2 메인 트랜지스터(MN, MP)에 캐스코드 구조로 접속되며, 캐스코드 바이어스부(도 3의 240)에서 생성된 DC 전압인 제1 및 제2 바이어스 전압(VP, VN)에 의해 각각 제어된다. 구체적으로는, 제1 캐스코드 트랜지스터(Mpc)는 그 게이트로 제1 바이어스 전압(VP)를 수신하고, 그 소오스는 제1 전 원(VDD)에, 그 드레인은 제1 메인 트랜지스터(MN)의 드레인에 접속된다. 제2 캐스코드 트랜지스터(Mnc)는 그 게이트로 제2 바이어스 전압(VN)를 수신하고, 그 소오스는 제2 전원(여기서는, 접지)에, 그 드레인은 제2 메인 트랜지스터(MP)의 드레인에 접속된다. 이 경우, 제1 메인 트랜지스터 및 제1 캐스코드 트랜지스터(MN, Mpc)로 구성되는 비교기(220)의 입력 임피던스(R2)는 수학식 2와 같이 계산된다.
Figure 112006007593318-pat00004
여기서, R2는 비교기(220)의 입력 임피던스, rOMN은 제1 메인 트랜지스터(MN)의 저항, RL은 출력 저항, 즉 제1 캐스코드 트랜지스터의 저항(rOMpc), gMN은 제1 메인 트랜지스터(MN)의 트랜스컨덕턴스이다.
수학식 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전류 모드 비교기(220)의 입력 임피던스(R2)는 종래 기술에 따른 전류 모드 비교기(120)의 입력 임피던스(수학식 1의 R2)에 비하여 약 두 배 증가한 값을 가진다.
따라서, 다음의 수학식 3에 나타난 바와 같이, 전압 센싱 노드(J1)에서의 전압 스윙 레벨(ΔV)이 종래 기술에 비하여 약 2배 증가한다.
Figure 112006007593318-pat00005
이는, 동일한 전류 레벨로 신호를 전송할 경우 신호대 잡음비(SNR)가 두 배 증가함을 의미하며, 동일한 신호대 잡음비에서는 전류 소모를 1/2로 감소시킬 수 있다는 것을 의미한다. 따라서, 신호대 잡음비가 개선되거나, 전류 소모량이 줄어들 수 있다.
또한, 제1 및 제2 바이어스 전압(VP, VN)에 의해 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)가 정전류원을 제공하므로 전압 센싱 노드(J1)에 유기되는 전원 잡음(power noise)의 양도 종래 기술에 비해 두 배 정도 감소하는 장점을 가진다.
도 3은 본 발명의 일 실시예에 따른 전류 모드 수신 회로를 상세하게 나타내는 회로도이다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 전류 모드 수신 회로(200)는 상술한 수신단(210) 및 비교기(220) 외에, 기준 전압 생성부(230) 및 캐스코드 바이어스부(240)를 더 구비한다.
기준 전압 생성부(230)는 소정의 기준 전압(Vref)을 생성한다. 도 3에 구체적으로 도시되지는 않지만, 기준 전압 생성부(230)는 외부로부터 수신되는 기준 전류에 따라 기준 전압(Vref)을 생성한다.
기준 전압(Vref)은 수신단(210)에서 외부로부터 수신되는 기준 전류와 동일한 기준 전류(Iref)를 생성하는데 사용된다. 또한 기준 전압(Vref)은 캐스코드 바 이어스부(240)로 입력되어, 제1 및 제2 바이어스 전압(VP, VN)을 생성하는 데 사용된다.
수신단(210)은 구체적으로, 제1 내지 제3 트랜지스터(M1~M3), 및 전류원(215)을 구비한다. 제1 트랜지스터(M1)는 채널(250)을 통하여 타 반도체 장치(예컨대, 컨트롤러)와 연결되어, 타 반도체 장치(미도시)로부터 전송되는 입력 데이터 전류(Idata)를 수신한다. 즉, 입력 데이터를 출력하는 전류원(도 2의 213) 역할을 한다. 제2 트랜지스터(M2)는 기준 전압 생성부(230)에서 출력되는 기준 전압(Vref)에 따라 기준 전류(Iref)를 발생하는 기준 전류원(도 2의 211)의 역할을 한다. 제3 트랜지스터(M3)는 일종의 증폭기(amplifier)로서, 입력 노드(J2)로 부정 피드백(negative feedback)을 주어 제1 트랜지스터(M1)의 소오스(source) 저항을 감소시키는 역할을 한다. 전류원(215)는 제3 트랜지스터(M3)에 바이어스 전류를 공급한다.
비교기(220)의 구성에 대해서는 도 2를 참조하여 상술하였으므로, 이에 대한 설명은 생략한다. 비교기(220)의 동작은 다음과 같다.
비교기(220)는, 전압 센싱 노드(J1)에 유기된 센싱 전압(V1)을 CMOS 레벨의 출력 신호(RxData)로 변환하여 출력한다.
입력 데이터 전류(Idata)가 기준 전류(Iref)보다 작으면, 전압 센싱 노드(J1)의 센싱 전압(V1)이 소정의 전압(예컨대, VDD/2)보다 높아져, 제1 낸드 게이트의 출력 전압(V2)은 로우레벨이 되고, 출력 데이터(RxData)는 하이레벨이 된다. 제1 낸드 게이트의 출력 전압(V2)이 로우레벨이므로, 제1 메인 트랜지스터(MN)는 턴 오프되고 제2 메인 트랜지스터(MP)가 턴온된다. 이 때, 'Iref-Idata' 만큼의 잉여 전류인 'In'이 제2 메인 트랜지스터(MP)를 통해 그라운드로 흐르게 된다. 즉, 비교기에 흐르는 전류(Ip, In)는, 다음의 수학식 4의 관계를 만족하여야 하므로, 제2 바이어스 전압(VN)은 기준 전압 생성부(230)의 기준전압(Vref)에 기초하여 생성되는 것이 바람직하다.
Figure 112006007593318-pat00006
반면, 입력 데이터 전류(Idata)가 기준 전류(Iref)보다 크면, 전압 센싱 노드(J1)의 센싱 전압(V1)이 소정의 전압(예컨대, VDD/2)보다 낮아져, 제1 낸드 게이트의 출력 전압(V2)은 하이레벨이 되고, 출력 데이터(RxData)는 로우레벨이 된다. 제1 낸드 게이트의 출력 전압(V2)이 하이레벨이므로, 제1 메인 트랜지스터(MN)가 턴온되고 제2 메인 트랜지스터(MP)는 턴오프된다. 이 때, 'Idata-Iref' 만큼의 전류('Ip')가 엔모스 트랜지스터(MN)를 통해 전압 센싱 노드(J1)로 공급된다. 이를 위하여, 제1 바이어스 전압(VP) 역시 기준 전압 생성부(230)의 기준전압(Vref)으로부터 생성되는 것이 바람직하다.
캐스코드 바이어스부(240)는 제1 및 제2 피모스 트랜지스터(MP1, MP2) 및 제1 및 제2 엔모스 트랜지스터(MN1, MN2)를 구비한다. 제1 피모스 트랜지스터(MP1)의 게이트는 기준 전압(Vref)을 수신한다. 이 때, 수신단(210)의 제2 트랜지스터(M2)의 W/L비(폭대 길이비) 대비 제1 피모스 트랜지스터(MP1)의 W/L비를 1:1/n으로 다 운사이징하면, 제1 피모스 트랜지스터(MP1) 및 제1 엔모스 트랜지스터(MN1)를 통하여 흐르는 전류는 기준 전류(Iref)의 1/n이 된다. 즉, 수신단(210)의 제2 트랜지스터(M2)의 W/L비를 '1'이라고 하면, 제1 피모스 트랜지스터(MP1)의 W/L비는 1/n이 되게 한다. 이 경우, 캐스코드 바이어스부(240)로 인한 전력 소모가 감소되는 효과가 있다.
제1 피모스 트랜지스터(MP1) 및 제1 엔모스 트랜지스터(MN1)는 직렬로 연결되어, 동일한 전류가 흐른다. 제1 및 제2 엔모스 트랜지스터(MN1, MN2)는 전류-미러 형태로 접속된다. 따라서, 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 W/L비가 동일하면, 동일한 전류가 흐른다. 본 실시예에서는, 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 W/L비가 동일하게 구현된다.
제2 엔모스 트랜지스터(MN2)와 제2 피모스 트랜지스터(MP2)는 직렬로 연결되어, 동일한 전류가 흐른다. 따라서, 제2 피모스 트랜지스터(MP2) 및 제2 엔모스 트랜지스터(MN2)를 통하여 흐르는 전류 역시 기준 전류(Iref)의 1/n이 된다. 여기서는, 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 W/L비와 제2 피모스 트랜지스터(MP2)의 W/L비는 수신단(210)의 제2 트랜지스터(M2)의 W/L비('1')와 동일하게 구현된다.
제2 피모스 트랜지스터(MP2)와 비교기(220)의 제1 캐스코드 트랜지스터(Mpc) 역시 전류 미러 형태로 접속되고, 제2 엔모스 트랜지스터(MN2)와 비교기(220)의 제2 캐스코드 트랜지스터(Mnc) 역시 전류 미러 형태로 접속된다. 이 때, 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)의 W/L비는 상기 수학식 4를 만족할 수 있도록 설계 되어야 한다. 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)의 W/L비를 m이라고 가정
하면, 기준전류(Iref)의 m/n이 "Iref-Idata" 혹은 "Idata-Iref" 과 같도록 m이 정해져야 한다.
도 4는 본 발명의 다른 일 실시예에 따른 전류 모드 수신 회로(300)를 간략하게 나타내는 회로도이다. 도 5는 본 발명의 다른 일 실시예에 따른 전류 모드 수신 회로(300)를 상세하게 나타내는 회로도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 일 실시예에 따른 전류 모드 수신 회로(300)는 셀프-바이어싱 방식의 전류 모드 수신기이다.
본 발명의 다른 일 실시예에 따른 전류 모드 수신 회로(300)는 기준 전압 생성부(230), 수신단(210) 및 비교기(320)를 구비한다. 도 3에 도시된 본 발명의 일 실시예에 따른 전류 모드 수신 회로(200)와 비교해 보면, 본 발명의 다른 일 실시예에 다른 전류 모드 수신 회로(300)에는 캐스코드 바이어스부(도 3의 240)가 구비되어 있지 않다. 본 발명의 다른 일 실시예에 따른 전류 모드 수신 회로(300)는 셀프 바이어싱 방식이므로, 본 발명의 일 실시예에 따른 전류 모드 수신 회로(200)에서의 캐스코드 바이어스부(240)를 별도로 구비할 필요가 없다.
기준 전압 생성부(230), 수신단(210) 및 비교기(320)의 각 구성은 본 발명의 일 실시예에 따른 전류 모드 수신 회로(200)의 기준 전압 생성부(230), 수신단(210) 및 비교기(220)의 각 구성과 동일하다. 다만, 본 발명의 일 실시에에 따른 전류 모드 수신 회로(200)에서는, 비교기(220)의 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)의 게이트로 별도의 바이어스 전압(Vp, Vn)이 각각 인가되지만, 본 발명 의 다른 일 실시예에 따른 전류 모드 수신 회로(300)에서는, 비교기(320)의 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)의 게이트가 전압 센싱 노드(J1)에 접속된다.
따라서, 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)는 센싱 전압(V1)에 의하여, 비교기(320)에 흐르는 전류(Ip, In)를 조절한다. 이 때, 비교기에 흐르는 전류(Ip, In)는 상기 수학식 4를 만족하여야 하므로, 제1 및 제2 캐스코드 트랜지스터(Mpc, Mnc)의 사이즈(W/L비)는 "Iref-Idata" 혹은 "Idata-Iref"의 전류가 흐를 수 있는 정도의 사이즈로 정해져야 한다.
제1 낸드 게이트(ND1), 제1 메인 트랜지스터(MN) 및 제1 캐스코드 트랜지스터(Mpc)는 전압 센싱 노드(J1)에 대하여 부궤환 루프(negative feedback loop)를 형성하며, 캐스코드를 구성하는 두 트랜지스터, 즉 제1 메인 트랜지스터(MN) 및 제1 캐스코드 트랜지스터(Mpc)가 포화 영역에서 동작할 수 있도록 제어한다. 제1 낸드 게이트(ND1), 제2 메인 트랜지스터(MP) 및 제2 캐스코드 트랜지스터(Mnc) 역시 전압 센싱 노드(J1)에 대하여 부궤환 루프(negative feedback loop)를 형성하며, 캐스코드를 구성하는 두 트랜지스터, 즉 제2 메인 트랜지스터(MP) 및 제2 캐스코드 트랜지스터(Mnc)가 포화 영역에서 동작할 수 있도록 제어한다.
제1 메인 트랜지스터(MN) 및 제1 캐스코드 트랜지스터(Mpc)가 포화 영역에서 동작할 조건은 다음의 수학식 5와 같다.
Figure 112006007593318-pat00007
여기서, Vthn, Vthp는 각각 제1 메인 트랜지스터(MN) 및 제1 캐스코드 트랜지스터(Mpc)의 문턱 전압(threshold voltage)이다.
비교기(320)의 입력 임피던스(R2)는 상기 수학식 2와 같다. 따라서, 전압 센싱 노드(J1)의 전압 스윙 레벨(ΔV) 역시 상기 수학식 3과 같다.
따라서, 상술한 본 발명의 일 실시예에 따른 전류 모드 수신 회로(200)와 마찬가지로, 전압 센싱 노드에서의 전압 스윙 레벨(?V)이 종래 기술에 비하여 약 2배 증가하여, 신호대 잡음비(SNR)가 개선되며, 동시에 동일 SNR에서 전류 소모를 1/2로 감소시킬 수 있는 장점을 갖는다. 또한, 제1 및 제2 캐스코드 트랜지스터(Mpc/Mnc)가 정전류원을 제공하므로 전압 센싱 노드(J1)에 유기되는 전원 잡음(power noise)의 양도 종래 기술에 비해 두 배 정도 감소하는 장점을 가진다.
이러한 셀프-바이어싱 방식의 전류 모드 수신 회로(300)는 캐스코드 전류원(Mpc, Mnc)을 위한 추가적인 바이어스 회로를 필요로 하지 않으므로, 면적 및 전력 소모의 큰 증가없이, 잡음에 대한 내성을 증가시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상술한 전류 모드 수신 회로(200 혹은 300)를 채널수 만큼 구비할 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 장치는 각각이 복수의 채널들 중 대응하는 채널로부터 데이터 전류를 수신하여 출력 신호를 발생하는 복수의 전류 모드 수신회로를 구비한다. 이 경우, 기준 전압 발생부(230) 및 캐스코드 바이어스부(240)는 채널 수와 상관없이 하나만 구비되어도 된다. 즉, 수신단(210) 및 전류 모드 비교기(220 혹은 320)는 각 채널마다 구비되고, 기준 전압 발생부(230) 및 캐스코드 바이어스부(240)는 각 채널에 대하여 공 통으로 사용될 수 있다.
상술한 바와 같이, 본 발명에 따른 전류 모드 비교기는, 캐스코드 구조를 채용함으로써 출력 저항을 증가시켜 PSRR 특성을 개선한다. 또한 전압 센싱 노드의 입력 저항을 증가시켜 비교기의 SNR을 약 2배 증가시킴으로써 잡음에 대한 내성이 향상된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 전압 센싱 노드의 전압 스윙 레벨 및 PSRR이 증가하여, 낮은 전류 레벨을 가지는 시스템에서도 신호의 검출이 용이하다. 또한, 잡음에 대한 내성이 향상되어, 신호대 잡음비가 개선된다. 따라서, 수신 신호의 에러율이 훨씬 줄어들 수 있다.

Claims (11)

  1. 전류 모드 비교기 회로에 있어서,
    전압 센싱 노드에 접속되어, 기준 전류와 데이터 전류간의 차이를 반영하는 상기 전압 센싱 노드의 전압을 씨모스 레벨의 출력 신호로 변환하는 씨모스 로직부;
    상기 전압 센싱 노드에 접속되고, 상기 출력 신호에 기초하여 턴온/턴오프되는 제1 및 제2 메인 트랜지스터;
    상기 제1 메인 트랜지스터에 캐스코드로 접속되어, 제1 전원으로부터 상기 전압 센싱 노드로 제1 전류를 공급하는 제1 캐스코드 전류원; 및
    상기 제2 메인 트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱 노드로부터 제2 전원으로 제2 전류를 공급하는 제2 캐스코드 전류원을 구비하는 전류 모드 비교기.
  2. 제 1 항에 있어서,
    상기 제1 전류는, 상기 데이터 전류와 상기 기준 전류간의 차(difference) 전류와 실질적으로 동일하고,
    상기 제2 전류는, 상기 기준 전류와 상기 데이터 전류간의 차(difference) 전류와 실질적으로 동일한 것을 특징으로 하는 전류 모드 비교기.
  3. 제 1 항에 있어서,
    상기 제1 캐스코드 전류원은 제1 단자가 상기 제1 메인 트랜지스터에 접속되고, 제2 단자로는 제1 바이어스 전압을 수신하는 피모스(PMOS) 트랜지스터를 포함하고,
    상기 제2 캐스코드 전류원은 제1 단자가 상기 제2 메인 트랜지스터에 접속되고, 제2 단자로는 제2 바이어스 전압을 수신하는 엔모스(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 전류 모드 비교기.
  4. 제 1 항에 있어서,
    상기 제1 캐스코드 전류원은 제1 단자가 상기 제1 메인 트랜지스터에 접속되고, 제2 단자는 상기 전압 센싱 노드에 접속되는 피모스(PMOS) 트랜지스터를 포함하고,
    상기 제2 캐스코드 전류원은 제1 단자가 상기 제2 메인 트랜지스터에 접속되고, 제2 단자는 상기 전압 센싱 노드에 접속되는 엔모스(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 전류 모드 비교기.
  5. 반도체 장치의 전류 모드 수신 회로에 있어서,
    전압 센싱 노드에 접속되고, 기준 전류와 데이터 전류를 수신하여 상기 기준 전류와 상기 데이터 전류간의 차에 기초한 센싱 전압을 발생하는 신호 수신단; 및
    상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 비교기를 구비하며,
    상기 비교기는
    상기 전압 센싱 노드에 접속되고, 상기 출력 신호에 기초하여 턴온/턴오프되는 제1 및 제2 메인 트랜지스터;
    상기 제1 메인 트랜지스터에 캐스코드로 접속되어, 제1 전원으로부터 상기 전압 센싱 노드로 제1 전류를 공급하는 제1 캐스코드 전류원; 및
    상기 제2 메인 트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱 노드로부터 제2 전원으로 제2 전류를 공급하는 제2 캐스코드 전류원을 구비하는 반도체 장치의 전류 모드 수신 회로.
  6. 제 5 항에 있어서,
    상기 제1 전류는, 상기 데이터 전류와 상기 기준 전류간의 차(difference) 전류와 실질적으로 동일하고,
    상기 제2 전류는, 상기 기준 전류와 상기 데이터 전류간의 차(difference) 전류와 실질적으로 동일한 것을 특징으로 하는 반도체 장치의 전류 모드 수신 회로.
  7. 제 6 항에 있어서,
    상기 제1 캐스코드 전류원은 제1 단자가 상기 제1 메인 트랜지스터에 접속되고, 제2 단자로는 제1 바이어스 전압을 수신하는 피모스(PMOS) 트랜지스터를 포함하고,
    상기 제2 캐스코드 전류원은 제1 단자가 상기 제2 메인 트랜지스터에 접속되고, 제2 단자로는 제2 바이어스 전압을 수신하는 엔모스(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 전류 모드 수신 회로.
  8. 제 7 항에 있어서, 상기 전류 모드 수신 회로는
    상기 기준 전류에 기초하여 기준 전압을 발생하는 기준 전압 발생부; 및
    상기 기준 전압에 기초하여, 상기 제1 및 제2 바이어스 전압을 발생하는 캐스코드 바이어스부를 더 구비하는 것을 특징으로 하는 반도체 장치의 전류 모드 수신 회로.
  9. 제 8 항에 있어서, 상기 캐스코드 바이어스부는
    상기 기준 전압에 응답하여, 상기 기준 전류의 1/n(n은 1보다 큰 실수)에 해당하는 제1 바이어스 전류를 발생하고,
    상기 제1 전류가 상기 제1 바이어스 전류의 m/n(n은 1보다 큰 실수)에 해당하도록 상기 제1 바이어스 전압을 발생하며,
    상기 제2 전류가 상기 제1 바이어스 전류의 m/n(n은 1보다 큰 실수)에 해당하도록 상기 제2 바이어스 전압을 발생하는 것을 특징으로 하는 반도체 장치의 전류 모드 수신 회로.
  10. 제 5 항에 있어서,
    상기 제1 캐스코드 전류원은 제1 단자가 상기 제1 메인 트랜지스터에 접속되고, 제2 단자는 상기 전압 센싱 노드에 접속되는 피모스(PMOS) 트랜지스터를 포함하고,
    상기 제2 캐스코드 전류원은 제1 단자가 상기 제2 메인 트랜지스터에 접속되고, 제2 단자는 상기 전압 센싱 노드에 접속되는 엔모스(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 전류 모드 수신 회로.
  11. 반도체 장치에 있어서,
    각각이 복수의 채널들 중 대응하는 채널로부터 데이터 전류를 수신하여 출력 신호를 발생하는 복수의 전류 모드 수신회로를 구비하며,
    상기 복수의 전류 모드 수신회로는 각각
    전압 센싱 노드에 접속되고 기준 전류와 상기 데이터 전류를 수신하여 상기 기준 전류와 상기 데이터 전류간의 차에 기초한 센싱 전압을 발생하는 신호 수신단; 및
    상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 비교기를 구비하며,
    상기 비교기는
    상기 전압 센싱 노드에 접속되고, 상기 출력 신호에 기초하여 턴온/턴오프되는 제1 및 제2 메인 트랜지스터;
    상기 제1 메인 트랜지스터에 캐스코드로 접속되어, 제1 전원으로부터 상기 전압 센싱 노드로 제1 전류를 공급하는 제1 캐스코드 전류원; 및
    상기 제2 메인 트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱 노드로부터 제2 전원으로 제2 전류를 공급하는 제2 캐스코드 전류원을 구비하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100277231A1 (en) * 2009-05-01 2010-11-04 Analog Devices, Inc. filtering on current mode daisy chain inputs
US9261568B2 (en) 2011-02-07 2016-02-16 Analog Devices, Inc. Diagnostic method to monitor battery cells of safety-critical systems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990024891A (ko) * 1997-09-09 1999-04-06 구본준 파워 업 회로
KR19990055373A (ko) * 1997-12-27 1999-07-15 구본준 반도체 소자의 내부전압 발생회로
KR20000027365A (ko) * 1998-10-28 2000-05-15 김영환 전류 방향 감지 증폭기
US6768678B1 (en) 2003-03-14 2004-07-27 Ememory Technology Inc. Data sensing method used in a memory cell circuit
KR20050063306A (ko) * 2003-12-22 2005-06-28 주식회사 하이닉스반도체 반도체 메모리 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0627817B1 (en) * 1993-04-30 1999-04-07 STMicroelectronics, Inc. Voltage comparator with bandgap based direct current summing and power supply switch using it
JP2812162B2 (ja) 1993-11-11 1998-10-22 日本電気株式会社 電流比較器
JP3739224B2 (ja) 1998-12-22 2006-01-25 株式会社ルネサステクノロジ 差動増幅器
JP2001016078A (ja) 1999-06-30 2001-01-19 Toshiba Corp 多結晶シリコン回路
JP3757195B2 (ja) 2002-07-26 2006-03-22 東光株式会社 ヒステリシスコンパレータ
US7170329B2 (en) * 2004-11-23 2007-01-30 Faraday Technology Corp. Current comparator with hysteresis

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990024891A (ko) * 1997-09-09 1999-04-06 구본준 파워 업 회로
KR19990055373A (ko) * 1997-12-27 1999-07-15 구본준 반도체 소자의 내부전압 발생회로
KR20000027365A (ko) * 1998-10-28 2000-05-15 김영환 전류 방향 감지 증폭기
US6768678B1 (en) 2003-03-14 2004-07-27 Ememory Technology Inc. Data sensing method used in a memory cell circuit
KR20050063306A (ko) * 2003-12-22 2005-06-28 주식회사 하이닉스반도체 반도체 메모리 소자

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