KR100800485B1 - 전류모드 수신 방법 및 이를 이용한 전류모드 비교기 및반도체 장치 - Google Patents

전류모드 수신 방법 및 이를 이용한 전류모드 비교기 및반도체 장치 Download PDF

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Abstract

본 발명은 데이터 수신 방법 및 장치에 관한 것으로서, 특히 반도체 장치에서 공급 전원 변동에 따른 신호 대 잡음비(signal to noise ratio; SNR)를 개선하기 위한 전류모드 수신 방법 및 이를 이용한 전류모드 비교기 및 반도체 장치에 관한 것이다.
본 발명에 따른 전류모드 수신 방법은 소정의 채널을 통하여 기준 전류와 데이터 전류를 수신하여 상기 기준 전류와 상기 데이터 전류간의 차에 기초한 센싱 전압을 발생시키는 단계, 전류 모드 비교기에 공급되는 전원 전압의 증가에 반비례하여 상기 전류 모드 비교기의 입력 저항이 감소되도록 트랜스컨덕턴스 값을 가변시키는 단계 및 상기 전류 모드 비교기를 이용하여 상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 단계를 포함함을 특징으로 한다.
전류모드, 비교기, 트랜스컨덕턴스

Description

전류모드 수신 방법 및 이를 이용한 전류모드 비교기 및 반도체 장치{Current mode receiving method and Current mode receiver and semiconductor device using the same}
도 1은 종래의 기술에 의한 전류 모드 수신 회로의 구성도이다.
도 2는 종래의 기술에 의한 전류 모드 수신 회로를 적용한 경우의 공급 전원 전압의 증가에 따른 주요 신호의 변화 특성을 도시한 것이다.
도 3은 종래의 기술에 의한 전류 모드 수신 회로를 적용한 경우의 공급 전원의 전압 및 기준 전류의 증가에 따른 불량 상태 발생을 보여주는 일 예를 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 전류 모드 수신 회로 구성도이다.
도 5는 도 4에 도시된 수신기의 상세 구성도이다.
도 6은 도 4에 도시된 인버터의 상세 구성도이다.
도 7은 전압 센싱 노드(J1)의 전압(V1)이 로우 상태인 경우에, 트랜스컨덕턴스 보정 회로(100)의 등가 회로를 도시한 것이다.
도 8은 전압 센싱 노드(J1)의 전압(V1)이 하이 상태인 경우에, 트랜스컨덕턴스 보정 회로(100)의 등가 회로를 도시한 것이다.
도 9는 본 발명에 따른 전류모드 수신 방법의 흐름도이다.
도 10은 본 발명에 따른 비교기를 적용한 경우와 종래기술에 따른 비교기를 적용한 경우의 공급 전원 전압의 변화에 따른 주요 신호들의 특성을 도시한 것이다.
본 발명은 데이터 수신 방법 및 장치에 관한 것으로서, 특히 반도체 장치에서 공급 전원 변동에 따른 신호 대 잡음비(signal to noise ratio; SNR)를 개선하기 위한 전류모드 수신 방법 및 이를 이용한 전류모드 비교기 및 반도체 장치에 관한 것이다.
본 발명의 기술과 관련되어 공지된 기술 문헌으로는 미국등록특허 5,059,822 및 일본공개특허 1993-103499 등이 있다.
일반적으로, 반도체 장치는 전압 신호 혹은 전류 신호 형태로 다른 반도체와 데이터를 주고받는다. 특히, 전압 신호보다 전류 신호로 데이터를 전송하는 것이 고속 동작에 유리하다.
전류 신호로 데이터를 수신하는 반도체 장치는 전류 신호를 수신하여 데이터를 추출하는 전류 모드 수신 회로를 필요로 한다. 전류 모드 수신 회로에는 전류모드 비교기 회로가 사용된다. 전류모드 비교기 회로는 수신되는 데이터 전류와 소정의 기준 전류의 차이에 기초하여 데이터의 논리 상태를 판정하는 데이터 검출 회로 이다.
도 1은 종래 기술에 따른 전류모드 수신 회로를 나타내는 회로도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 전류모드 수신 회로는 수신기(110)와 비교기(120)를 구비한다.
입력 데이터 전류(Idata)와 기준 전류(Iref)의 차이에 해당하는 정보는 제1노드(NO1)의 전압(V1)의 변화로 나타난다. 제1노드(NO1)의 전압(V1)의 변화는 비교기(120)를 구성하는 2개의 부정 논리곱(NAND, 이하 낸드라 함) 게이트들(ND1, ND2)에 의해 씨모드(CMOS) 레벨의 전압 신호(RxData)로 변환된다. 이와 같이 수신되는 데이터 전류 신호(Idata)가 전압 신호(RxData)로 변환된다는 관점에서 비교기(120)를 전류/전압 변환기라 칭하기도 한다.
비교기(120)의 두 트랜지스터(MN, MP)는 제1노드(NO1)의 전압 레벨(V1)을 제한하기 위하여 사용된다. 두 트랜지스터(MN, MP)는 항상 포화(saturation) 영역에서 동작하며, 입력 데이터 전류 신호(Idata)와 기준 전류 신호(Iref)의 상대적인 크기에 따라 둘 중 어느 한 트랜지스터만 동작하게 된다.
입력 데이터 전류(Idata)가 기준 전류 신호(Iref)보다 작으면, 제1노드(NO1)의 전압(V1)이 소정 전압(예컨대, VDD/2)보다 높아져서 제2노드(NO2)의 전압(V2)은 로우(LOW) 레벨이 되고 출력 데이터(RxData)는 하이(HIGH) 레벨이 된다. 이 때, NMOS 트랜지스터(MN)는 차단되고 PMOS 트랜지스터(MP)는 도통되어, 기준 전류와 데이터 전류의 차만큼의 잉여 전류(In=Iref-Idata)가 PMOS 트랜지스터(MP)를 통해 접지 단자로 흐르게 된다. 이 때 NMOS(MN)는 차단되어 제1노드(NO1)의 전압(V1)은 안 정화된다.
반면, 입력 데이터 전류(Idata)가 기준 전류(Iref)보다 크면, 제1노드(NO1)의 전압(V1)이 소정 전압(예컨대, VDD/2)보다 낮아져서 제2노드(NO2)의 전압(V2)은 하이 레벨이 되고 출력 데이터(RxData)는 로우 레벨이 된다. 이 때, NMOS 트랜지스터(MN)는 도통되고 PMOS 트랜지스터(MP)는 차단되어, 기준 전류와 데이터 전류의 차만큼의 부족한 전류(In=Idata-Iref)가 NMOS 트랜지스터(MN)를 통해 제1노드(NO1)로 공급된다. 이 때 PMOS(MP)는 차단되어 제1노드(NO1)의 전압(V1)은 안정화된다.
그런데, 전원전압 VDD가 증가하는 경우에, 제2노드(NO2)의 전압(V2) 스윙 레벨이 증가된다. 이에 따라서 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP)의 트랜스컨덕턴스(Gm) 값이 증가되어, 비교기(120)의 입력 저항(R2) 값이 감소하게 된다. 입력 저항(R2) 값이 감소하면, 제1노드(NO1)의 전압(V1) 스윙 레벨의 감소를 초래한다. 도 2에 전원전압 증가에 따른 제1노드(NO1)의 전압(V1) 및 제2노드(NO2)의 전압(V2)의 스윙 레벨의 변화를 도시하였다.
그리고, 전원전압 VDD가 증가하면 노이즈 레벨도 함께 증가한다.
도 3은 종래 기술에 따른 비교기 회로를 적용한 경우에 공급 전원의 전압을 증가시키는 경우에 비교적 낮은 기준 전류를 사용하면 오동작하는 것을 보여준다. 도 3에 따르면, 기준 전류(Iref)를 200uA로 설정한 경우에 공급 전원의 전압을 증가시키면 오동작한다는 것을 알 수 있다. 기준 전류(Iref)를 증가시키면 오동작 개선되나 소비 전력이 증가되는 단점이 있다.
이와 같이, 종래의 비교기 회로에 따르면 전원전압이 증가하는 경우에 노이 즈 레벨이 증가하고 제1노드(NO1)의 전압(V1) 스윙 레벨의 감소하는 결과를 초래하여 결국 신호 대 잡음비가 악화되는 문제점이 있었다. 이로 인하여 고속으로 데이터를 수신하기 어려운 단점이 있었다.
본 발명이 이루고자하는 기술적 과제는 공급 전원 전압이 증가함에 따라 전류모드 수신 장치의 비교기 입력 저항이 증가되도록 비교기의 트랜스컨덕턴스를 제어하는 전류모드 수신 방법 및 이를 이용한 전류모드 비교기 및 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 전류모드 수신 방법은 소정의 채널을 통하여 기준 전류와 데이터 전류를 수신하여 상기 기준 전류와 상기 데이터 전류간의 차에 기초한 센싱 전압을 발생시키는 단계, 전류 모드 비교기에 공급되는 전원 전압의 증가에 반비례하여 상기 전류 모드 비교기의 입력 저항이 감소되도록 트랜스컨덕턴스 값을 가변시키는 단계 및 상기 전류 모드 비교기를 이용하여 상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 단계를 포함함을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 전류모드 비교기는 수신단의 전압 센싱 노드에 접속되어, 기준 전류와 데이터 전류간의 차이를 반영하는 상기 전압 센싱 노드의 전압을 씨모스 레벨의 출력 신호로 변환하는 직렬 접속된 제1 및 제2 씨모스 로직회로, 상기 센싱 노드에 접속되고, 상기 제1씨모스 로직회로의 출력 신호에 기초하여 턴온/오프 스위칭되는 제1 및 제2트랜지스터, 상기 제1트랜지스터에 캐스코드로 접속되어, 제1전원으로부터 상기 전압 센싱 노드로 제1전류를 공급하는 제1캐스코드 트랜지스터, 상기 제2트랜지스터에 캐스코드로 접속되어, 상기 제2트랜지스터로부터 공급받는 전류는 접지로 도통시키는 제2캐스코드 트랜지스터 및 상기 제1씨모스 로직회로의 출력 단자에 접속되고, 상기 제1전원 전압의 증가에 반비례하여 상기 제1 및 제2 트랜지스터의 트랜스컨덕턴스를 감소시키는 트랜스컨덕턴스 보정부를 포함함을 특징으로 한다.
본 발명에서 상기 트랜스컨덕턴스 보정부는 상기 제1씨모스 로직회로의 출력 단자에 접속되고, 상기 제2씨모스 로직회로의 출력 신호에 기초하여 턴온/오프 스위칭되는 제3 및 제4 트랜지스터, 상기 제3트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱 노드의 전압을 바이어스 전압으로 하여 제1전원으로부터 상기 제1씨모스 로직회로의 출력 단자로 제3전류를 공급하는 제3캐스코드 트랜지스터 및 상기 제4트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱 노드의 전압을 바이어스 전압으로 하여 상기 제4트랜지스터로부터 공급받는 전류를 접지로 도통시키는 제4캐스코드 트랜지스터를 포함하는 것이 바람직하다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 장치는 소정의 채널을 통하여 기준 전류와 데이터 전류를 수신하여 상기 기준 전류와 상기 데이터 전류간의 차에 기초한 센싱 전압을 발생시키는 수신기 및 공급 전원 전압의 증가에 반비례하여 입력 저항이 감소되도록 트랜스컨덕턴스 값을 가변시키고, 가변된 트랜스컨덕턴스를 적용하여 상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환 하는 비교기를 포함함을 특징으로 한다.
본 발명에서 상기 비교기는 상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 직렬 접속된 제1 및 제2 씨모스 로직회로, 상기 센싱 전압 출력 단자에 접속되고, 상기 제1씨모스 로직회로의 출력 신호에 기초하여 턴온/오프 스위칭되는 제1 및 제2 트랜지스터, 상기 제1트랜지스터에 캐스코드로 접속되어, 제1전원으로부터 상기 전압 센싱 노드로 제1전류를 공급하는 제1캐스코드 트랜지스터, 상기 제2트랜지스터에 캐스코드로 접속되어, 상기 제2트랜지스터로부터 공급받는 전류는 접지로 도통시키는 제2캐스코드 트랜지스터 및 상기 제1씨모스 로직회로의 출력 단자에 접속되고, 상기 제1전원 전압의 증가에 반비례하여 상기 제1 및 제2 트랜지스터의 트랜스컨덕턴스를 감소시키는 트랜스컨덕턴스 보정부를 포함함을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
우선, 본 발명에 따른 전류모드 수신 방법을 도 9의 흐름도를 참조하여 설명하기로 한다.
수신측의 반도체 장치에서는 송신측의 반도체 장치와 연결된 채널을 통하여 기준 전류와 데이터 전류를 수신하여, 수신된 기준 전류와 데이터 전류간의 차에 기초한 센싱 전압을 발생시킨다(S910).
다음으로, 센싱 전압을 씨모스 레벨의 출력신호로 변환하는 전류모드 비교기(이하 비교기라 함)에 공급되는 전원 전압의 변동에 따라서 비교기의 트랜스컨덕턴스(Gm)를 제어한다(S920).
즉, 비교기에 인가되는 공급 전원 전압의 증가에 반비례하여 비교기의 입력 저항이 감소되도록 트랜스컨덕턴스 값을 제어한다. 구체적인 트랜스컨덕턴스 제어 방식은 아래에서 설명되어질 것이다.
그리고 나서, 공급 전원 전압의 변동에 근거하여 트랜스컨덕턴스가 제어되는 비교기를 이용하여 단계910(S910)에서 발생된 센싱 전압을 씨모스 레벨의 출력 신호로 변환하여 데이터를 검출한다(S930).
그러면, 본 발명에 따른 공급 전원 전압의 변동에 따른 비교기의 트랜스컨덕턴스 제어 방식을 비교기 회로를 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 일실시 예에 따른 반도체 장치의 전류 모드 수신 회로이다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 장치의 전류 모드 수신 회로는 수신기(410)와 비교기(420)를 구비한다.
수신기(410)는 타 반도체 장치로부터 채널을 통하여 전송되는 기준 전류(Iref)와 데이터 전류(Idata)를 수신하여 기준 전류와 데이터 전류간의 차에 기초한 센싱 전압(V1)을 발생시킨다.
수신기(410)의 세부적인 회로 구성을 도 5에 도시하였다.
그러면, 도 5의 회로 구성을 참조하여 수신기(410)의 동작을 설명하기로 한다.
수신기(410)는 구체적으로, 제1 내지 제3트랜지스터(M1~M3) 및 전류원(411)을 구비한다. 제1트랜지스터(M1)는 채널(520)을 통하여 타 반도체 장치(도면에 미도시)와 연결되어, 타 반도체 장치로부터 전송되는 입력 데이터 전류(Idata)를 수신한다. 즉, 입력 데이터를 출력하는 전류원(도 4의 42) 역할을 한다. 기준 전압 생성부(510)는 외부로부터 수신되는 기준 전류에 따라서 기준 전압(Vref)을 생성한다. 제2트랜지스터(M2)는 기준 전압 생성부(510)에서 출력되는 기준 전압(Vref)에 따라 기준 전류(Iref)를 발생하는 기준 전류원(도 4의 41)의 역할을 한다. 제3트랜지스터(M3)는 일종의 증폭기로서 입력 노드(J2)로 부정 피드백(negative feedback)을 주어 제1트랜지스터(M1)의 소오스 저항을 감소시키는 역할을 한다. 전류원(411)은 제3트랜지스터(M3)에 바이어스 전류를 공급한다.
다음으로, 비교기(420)의 동작에 대하여 설명하기로 한다.
비교기(420)는 제1,2트랜지스터(MN1, MP1), 인버터(IV), 낸드 게이트((ND), 제1,2트랜지스터(MN1, MP1)에 각각 캐스코드 형태로 연결되는 제1,2캐스코드 트랜지스터(Mpc1, Mnc1) 및 인버터(IV)에 연결되어 공급 전원 전압(VDD)의 변동에 따라 제1트랜지스터(MN1) 및 제2트랜지스터(MP1)의 트랜스컨덕턴스를 가변시키는 트랜스컨덕턴스 보정 회로(100)를 구비한다.
제1트랜지스터(MN1) 및 제2캐스코드 트랜지스터(Mnc1)는 각각 NMOS 트랜지스터 구현하고, 제2트랜지스터(MP1) 및 제1캐스코드 트랜지스터(Mpc1)는 각각 PMOS 트랜지스터 구현된다.
트랜스컨덕턴스 보정 회로(100)는 인버터(IV), 제3,4트랜지스터(MN2, MP2) 및 제3,4캐스코드 트랜지스터(Mpc2, Mnc2)로 구성되며, 본 발명에서는 설명의 편의상 제3,4트랜지스터(MN2, MP2) 및 제3,4캐스코드 트랜지스터(Mpc2, Mnc2)를 트랜스컨덕턴스 보정부라 칭한다.
위의 제3캐스코드 트랜지스터(Mpc2)는 PMOS 트랜지스터로 제4캐스코드 트랜지스터(Mnc2)는 NMOS 트랜지스터로 구현된다.
제3,4캐스코드 트랜지스터(Mpc2, Mnc2)는 각각 제3,4트랜지스터(MN2, MP2)에 캐스코드 구조로 접속되며, 전압 센싱 노드(J1)의 전압(V1)을 바이어스 전압으로 하여 액티브(active) 영역에서 동작한다.
기본적인 동작을 살펴보면 다음과 같다.
입력 데이터 전류(Idata)와 기준 전류(Iref)의 차이에 해당하는 정보는 전압 센싱 노드(J1)에서 전압(V1)의 변화로 나타난다. 전압 센싱 노드(J1)의 전압(V1)의 변화는 비교기(420)를 구성하는 CMOS 소자인 인버터(IV) 및 낸드 게이트(ND)에 의해 씨모드(CMOS) 레벨의 전압 신호로 변환된다.
비교기(420)의 제1,2트랜지스터(MN1, MP1)는 제1노드(NO1)의 전압 레벨(V1)을 제한하기 위하여 사용된다. 제1,2트랜지스터(MN1, MP1)는 항상 포화(saturation) 영역에서 동작하며, 입력 데이터 전류 신호(Idata)와 기준 전류 신호(Iref)의 상대적인 크기에 따라 둘 중 어느 한 트랜지스터만 동작하게 된다.
입력 데이터 전류(Idata)가 기준 전류(Iref)보다 작으면, 전압 센싱 노 드(J1)의 전압(V1)이 소정 전압(예컨대, VDD/2)보다 높아져서 인버터(IV)의 출력단자의 전압(V2)은 로우(LOW) 레벨이 되고 낸드 게이트(ND)의 출력신호는 하이(HIGH) 레벨이 된다. 이 때, 제1트랜지스터(MN1)는 차단되고 제2트랜지스터(MP1)는 도통되어, 기준 전류와 데이터 전류의 차만큼의 잉여 전류(In=Iref-Idata)가 제2트랜지스터(MP1)를 통해 접지 단자로 흐르게 된다. 이 때 제1트랜지스터(MN1)는 차단되어 전압 센싱 노드(J1)의 전압(V1)은 안정화된다.
반면, 입력 데이터 신호(Idata)가 기준 전류 신호(Iref)보다 크면, 전압 센싱 노드(J1)의 전압(V1)이 소정 전압(예컨대, VDD/2)보다 낮아져서 인버터(IV)의 전압(V2)은 하이 레벨이 되고 낸드 게이트(ND)의 출력 신호는 로우 레벨이 된다. 이 때, 제1트랜지스터(MN1)는 도통되고 제2트랜지스터(MP1)는 차단되어, 기준 전류와 데이터 전류의 차만큼의 부족한 전류(In=Idata-Iref)가 제1트랜지스터(MN1)를 통해 전압 센싱 노드(J1)로 공급된다. 이 때 제2트랜지스터(MP1)는 차단되어 전압 센싱 노드(J1)의 전압(V1)은 안정화된다.
전압 센싱 노드(J1)에서의 전압(V1)의 스윙 레벨 ??V는 수학식 1과 같이 관계를 갖는다.
Figure 112006082108559-pat00001
여기서, Gmn1은 제1트랜지스터(MN1)의 트랜스컨덕턴스이고, Gmp1은 제2트랜지스터(MP1)의 트랜스컨덕턴스이다.
따라서, 전압(V1)의 스윙 레벨 △V는 제1트랜지스터(MN1)의 트랜스컨덕턴스(Gmn1) 및 제2트랜지스터(MP1)의 트랜스컨덕턴스(Gmp1) 값이 감소할수록 증가됨을 알 수 있다. 반대로, 제1트랜지스터(MN1)의 트랜스컨덕턴스(Gmn1) 및 제2트랜지스터(MP1)의 트랜스컨덕턴스(Gmp1) 값이 증가할수록 전압(V1)의 스윙 레벨 △V는 감소하게 된다.
이로 인하여 비교기(420)의 입력 저항 R2를 증가시키기 위해서는 제1트랜지스터(MN1)의 트랜스컨덕턴스(Gmn1) 및 제2트랜지스터(MP1)의 트랜스컨덕턴스(Gmp1)를 감소시켜야 한다는 것을 알 수 있다.
그런데, 도 1과 같은 종래의 기술에 따른 비교기(120)에서는 공급 전원 전압(VDD)이 증가함에 따라 제2노드(NO2)의 전압(V2)의 스윙 레벨은 도 2에 도시된 바와 같이 증가하고, 이로 인하여 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP)의 트랜스컨덕턴스 값이 증가하게 된다.
이에 따라서, 종래의 기술에 따른 비교기(120)에서는 도 2에 도시된 바와 같이 공급 전원 전압이 증가할수록 제1노드(N01)의 전압(V1)의 스윙 레벨이 감소하게 되는 단점이 발생된다.
본 발명에서는 이러한 단점을 개선하기 위하여 도 4에 도시된 바와 같이 비교기(420)에 트랜스컨덕턴스 보정 회로(100)를 추가하였다.
그러면, 트랜스컨덕턴스 보정 회로(100)에 의하여 공급 전원(VDD)의 전압 변동에 따라서 트랜스컨덕턴스가 가변되는 동작을 설명하기로 한다.
트랜스컨덕턴스 보정 회로(100)에 포함된 인버터(IV)의 상세 회로 구성을 도 6에 도시하였다. 즉, 인버터(IV)는 PMOS 트랜지스터(MPx) 및 NMOS 트랜지스터(MNy)로 구현된다.
우선, 입력 데이터 전류(Idata)가 기준 전류(Iref)보다 커서 전압 센싱 노드(J1)의 전압(V1)이 소정 전압(예컨대, VDD/2)보다 낮아지는 경우에, 제3트랜지스터(MN2)는 턴 오프 되고 제4트랜지스터(MP2)는 턴 온 되며 제4캐스코드 트랜지스터(Mnc2)는 바이어스 전압 V1에 따라 액티브 영역에서 동작한다.
이에 대한 트랜스컨덕턴스 보정 회로(100)의 등가 회로를 도 7에 도시하였다. 여기에서, Ry는 인버터(IV)를 구성하는 NMOS 트랜지스터(MNy)의 저항이고, Rx는 인버터(IV)를 구성하는 PMOS 트랜지스터(MPx)의 저항이며, Ra는 제4트랜지스터(MP2)와 제4캐스코드 트랜지스터(Mnc2)의 저항의 합을 나타낸다.
이 경우에, Ra＞Ry≫Rx인 관계를 갖는다.
이에 따라서, 전압 V2는 수학식 2와 같이 표현된다.
Figure 112006082108559-pat00002
다음으로, 입력 데이터 전류(Idata)가 기준 전류(Iref)보다 작아져서 전압 센싱 노드(J1)의 전압(V1)이 소정 전압(예컨대, VDD/2)보다 커지는 경우에, 제4트랜지스터(MP2)는 턴 오프 되고 제3트랜지스터(MN2)는 턴 온 되며 제3캐스코드 트랜지스터(Mpc2)는 바이어스 전압 V1에 따라 액티브 영역에서 동작한다.
이에 대한 트랜스컨덕턴스 보정 회로(100)의 등가 회로를 도 8에 도시하였 다. 여기에서, Ry는 NMOS 트랜지스터(MNy)의 저항이고, Rx는 PMOS 트랜지스터(MPx)의 저항이고, Rb는 제3트랜지스터(MN2)의 저항과 제3캐스코드 트랜지스터(Mpc2)의 저항의 합을 나타낸다.
여기에서, Rb＞Rx≫Ry인 관계가 있다.
이에 따라서, 전압 V2는 수학식 3과 같이 표현된다.
Figure 112006082108559-pat00003
수학식 2 및 수학식 3으로부터 V2의 스윙 레벨 △V2는 수학식 4와 같이 표현된다.
Figure 112006082108559-pat00004
도 1에 도시된 종래의 기술에 따른 비교기에서의 V2의 스윙 레벨이 공급 전원의 전압(VDD)과 트랜지스터 문턱 전압과의 차에 근거하여 생성됨으로 도 2에 도시된 바와 같이 공급 전원의 전압(VDD) 증가에 따라 선형적으로 증가한다.
이에 비하여, 본 발명에서는 수학식 4로부터 전원 전압(VDD) 증가함에 따라 트랜스컨덕턴스 보정 회로(100)를 구성하는 트랜지스터들의 액티브 저항 값들이 가변되어, △V2 값이 선형적으로 증가되지 않는다. 참고적으로, 도 10에 도시된 바와 같이, 본 발명을 적용하는 경우에 전원의 전압(VDD)이 일정 값을 초과하는 경우에 는 공급 전원의 전압 증가에 따라 V2의 스윙 레벨이 감소된다.
이와 같이 일정 전압값 이상에서 전원 전압이 증가할 때 V2 전압의 스윙 레벨이 감소하고, 이로 인하여 비교기(420)의 제1,2트랜지스터(MN1, MP1)의 트랜스컨덕턴스가 감소하게 된다.
제1,2트랜지스터(MN1, MP1)의 트랜스컨덕턴스가 감소하는 경우에 비교기(420)의 입력 저항 R2가 증가하게 된다.
위의 수학식 1로부터 제1,2트랜지스터(MN1, MP1)의 트랜스컨덕턴스(Gmn1, Gmp1)가 감소되면, 전압 센싱 노드(J1)에서의 전압(V1)의 스윙 레벨 △V이 증가된다는 사실을 알 수 있다.
도 10에 본 발명을 적용한 경우와 종래기술을 적용한 경우의 공급 전원 전압의 증가에 따른 V1 전압 및 V2 전압의 스윙 레벨 변화 곡선을 각각 표시하였다. 도 10에서 본 발명에 따른 스윙 레벨의 변화 곡선은(NEW)로 표시하였으며, 종래기술에 따른 스윙 레벨의 변화 곡선은 (CONV)로 표시하였다.
도 10으로부터 본 발명을 적용한 경우에 종래의 기술에 비하여 공급 전원의 전압이 증가하는 경우에 센싱 노드(J1)의 전압(V1)의 스윙 레벨이 증가하여 신호대 잡음비가 개선된다는 사실을 알 수 있다.
첨부된 도면에 도시되어 설명된 특정의 실시 예들은 단지 본 발명의 예로서 이해되어 지고, 본 발명의 범위를 한정하는 것이 아니며, 본 발명이 속하는 기술 분야에서 본 발명에 기술된 기술적 사상의 범위에서도 다양한 다른 변경이 발생될 수 있으므로, 본 발명은 보여지거나 기술된 특정의 구성 및 배열로 제한되지 않는 것은 자명하다.
상술한 바와 같이, 본 발명에 의하면 전류모드 비교기에 공급되는 전원의 전압이 가변되더라도 전압 센싱 노드의 전압 스윙 레벨이 감소되는 것을 방지하도록 비교기의 트랜스컨덕턴스를 보정함으로써, 신호 검출 성능을 향상시킬 수 있는 효과가 발생된다. 특히, 비교기의 공급 전원 전압이 증가되는 경우에도 신호대 잡음비를 개선시킬 수 있는 효과가 발생된다.

Claims (20)

  1. 소정의 채널을 통하여 기준 전류와 데이터 전류를 수신하여 상기 기준 전류와 상기 데이터 전류간의 차에 기초한 센싱 전압을 발생시키는 단계;
    전류 모드 비교기에 공급되는 전원 전압의 증가에 반비례하여 상기 전류 모드 비교기의 입력 저항이 감소되도록 트랜스컨덕턴스 값을 가변시키는 단계; 및
    상기 전류 모드 비교기를 이용하여 상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 단계를 포함함을 특징으로 하는 전류모드 수신 방법.
  2. 제1항에 있어서, 상기 트랜스컨덕턴스는 상기 전류 모드 비교기의 입력 단자에 접속된 트랜지스터의 트랜스컨덕턴스를 포함하고, 상기 트랜스컨덕턴스는 상기 전원 전압이 증가할수록 감소하도록 제어됨을 특징으로 하는 전류모드 수신 방법.
  3. 수신단의 전압 센싱 노드에 접속되어, 기준 전류와 데이터 전류간의 차이를 반영하는 상기 전압 센싱 노드의 전압을 씨모스 레벨의 출력 신호로 변환하는 직렬 접속된 제1 및 제2 씨모스 로직회로;
    상기 센싱 노드에 접속되고, 상기 제1씨모스 로직회로의 출력 신호에 기초하여 턴온/오프 스위칭되는 제1 및 제2 트랜지스터;
    상기 제1트랜지스터에 캐스코드로 접속되어, 제1전원으로부터 상기 전압 센싱 노드로 제1전류를 공급하는 제1캐스코드 트랜지스터;
    상기 제2트랜지스터에 캐스코드로 접속되어, 상기 제2트랜지스터로부터 공급받는 전류는 접지로 도통시키는 제2캐스코드 트랜지스터; 및
    상기 제1씨모스 로직회로의 출력 단자에 접속되고, 상기 제1전원 전압의 증가에 반비례하여 상기 제1 및 제2 트랜지스터의 트랜스컨덕턴스를 감소시키는 트랜스컨덕턴스 보정부를 포함함을 특징으로 하는 전류모드 비교기.
  4. 제3항에 있어서, 상기 데이터 전류와 상기 기준 전류간의 차가 상기 제1전류 및 제2전류의 크기와 실질적으로 동일함을 특징으로 하는 전류모드 비교기.
  5. 제3항에 있어서, 상기 제1캐스코드 트랜지스터는 제1단자가 상기 제1트랜지스터에 접속되고, 제2단자로는 접지선이 접속되고, 제3단자로는 제2전원이 접속되는 PMOS 트랜지스터를 포함함을 특징으로 하는 전류모드 비교기.
  6. 제3항에 있어서, 상기 제2캐스코드 트랜지스터는 제1단자가 상기 제2트랜지스터에 접속되고, 제2단자로는 제1전원이 접속되고, 제3단자로는 접지선이 접속되는 NMOS 트랜지스터를 포함함을 특징으로 하는 전류모드 비교기.
  7. 제3항에 있어서, 상기 트랜스컨덕턴스 보정부는
    상기 제1씨모스 로직회로의 출력 단자에 접속되고, 상기 제2씨모스 로직회로의 출력 신호에 기초하여 턴온/오프 스위칭되는 제3 및 제4 트랜지스터;
    상기 제3트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱 노드의 전압을 바이어스 전압으로 하여 제1전원으로부터 상기 제1씨모스 로직회로의 출력 단자로 제3전류를 공급하는 제3캐스코드 트랜지스터; 및
    상기 제4트랜지스터에 캐스코드로 접속되어, 상기 전압 센싱 노드의 전압을 바이어스 전압으로 하여 상기 제4트랜지스터로부터 공급받는 전류를 접지로 도통시키는 제4캐스코드 트랜지스터를 포함함을 특징으로 하는 전류모드 비교기.
  8. 제7항에 있어서, 상기 제3트랜지스터는 제1단자가 상기 제3캐스코드 트랜지스터에 접속되고, 제2단자로는 상기 제2씨모스 로직회로의 출력단자가 접속되고, 제3단자로는 제1씨모스 로직회로의 출력단자가 접속되는 NMOS 트랜지스터를 포함함을 특징으로 하는 전류모드 비교기.
  9. 제7항에 있어서, 상기 제4트랜지스터는 제1단자가 상기 제4캐스코드 트랜지스터에 접속되고, 제2단자로는 상기 제2씨모스 로직회로의 출력단자가 접속되고, 제3단자로는 제1씨모스 로직회로의 출력단자가 접속되는 PMOS 트랜지스터를 포함함을 특징으로 하는 전류모드 비교기.
  10. 제7항에 있어서, 상기 제3캐스코드 트랜지스터는 제1단자가 상기 제3트랜지스터에 접속되고, 제2단자로는 상기 전압 센싱 노드의 전압을 공급받고, 제3단자로는 제1전원이 접속되는 PMOS 트랜지스터를 포함함을 특징으로 하는 전류모드 비교 기.
  11. 제7항에 있어서, 상기 제4캐스코드 트랜지스터는 제1단자가 상기 제4트랜지스터에 접속되고, 제2단자로는 상기 전압 센싱 노드의 전압을 공급받고, 제3단자로는 접지선이 접속되는 NMOS 트랜지스터를 포함함을 특징으로 하는 전류모드 비교기.
  12. 제3항에 있어서, 상기 제1씨모스 로직회로는 상기 수신단의 전압 센싱 노드에 접속되어, 기준 전류와 데이터 전류간의 차이를 반영하는 상기 전압 센싱 노드의 전압의 논리 상태를 반전시키는 씨모스 인버터를 포함함을 특징으로 하는 전류모드 비교기.
  13. 제3항에 있어서, 상기 제2씨모스 로직회로는 상기 제1씨모스 로직회로의 출력단자에 제1입력 단자를 접속하고, 제2입력 단자에는 제1전원을 접속하여 상기 씨모스 출력 단자 전압의 논리 상태를 반전시키는 낸드 게이트를 포함함을 특징으로 하는 전류모드 비교기.
  14. 소정의 채널을 통하여 기준 전류와 데이터 전류를 수신하여 상기 기준 전류와 상기 데이터 전류간의 차에 기초한 센싱 전압을 발생시키는 수신기; 및
    공급 전원 전압의 증가에 반비례하여 입력 저항이 감소되도록 트랜스컨덕턴 스 값을 가변시키고, 가변된 트랜스컨덕턴스를 적용하여 상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 비교기를 포함함을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 비교기는
    상기 센싱 전압을 씨모스 레벨의 출력 신호로 변환하는 직렬 접속된 제1 및 제2 씨모스 로직회로;
    상기 센싱 전압 출력 단자에 접속되고, 상기 제1씨모스 로직회로의 출력 신호에 기초하여 턴온/오프 스위칭되는 제1 및 제2 트랜지스터;
    상기 제1트랜지스터에 캐스코드로 접속되어, 제1전원으로부터 상기 전압 센싱 노드로 제1전류를 공급하는 제1캐스코드 트랜지스터;
    상기 제2트랜지스터에 캐스코드로 접속되어, 상기 제2트랜지스터로부터 공급받는 전류는 접지로 도통시키는 제2캐스코드 트랜지스터; 및
    상기 제1씨모스 로직회로의 출력 단자에 접속되고, 상기 제1전원 전압의 증가에 반비례하여 상기 제1 및 제2 트랜지스터의 트랜스컨덕턴스를 감소시키는 트랜스컨덕턴스 보정부를 포함함을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 트랜스컨덕턴스 보정부는
    상기 제1씨모스 로직회로의 출력 단자에 접속되고, 상기 제2씨모스 로직회로의 출력 신호에 기초하여 턴온/오프 스위칭되는 제3 및 제4 트랜지스터;
    상기 제3트랜지스터에 캐스코드로 접속되어, 제1전원으로부터 상기 제1씨모 스 로직회로의 출력 단자로 제3전류를 공급하는 제3캐스코드 트랜지스터; 및
    상기 제4트랜지스터에 캐스코드로 접속되어, 제2전원으로부터 제4전류를 공급받는 제4캐스코드 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제3트랜지스터는 제1단자가 상기 제3캐스코드 트랜지스터에 접속되고, 제2단자로는 상기 제2씨모스 로직회로의 출력단자가 접속되고, 제3단자로는 제1씨모스 로직회로의 출력단자가 접속되는 NMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서, 상기 제4트랜지스터는 제1단자가 상기 제4캐스코드 트랜지스터에 접속되고, 제2단자로는 상기 제2씨모스 로직회로의 출력단자가 접속되고, 제3단자로는 제1씨모스 로직회로의 출력단자가 접속되는 PMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서, 상기 제3캐스코드 트랜지스터는 제1단자가 상기 제3트랜지스터에 접속되고, 제2단자로는 상기 전압 센싱 노드의 전압을 공급받고, 제3단자로는 제1전원이 접속되는 PMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서, 상기 제4캐스코드 트랜지스터는 제1단자가 상기 제4트랜지스터에 접속되고, 제2단자로는 상기 전압 센싱 노드의 전압을 공급받고, 제3단자로 는 접지선이 접속되는 NMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101158505B1 (ko) 2009-12-14 2012-06-21 (주)실리콘인사이드 고속 전류비교기 및 이를 이용한 고속 전류비교방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI590035B (zh) * 2012-08-28 2017-07-01 茂達電子股份有限公司 電源啟動重置電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05103499A (ja) * 1991-10-02 1993-04-23 Mitsubishi Electric Corp 出力バツフア回路
JPH07249980A (ja) * 1994-03-14 1995-09-26 Fujitsu Ltd 半導体集積回路
JPH09200037A (ja) * 1996-01-19 1997-07-31 Fujitsu Ltd 電流モード論理回路
JP2005094091A (ja) 2003-09-12 2005-04-07 Sony Corp トランスコンダクタンス調整回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175799A (ja) 1991-12-24 1993-07-13 Nissan Motor Co Ltd 雑音除去回路
US6198323B1 (en) * 1999-01-28 2001-03-06 Lucent Technologies Inc. Flip-flop having gated inverter feedback structure with embedded preset/clear logic
US7170329B2 (en) * 2004-11-23 2007-01-30 Faraday Technology Corp. Current comparator with hysteresis

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05103499A (ja) * 1991-10-02 1993-04-23 Mitsubishi Electric Corp 出力バツフア回路
JPH07249980A (ja) * 1994-03-14 1995-09-26 Fujitsu Ltd 半導体集積回路
JPH09200037A (ja) * 1996-01-19 1997-07-31 Fujitsu Ltd 電流モード論理回路
JP2005094091A (ja) 2003-09-12 2005-04-07 Sony Corp トランスコンダクタンス調整回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101158505B1 (ko) 2009-12-14 2012-06-21 (주)실리콘인사이드 고속 전류비교기 및 이를 이용한 고속 전류비교방법

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