KR100888483B1

KR100888483B1 - 공정 변동을 보상하는 기준 바이어스 회로

Info

Publication number: KR100888483B1
Application number: KR1020070047672A
Authority: KR
Inventors: 김형석
Original assignee: 삼성전자주식회사
Priority date: 2007-05-16
Filing date: 2007-05-16
Publication date: 2009-03-12
Also published as: US20080284501A1; KR20080101215A

Abstract

기준 바이어스 회로가 개시된다. 상기 기준 바이어스 회로는 전압 검출부, 연산 증폭기, 보상회로, 및 기준전류 발생부를 포함한다. 상기 전압 검출부는 제1노드의 전압 및 제2노드의 전압 레벨에 기초하여 상기 연산 증폭기의 제1입력전압 및 제2입력전압을 검출한다. 상기 제1노드의 전압 및 상기 제2노드의 전압은 온도에 따라서 변동되는데, 이는 상기 제1입력전압과 상기 제2입력전압의 변동을 시킴으로써 상기 연산 증폭기의 출력전압을 변동시킨다. 상기 보상회로는 온도 및/또는 공정변동에 따른 상기 제1노드의 전압 및 상기 제2노드의 전압의 변동을 보상함으로써 상기 연산 증폭기의 출력전압에 기초하여 상기 기준전류 발생부에서 발생하는 기준전류의 변동을 방지한다.

기준 바이어스 회로, 온도, 밴드갭 회로, 가변저항

Description

공정 변동을 보상하는 기준 바이어스 회로{Reference bias circuit of compensating for process variation}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 기준 바이어스 회로의 회로도이다.

도 2는 도 1에 도시된 다이오드의 온도에 따른 다이오드 전압의 변화의 일예를 나타내는 그래프이다.

도 3a는 도 1의 기준 바이어스 회로가 낮은 다이오드 전압 모델에 대해 최적화된 경우 서로 다른 다이오드 모델들에 대한 온도에 따른 기준전류의 변화를 나타내는 그래프이다.

도 3b는 도 1의 기준 바이어스 회로가 높은 다이오드 전압 모델에 대해 최적화된 경우 서로 다른 다이오드 모델들에 대한 온도에 따른 기준전류의 변화를 나타내는 그래프이다.

도 3c는 도 1의 기준 바이어스 회로가 기준전류에 대한 전류 드랍이 발생하지 않도록 설정된 경우 서로 다른 다이오드 모델들에 대한 온도에 따른 기준전류의 변화를 나타내는 그래프이다.

도 4는 본 발명의 실시예에 따른 기준 바이어스 회로의 회로도이다.

도 5는 서로 다른 다이오드 모델들에 대한 도 4의 기준전압 발생회로에서 발생하는 기준전류의 온도에 따른 그래프이다.

본 발명은 기준 바이어스 회로에 관한 것으로, 보다 상세하게는 공정 변동에 따른 기준전류 또는 기준전압의 변동을 보상할 수 있는 기준 바이어스 회로(reference bias circuit)에 관한 것이다.

기준 바이어스 회로(예컨대, 밴드갭 회로(bandgap circuit))는 일반적으로 전원 전압의 변동, 온도 변화, 및 공정 변동(process variation)에 영향을 받지 않는 일정한 기준전류 또는 기준전압을 공급하기 위하여 널리 이용된다.

도 1은 일반적인 기준 바이어스 회로(100)의 회로도이다. 상기 기준 바이어스 회로(100)는 밴드갭(bnadgap) 회로로, 이에 대한 구체적인 동작은 참조문헌(H. Banba, "A CMOS bandgap reference circuit with sub-1-V operation", IEEE J. Solid State Circuits, vol. 34, pp.670~674, May 1999 및 K.N.Leung, "A sub-1-V 15-ppm/C CMOS bandgap voltage reference without low thershold voltage device", IEEE J. Solid State Circuits, vol. 37, pp.526~530, April 2002)에 개시되어 있다.

상기 기준 바이어스 회로(100)는 다이오드들(D1과 D2) 각각에 의하여 검출되는 전압(VD1과 VD2)으로부터 저항들에 의하여 분배된 전압(V+와 V-)을 연산 증폭 기(102)의 양의 입력단자(+)와 음의 입력단자(-)로 공급한다.

상기 다이오드들(D1과 D2) 각각의 다이오드 특성(예컨대, 다이오드 양단의 전압(이하 '다이오드 전압'이라 함)은 공정 변동에 따라서 가변될 수 있다. 예를 들면, 다이오드 전압은 공정 변동에 따라서 다이오드 전압이 낮은 다이오드(이하 '낮은 다이오드 전압 모델'이라 함)과 다이오드 전압이 높은 다이오드(이하 '높은 다이오드 전압 모델'이라 함)로 나누어질 수 있다. 또한 낮은 다이오드 전압 모델과 높은 다이오드 전압 모델 각각의 온도에 따른 다이오드 전압의 변화량은 서로 다를 수 있다.

도 2는 도 1에 도시된 다이오드(D1 또는 D2)의 온도에 따른 다이오드 전압의 변화의 일 예를 나타내는 그래프이다. 특히, 도 2에 도시된 결과는 도 1의 다이오드(D1 또는 D2)에 일정한 전류가 공급될 때의 다이오드 전압을 나타낸다. 도 2에서 점선은 높은 다이오드 전압 모델의 다이오드 전압이며 실선은 낮은 다이오드 전압 모델의 다이오드 전압을 나타낸다.

도 2를 참조하면, 상기 다이오드들(D1과 D2) 각각은 공정 변동에 따라서 서로 다른 다이오드 전압을 가질 수 있고, 온도에 따른 다이오드 전압의 변화량이 서로 다를 수 있음을 알 수 있다.

그러므로 도 1의 기준 바이어스 회로(100)의 연산 증폭기(102)의 입력단자 전압들(V+와 V-)이 특정 다이오드 모델(예컨대, 낮은 다이오드 전압 모델)의 다이오드 전압에 응답하여 동작하도록 최적화된 경우, 상기 연산 증폭기(102)에 다른 다이오드 모델(예컨대, 높은 다이오드 전압 모델)에 의하여 분배되는 다이오드 전 압이 공급되면 상기 기준 바이어스 회로(100)는 정상적인 동작을 수행할 수 없을 수 있다. 그러면 상기 연산 증폭기(102)의 출력전압에 응답하여 발생되는 기준전류(Iref)에 변동이 생길 수 있다.

도 3a는 도 1의 기준 바이어스 회로(100)가 낮은 다이오드 전압 모델에 대해 최적화된 경우 서로 다른 다이오드 모델들에 대한 온도에 따른 기준전류(Iref)의 변화를 나타내는 그래프이다. 도 3a 내지 도 3c에서 점선은 높은 다이오드 전압 모델에 대한 기준전류(Iref)이고, 실선은 낮은 다이오드 전압 모델에 대한 기준전류(Iref)이다.

도 3a를 참조하면, 높은 다이오드 전압 모델에 대한 기준전류(Iref)는 T1 이하의 온도에서는 급격하게 드랍(drop)되므로 T1 이상의 온도에서는 다이오드 모델에 따른 기준전류(Iref) 사이의 차이가 급격하게 커진다.

도 3b는 도 1의 기준 바이어스 회로(100)가 높은 다이오드 전압 모델에 대해 최적화된 경우 서로 다른 다이오드 모델들에 대한 온도에 따른 기준전류(Iref)의 변화를 나타내는 그래프이다.

도 3b를 참조하면, 낮은 다이오드 전압 모델에 대한 기준전류(Iref)는 T2 이상의 온도에는 급격하게 드랍(drop)되므로 T2 이상의 온도에서는 다이오드 모델에 따른 기준전류(Iref) 사이의 차이가 커진다.

도 3c는 도 1의 기준 바이어스 회로(100)가 기준전류(Iref)에 대한 전류 드랍(drop)이 발생하지 않도록 설정된 경우 서로 다른 다이오드 모델들에 대한 온도에 따른 기준전류(Iref)의 변화를 나타내는 그래프이다. 도 3c를 참조하면, 상기 기준전류(Iref)는 다이오드 모델에 따라서 그 차이가 거의 일정하게 유지된다. 도 3a 내지 도 3c에 도시된 바와 같이, 상기 기준전류(Iref)는 다이오드 모델에 따라서 수십 uA 차이를 가질 수 있다.

도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 일반적인 기준 바이어스 회로(100)는 서로 다른 공정 변동에 기인하여 서로 다른 다이오드 전압을 갖는 다이오드 모델들에 의해 비정상적으로 동작할 수 있다.

즉, 공정 변동에 따라 다이오드의 전압 특성이 달라질 수 있고, 이에 따라 다이오드를 사용하는 기준 바이어스 회로(예컨대, 기준 전류 회로나 기준전압 회로)의 출력(전류 혹은 전압)이 변동될 수 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 온도 및 공정 변동에 의한 다이오드 전압의 변동을 보상함으로써 온도 및 공정 변동에 대한 의존성이 낮은 기준 바이어스 회로를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 기준 바이어스 회로는 전류 미러, 전압 검출부, 연산 증폭기, 및 보상회로를 포함한다. 상기 전류 미러는 전원전압 라인, 제1노드, 및 제2노드 사이에 접속되며 서로 접속되는 공통 게이트를 갖는 제1도전형의 트랜지스터 쌍을 포함한다.

상기 전압 검출부는 상기 제1노드, 상기 제2노드, 및 접지전압 라인 사이에 접속되고 상기 제1노드의 전압 및 상기 제2노드의 전압 레벨 각각에 기초하여 제1 입력전압 및 제2입력전압을 발생한다. 상기 연산 증폭기는 상기 제1입력전압을 수신하는 제1입력단자, 상기 제2입력전압을 수신하는 제2입력단자, 및 상기 트랜지스터 쌍의 공통 게이트에 접속되는 출력단자를 포함한다.

상기 보상회로는 상기 제1노드의 전압에 기초하여 발생되는 제어신호에 응답하여 상기 제1노드 전압의 변동을 보상한다. 상기 보상회로는 상기 제1노드의 전압을 검출하고 검출된 상기 제1노드의 전압을 감압하여 상기 제어신호를 발생하고 상기 제어신호에 응답하여 상기 제1노드 전압의 변동을 보상할 수도 있다.

또한 상기 보상회로는 상기 제1노드의 전압을 검출하고, 검출된 상기 제1노드의 전압을 미리 정해진 일정한 전압과 비교한 결과에 기초하여 제어신호를 출력하며, 상기 제어신호에 응답하여 상기 제1노드 전압의 변동을 보상할 수도 있다.

상기 제1 노드의 전압의 변동은 온도 및/또는 공정 변동에 의해 발생될 수 있다.

상기 보상회로는 상기 제1노드와 상기 제2노드 사이의 부하의 균형을 유지하기 위하여 상기 제2노드에 접속되어 상기 제2노드에서 대한 부하로 동작하는 더미 제어신호 발생기를 더 포함할 수 있다.

상기 기준 바이어스 회로는 상기 연산 증폭기의 출력 전압에 응답하여 기준 전류를 발생하는 기준전류 발생부를 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 기준 바이어스 회로는 전류 미러, 전압 검출부, 연산증폭기, 및 보상회로를 포함한다. 상기 전류 미러는 전원전압 라인, 제1노드, 및 제2노드 사이에 접속된다.

상기 전압 검출부는 상기 제1노드의 전압 및 상기 제2노드의 전압 각각을 다수의 저항들에 의하여 분배함으로써 제1입력전압 및 제2입력전압을 출력한다. 상기 연산 증폭기는 상기 제1입력전압과 상기 제2입력전압의 차이를 증폭하고, 증폭된 결과를 상기 전류 미러로 출력한다

상기 보상회로는 상기 제1노드의 전압에 기초하여 발생되는 제어신호에 응답하여 상기 다수의 저항들 중에서 적어도 한 쌍의 저항들의 저항값을 가변시킴으로써 상기 제1노드 전압의 변동을 보상한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 실시예에 따른 기준 바이어스 회로(400)의 회로도이다. 상기 기준 바이어스 회로(400)는 기준전류(Iref)를 발생하기 위한 기준전류 발생회로이다. 도 4를 참조하면, 상기 기준 바이어스 회로(400)는 전류 미러(410), 전압 검출부(420), 연산 증폭기(430), 보상회로(440), 및 기준전류 발생부(450)를 포함한다.

상기 전류 미러(410)는 전원전압 라인(VDD), 제1노드(N1), 및 제2노드(N2) 사이에 접속되며 제1도전형의 트랜지스터 쌍(MP1과 MP2)을 포함한다. 상기 트랜지 스터 쌍(MP1과 MP2) 각각은 상기 연산 증폭기(430)의 출력전압에 응답하여 제어된다. 상기 트랜지스터 쌍(MP1과 MP2)은 서로 매칭 트랜지스터이다(즉, 사이즈가 같다).

상기 전압 검출부(420)는 상기 제1노드(N1), 상기 제2노드(N2), 및 접지전압 라인(VSS) 사이에 접속되고 상기 제1노드(N1)의 전압 레벨 및 상기 제2노드(N2)의 전압 레벨 각각에 기초하여 제1입력전압(V+) 및 제2입력전압(V-)을 발생한다.

상기 전압 검출부(420)는 제1전압 검출회로(422) 및 제2전압 검출회로(424)를 포함한다. 상기 제1전압 검출회로(422)는 상기 제1노드(N1)와 상기 접지전압 라인(VSS) 사이에 접속되는 제1다이오드(D1) 및 제1전압 분배회로를 포함한다. 상기제1전압 분배회로는 상기 제1노드(N1)와 상기 접지전압 라인(VSS) 사이에 직렬로 접속되는 다수의 저항들(R1, R2, 및 R3)을 포함한다.

상기 제1입력전압(V+)은 상기 제1노드(N1)의 전압이 상기 다수의 저항들(R1, R2, 및 R3)에 의하여 분배된 전압이므로 상기 제1다이오드(D1)의 다이오드 전압 변동을 반영한다.

이는 상기 제1다이오드(D1)의 다이오드 전압 레벨이 높아지면 상기 제1입력전압(V+)의 레벨도 높아지며, 상기 제1다이오드(D1)의 다이오드 전압 레벨이 낮아지면 상기 제1입력전압(V+)의 레벨도 낮아짐을 의미한다. 상기 제1다이오드(D1)의 다이오드 전압은 도 2에 도시된 바와 같이, 공정 변동에 따라 온도에 따른 변화율이 다를 수 있다. 따라서, 상기 제1다이오드(D1)의 다이오드 전압은 온도 및 공정 변동에 의하여 변할 수 있다.

상기 제2전압 검출회로(424)는 상기 제2노드(N2)와 상기 접지전압 라인(VSS) 사이에 직렬로 접속되는 저항(R7)과 제2다이오드(D2) 및 제2전압 분배회로를 포함한다. 상기 제2전압 분배회로는 상기 제2노드(N2)와 상기 접지전압 라인(VSS) 사이에 직렬로 접속되는 다수의 저항들(R4, R5, 및 R6)을 포함한다. 상기 제1다이오드(D1) 및 상기 제2다이오드(D2) 각각은 다이오드 접속된 트랜지스터(예컨대, 바이폴라 트랜지스터)로 구현될 수 있다.

상기 저항(R7)은 상기 제2노드(N2)의 전압을 상기 제1노드(N1)의 전압과 동일하게 하는 역할을 한다. 상기 제2입력전압(V-)은 상기 제2노드(N2)의 전압이 상기 다수의 저항들(R4, R5, 및 R6)에 의하여 분배된 전압이므로 상기 제2다이오드(D2)의 다이오드 전압 변동을 반영한다. 상기 제2다이오드(D2)의 다이오드 전압 역시 공정 변동에 따라 온도에 따른 변화율이 다르며, 따라서 온도 및 공정 변동에 의하여 변한다.

상기 제1전압 분배회로의 저항들 각각과 대응하는 상기 제2전압 분배회로의 각각의 저항은 서로 동일한 저항값을 가진다. 도 4를 참조하면, R1은 R4와 R2는 R5와 R3은 R6와 서로 저항값이 동일하다.

상기 제1전압 분배회로와 상기 제2전압 분배회로 각각의 다수의 저항들(R1, R2, R3, R4, R5, 및 R6)의 저항값과 전압 검출 노드(ND1과 ND2)는 상기 제1입력전압(V+)과 상기 제2입력전압(V-)이 동일한 전압 레벨을 갖도록 설정된다. 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)은 상기 연산 증폭기(430)가 포화영역(saturation region)에서 동작하도록 설정되는 것이 바람직하다.

상기 연산 증폭기(430)는 상기 제1입력전압(V+)을 수신하는 제1입력단자(+), 상기 제2입력전압(V-)을 수신하는 제2입력단자(-), 및 상기 트랜지스터 쌍(MP1과 MP2)의 공통 게이트에 접속되는 출력단자를 포함한다.

상기 보상회로(440)가 동작하지 않는다면, 상기 연산 증폭기(430)는 상기 제1다이오드(D1)의 다이오드 전압 변동을 반영한 제1입력전압(V+)와 상기 제2다이오드(D2)의 다이오드 전압 변동을 반영한 제2입력전압(V-)을 수신한다. 그러므로 상기 연산 증폭기(430)의 출력전압에 응답하여 상기 기준전류 발생부(450)에서 발생하는 상기 기준전류(Iref) 또한 온도 및/또는 공정 변동에 따라서 가변된다.

상기 보상회로(440)는 상기 제1노드(N1)의 전압을 검출하고, 검출된 제1노드 전압(VD1)에 기초하여 제어신호(CS)를 출력하며, 상기 제어신호(CS)에 응답하여 상기 제1노드 전압(VD1)의 변동을 보상한다.

상기 보상회로(440)는 제어신호 발생기(442) 및 전압 보상부(444)를 포함한다. 상기 보상회로(440)는 상기 제1노드(N1)와 상기 제2노드(N2) 사이의 부하의 균형을 맞추기 위하여 상기 제2노드(N2)에 접속되는 더미(dummy) 제어신호 발생기(미도시)를 더 포함할 수 있다. 이 경우 상기 더미 제어신호 발생기는 부하의 균형을 맞추기 위한 것일 뿐이며, 상기 전압 보상부(444)의 동작에 영향을 미치지 않는다.

상기 제어신호 발생기(442)는 상기 제1노드(N1)의 전압을 검출하고 검출된 상기 제1노드 전압(VD1)을 감압하여 상기 제어신호(CS)를 발생할 수 있다. 즉, 상기 제어신호 발생기(442)는 수신되는 전압을 감압하여 출력하는 감압 회로로 구현될 수 있다. 상기 전압 보상부(444)는 상기 제어신호(CS)에 응답하여 상기 제1전압 분배회로 및 상기 제2전압 분배회로의 저항값을 가변한다.

상기 제어신호(CS)는 상기 제1노드 전압(VD1)이 상승하면 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)의 레벨이 낮아지도록 상기 제1전압 분배회로 및 제2전압 분배회로의 저항값을 가변하며, 상기 제1노드 전압(VD1)이 낮아지면 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)의 레벨이 높아지도록 상기 제1전압 분배회로 및 제2전압 분배회로의 저항값을 가변한다.

상기 전압 보상부(444)는 제1트랜지스터(MN1) 및 제2트랜지스터(MN2)를 포함한다. 상기 NMOS 트랜지스터들(MN1과 MN2)은 서로 매칭 트랜지스터이다. 상기 제1트랜지스터(MN1)는 상기 제1전압 분배회로의 다수의 저항들(R1, R2, 및 R3) 중에서 적어도 하나의 저항(R2)에 병렬로 접속되며, 상기 제어신호(CS)에 응답하여 가변되는 저항값을 갖는다.

상기 제2트랜지스터(MN2)는 상기 제2전압 분배회로의 다수의 저항들(R4, R5, 및 R6) 중에서 적어도 하나의 저항(R5)에 병렬로 접속되며, 상기 제어신호(CS)에 응답하여 가변되는 저항값을 갖는다. 상기 트랜지스터들(MN1과 MN2)은 서로 동일한 저항값을 가진다.

이상에서 설명한 바와 같이, 상기 제1트랜지스터(MN1) 및 제2트랜지스터(MN2) 각각은 가변저항으로 동작한다. 그러므로 상기 트랜지스터들(MN1과 MN2) 각각은 상기 제어신호(CS)에 응답하여 가변되는 저항값을 갖는 다른 소자로 대체될 수도 있다.

도 4에서는 상기 전압 보상부(444)는 하나의 가변저항 쌍만이 도시되어 있으 나, 각각이 상기 제어신호(CS)에 응답하여 가변되는 저항값을 가지며 상기 제1전압 분배회로의 저항과 이에 대응하는 상기 제2전압 분배회로의 저항 각각에 병렬로 접속되는 적어도 한 쌍의 가변저항들을 더 포함할 수 있다.

상기 보상회로(440)는 상기 제1노드(N1)의 전압을 검출하고, 검출된 상기 제1노드 전압(VD1)을 미리 정해진 일정한 전압과 비교한 결과에 기초하여 제어신호(CS)를 출력하며, 상기 제어신호(CS)에 응답하여 상기 제1노드 전압(VD1)의 변동을 보상할 수도 있다.

이때, 상기 제어신호 발생기(442)는 상기 제1노드(N1)의 전압을 검출하고 검출된 상기 제1노드 전압(VD1)과 상기 미리 정해진 일정한 전압을 비교한 결과에 기초하여 상기 제어신호(CS)를 출력할 수 있다. 상기 제어신호 발생기(442)는 비교기로 구현될 수 있다.

상기 미리 정해진 일정한 전압은 상기 제어신호(CS)가 상기 제1다이오드(D1)와 상기 제2다이오드(D2) 각각이 높은 다이오드 전압 모델일 때와 낮은 다이오드 전압 모델일 때에 서로 다른 논리 레벨을 갖도록 설정될 수 있다.

그러므로 상기 제어신호 발생기(442)는 상기 다이오드들(D1과 D2)이 높은 다이오드 전압 모델이면 하이 레벨의 제어신호(CS)를 출력하고, 상기 다이오드들(D1과 D2)이 낮은 다이오드 전압 모델이면 로우 레벨의 제어신호(CS)를 출력할 수 있다.

상기 전압 보상부(444)는 제1트랜지스터(MN1) 및 제2트랜지스터(MN2)를 포함한다. 상기 제1트랜지스터(MN1)는 상기 제1전압 분배회로의 다수의 저항들(R1, R2, 및 R3) 중에서 적어도 하나의 저항(R2)에 병렬로 접속되며, 상기 제어신호(CS)에 응답하여 제어된다.

상기 제2트랜지스터(MN2)는 상기 제2전압 분배회로의 다수의 저항들(R4, R5, 및 R6) 중에서 적어도 하나의 저항(R5)에 병렬로 접속되며, 상기 제어신호(CS)에 응답하여 제어된다.

상기 트랜지스터들(MN1과 MN2) 각각은 상기 제어신호(CS)가 하이 레벨이면 턴-온되며, 상기 제어신호(CS)가 로우 레벨이면 턴-오프되는 스위칭 소자로 동작한다. 그러므로 상기 트랜지스터들(MN1과 MN2) 각각은 상기 제어신호(CS)에 응답하여 제어되는 스위칭 소자로 구현될 수 있다.

상기 기준전류 발생부(450)는 상기 연산 증폭기(430)의 출력 전압에 응답하여 기준 전류(Iref)를 발생한다. 상기 기준전류 발생부(450)는 상기 전원전압 라인(VDD)에 접속되며 상기 연산 증폭기(430)의 출력전압에 의하여 제어되는 제1도전형의 트랜지스터(MP3)를 포함할 수 있다.

이하에서는 상기 기준 바이어스 회로(400)에서 다이오드 모델 변동에 따른 다이오드 전압의 변동을 보상하여 기준전류(Iref)의 변동을 방지하는 과정을 설명한다.

상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델인 경우 상기 제1노드 전압(VD1) 및 상기 제어신호(CS)의 전압 레벨은 하강한다. 이때, 전압 제어부(444)의 트랜지스터들(MN1과 MN2) 각각은 높은 임피던스를 가지는 영역(예컨대, 선형영역(linear region) 또는 차단영역(cut-off region))에서 동 작할 수 있다.

그러나 상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 높은 다이오드 전압 모델인 경우 상기 제2노드 전압(VD2) 및 상기 제어신호(CS)의 전압 레벨은 상승한다. 이때, 전압 제어부(444)의 트랜지스터들(MN1과 MN2) 각각은 낮은 임피던스를 가지는 영역(예컨대, 포화영역(saturation region))에서 동작할 수 있다.

먼저 상기 제1입력전압(V+)과 상기 제2입력전압(V-)이 낮은 다이오드 전압 모델에 최적화된 상태에서 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 높은 다이오드 전압 모델인 경우 상기 기준 바이어스 회로(400)의 동작을 설명한다.

이때 상기 제1노드 전압(VD1) 및 상기 제2노드 전압(VD2)의 레벨이 상승하므로 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)의 레벨은 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델일 때보다 상승한다.

첫째, 제어신호 발생기(442)가 상기 제1노드 전압(VD1)을 감압하여 상기 제어신호(CS)를 출력하는 경우의 상기 기준 바이어스 회로(400)의 동작을 설명한다. 상기 제어신호 발생기(442)는 상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 높은 다이오드 전압 모델인 경우 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델일 때보다 전압 레벨이 더 높은 상기 제어신호(CS)를 발생한다.

상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델일 때 상기 전압 보상부(444)의 트랜지스터들(MN1과 MN2) 각각은 높은 임피던스를 가지는 선형영역에서 동작할 수 있다. 반면, 상기 제1다이오드(D1) 및 상기 제2다이 오드(D2)가 높은 다이오드 전압 모델인 경우 상기 트랜지스터들(MN1과 MN2) 각각은 상기 제어신호(CS)에 응답하여 낮은 임피던스를 가지는 포화영역에서 동작할 수 있다.

그러면 상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 높은 다이오드 전압 모델인 경우 상기 제1노드 전압(VD1) 및 상기 제2노드 전압(VD2)으로부터 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)을 분배하기 위한 저항비가 낮아진다.

즉, R1의 저항값에 대한 R2와 제1트랜지스터(MN1)의 병렬 저항값과 R3의 저항값을 합한 저항값의 비가 감소하므로 상승한 상기 제1노드 전압(VD1)에 대한 보상이 이루어질 수 있다. 또한 R4의 저항값에 대한 R5와 제2트랜지스터(MN2)의 병렬 저항값과 R6의 저항값을 합한 저항값의 비가 감소하므로 상승한 상기 제2노드 전압(VD2)에 대한 보상이 이루어질 수 있다.

둘째, 상기 제어신호 발생기(442)가 상기 제1노드 전압(VD1)과 상기 미리 정해진 전압을 비교한 결과에 기초하여 상기 제어신호(CS)를 출력하는 경우의 상기 기준 바이어스 회로(400)의 동작을 설명한다.

상기 제어신호 발생기(442)는 하이(high) 레벨의 제어신호(CS)를 출력한다.상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 낮은 다이오드 모델일 때 상기 전압 보상부(444)의 트랜지스터들(MN1과 MN2) 각각은 로우(low) 레벨의 상기 제어신호(CS)에 응답하여 턴-오프될 수 있다. 반면, 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 높은 다이오드 전압 모델일 때 상기 트랜지스터들(MN1과 MN2) 각각은 상기 제어신호(CS)에 응답하여 턴-온될 수 있다.

그러면 상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 높은 다이오드 전압 모델인 경우 상기 제1노드 전압(VD1) 및 상기 제2노드 전압(VD2)으로부터 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)을 분배하기 위한 저항비가 낮아진다. 이로 인하여 상승한 제1노드 전압(VD1) 및 상승한 제2노드 전압(VD2)에 대한 보상이 이루어질 수 있다.

다음으로 상기 제1입력전압(V+)과 상기 제2입력전압(V-)이 높은 다이오드 전압 모델에 최적화된 상태에서 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델인 경우 상기 기준 바이어스 회로(400)의 동작을 설명한다.

이때 상기 제1노드 전압(VD1) 및 상기 제2노드 전압(VD2)의 레벨이 낮아지므로 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)의 레벨은 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 높은 다이오드 전압 모델일 때보다 낮아진다.

첫째, 제어신호 발생기(442)가 상기 제1노드 전압(VD1)의 레벨을 낮추어서 상기 제어신호(CS)를 출력하는 경우의 상기 기준 바이어스 회로(400)의 동작을 설명한다. 상기 제어신호 발생기(442)는 상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델인 경우 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 높은 다이오드 전압 모델일 때보다 전압 레벨이 더 낮은 상기 제어신호(CS)를 발생한다.

상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 높은 다이오드 전압 모델일 때 상기 전압 보상부(444)의 트랜지스터들(MN1과 MN2) 각각이 낮은 임피던스를 가지는 포화영역에서 동작할 수 있다. 반면, 상기 제1다이오드(D1) 및 상기 제2다이 오드(D2)가 낮은 다이오드 전압 모델인 경우 상기 트랜지스터들(MN1과 MN2) 각각은 상기 제어신호(CS)에 응답하여 높은 임피던스를 가지는 선형영역에서 동작할 수 있다.

그러면 상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델인 경우 상기 제1노드 전압(VD1) 및 상기 제2노드 전압(VD2)으로부터 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)을 분배하기 위한 저항비가 높아진다.

즉, R1의 저항값에 대한 R2와 제1트랜지스터(MN1)의 병렬 저항값과 R3의 저항값을 합한 저항값의 비가 증가하므로 하강한 상기 제1노드 전압(VD1)에 대한 보상이 이루어질 수 있다. 또한 R4의 저항값에 대한 R5와 제2트랜지스터(MN2)의 병렬 저항값과 R6의 저항값을 합한 저항값의 비가 증가하므로 하강한 상기 제2노드 전압(VD2)에 대한 보상이 이루어질 수 있다.

상기 제어신호 발생기(442)는 로우(low) 레벨의 제어신호(CS)를 출력한다. 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 높은 다이오드 모델일 때 상기 전압 보상부(444)의 트랜지스터들(MN1과 MN2) 각각은 하이 레벨의 상기 제어신호(CS)에 응답하여 턴-온될 수 있다. 반면, 상기 제1다이오드(D1)와 상기 제2다이오드(D2)가 높은 다이오드 전압 모델일 때 상기 트랜지스터들(MN1과 MN2) 각각이 상기 제어신호(CS)에 응답하여 턴-오프될 수 있다.

그러면 상기 제1다이오드(D1) 및 상기 제2다이오드(D2)가 낮은 다이오드 전압 모델인 경우 상기 제1노드 전압(VD1) 및 상기 제2노드 전압(VD2)으로부터 상기 제1입력전압(V+) 및 상기 제2입력전압(V-)을 분배하기 위한 저항비가 높아진다. 이로 인하여 상기 하강한 제1노드 전압(VD1) 및 제2노드 전압(VD2)에 대한 보상이 이루어질 수 있다. 따라서, 다이오드(D1, D2)의 전압 변동에 상관없이 상기 제1입력전압(V+)와 상기 제2입력전압(V-)은 거의 일정한 전압 레벨을 가지거나 원하는 범위 내로 유지된다.

이상에서 설명한 바와 같이, 상기 제1노드(N1) 및 상기 제2노드(N2)의 전압 레벨이 높아지면 상기 보상회로(440)는 상기 제1입력전압(V+)와 상기 제2입력전압(V-)의 레벨을 낮추며, 상기 제1노드(N1) 및 상기 제2노드(N2)의 전압 레벨이 낮아지면 상기 보상회로(440)는 상기 제1입력전압(V+)와 상기 제2입력전압(V-)의 레벨을 높임으로써, 상기 제1입력전압(V+)와 상기 제2입력전압(V-)을 원하는 범위내로 유지하여 상기 연산 증폭기(430)의 출력전압의 변동을 방지한다.

이는 결과적으로 상기 기준전류(Iref)의 변동을 방지하는 것이다. 왜냐하면 상기 기준전류(Iref)는 상기 연산 증폭기(430)의 출력전압에 응답하여 발생되기 때문이다.

도 5는 서로 다른 다이오드 모델들에 대한 도 4의 기준전압 발생회로(400)에서 발생하는 기준전류(Iref)의 온도에 따른 그래프이다. 도 3a 내지 도 3c를 참조하면 일반적인 기준 바이어스 회로(100)의 기준전류(Iref)는 다이오드 모델에 따라서 수십 uA의 차이를 가질 수 있다.

그러나 본 발명의 실시예에 따른 기준 바이어스 회로(400)에서 발생하는 기준전류(Iref)는 다이오드 모델에 따라서 불과 1 uA이하의 차이를 가짐을 알 수 있다.

이상에서는 본 발명에 따른 기준 바이어스 회로를 설명하기 위하여 기준전류 발생회로를 중심으로 기술하였다. 그러나 상기 기준전류 발생회로가 기준전압 발생회로에도 적용될 수 있음은 본 기술 분야의 통상의 지식을 가진 자에게 자명한 것이라 할 것이다. 즉, 상기 기준 바이어스 회로는 기준전류 또는 기준전압을 필요로 하는 반도체 장치 및 기타 전자 장치에 폭 넓게 이용될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 의하면, 공정 변동으로 발생할 수 있는 다이오드 특성(예컨대, 전압 특성)의 변화를 보상함으로써, 다이오드를 포함하여 구현되는 기준 바이어스 회로의 기준 전류 또는 기준전압의 변동이 방지되거나 줄어든다. 따라서, 본 발명에 따른 기준 바이어스 회로는 공정변화에 대한 의존성이 줄어드는 효과가 있다.

Claims

전원전압 라인, 제1노드, 및 제2노드 사이에 접속되며 서로 접속되는 공통 게이트를 가지는 제1도전형의 트랜지스터 쌍을 포함하는 전류 미러;

상기 제1노드, 상기 제2노드, 및 접지전압 라인 사이에 접속되고 상기 제1노드 및 제2노드의 전압 레벨 각각에 기초하여 제1입력전압 및 제2입력전압을 출력하는 전압 검출부;

상기 제1입력전압을 수신하는 제1입력단자, 상기 제2입력전압을 수신하는 제2입력단자, 및 상기 트랜지스터 쌍의 공통 게이트에 접속되는 출력단자를 포함하는 연산 증폭기; 및

상기 제1노드의 전압에 기초하여 발생하는 제어신호에 응답하여 상기 제1노드의 전압의 변동을 보상하기 위한 보상회로를 포함하는 기준 바이어스 회로.
제1항에 있어서, 상기 기준 바이어스 회로는,

상기 연산 증폭기의 출력 전압에 응답하여 기준 전류를 발생하는 기준전류 발생부를 더 포함하는 기준 바이어스 회로.
제2항에 있어서, 상기 기준전류 발생부는,

상기 전원전압 라인에 접속되며 상기 연산 증폭기의 출력전압에 의하여 제어되는 제1도전형의 트랜지스터를 포함하는 기준 바이어스 회로.
제1항에 있어서, 상기 전압 검출부는,

상기 제1노드와 상기 접지전압 라인 사이에 접속되며 상기 제1노드의 전압으로부터 분배된 상기 제1입력전압을 발생하는 제1전압 검출회로; 및

상기 제2노드와 상기 접지전압 라인 사이에 접속되며, 상기 제2노드의 전압으로부터 분배된 상기 제2입력전압을 발생하는 제2전압 검출회로를 포함하는 기준 바이어스 회로.
제4항에 있어서, 상기 제1전압 검출회로는,

상기 제1노드와 상기 접지전압 라인 사이에 접속되는 제1다이오드; 및

상기 제1노드와 상기 접지전압 라인 사이에 직렬로 접속되는 다수의 저항들을 포함하는 제1전압 분배회로를 포함하는 기준 바이어스 회로.
제5항에 있어서, 상기 제2전압 검출회로는,

상기 제2노드와 상기 접지전압 라인 사이에 직렬로 접속되는 저항과 제2다이오드; 및

상기 제2노드와 상기 접지전압 라인 사이에 직렬로 접속되는 다수의 저항들을 포함하는 제2전압 분배회로를 포함하는 기준 바이어스 회로.
제6항에 있어서, 상기 보상회로는,

상기 제1노드의 전압을 검출하고 검출된 상기 제1노드의 전압을 감압하여 상기 제어신호를 발생하는 제어신호 발생기; 및

상기 제어신호에 응답하여 상기 제1전압 분배회로 및 상기 제2전압 분배회로의 저항값을 가변하는 전압 보상부를 포함하는 기준 바이어스 회로.
제7항에 있어서, 상기 전압 보상부는,

상기 제1전압 분배회로의 다수의 저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 가변되는 저항값을 갖는 제1가변저항; 및

상기 제2전압 분배회로의 다수의 저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 가변되는 저항값을 갖는 제2가변저항을 포함하는 기준 바이어스 회로.
제6항에 있어서, 상기 보상회로는,

상기 제1노드의 전압을 검출하고 검출된 상기 제1노드의 전압과 미리 정해진 일정한 전압을 비교한 결과에 기초하여 상기 제어신호를 발생하는 제어신호 발생기; 및

상기 제어신호에 응답하여 상기 제1전압 분배회로 및 상기 제2전압 분배회로의 저항값을 가변하는 전압 보상부를 포함하는 기준 바이어스 회로.
제9항에 있어서, 상기 전압 보상부는,

상기 제1전압 분배회로의 다수의 저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 제어되는 제1스위칭 소자; 및

상기 제2전압 분배회로의 다수의 저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 제어되는 제2스위칭 소자를 포함하는 기준 바이어스 회로.
제7항 또는 제9항에 있어서, 상기 보상회로는,

상기 제1노드와 상기 제2노드 사이의 부하의 균형을 유지하기 위하여 상기 제2노드에 접속되어 상기 제2노드에서 대한 부하로 동작하는 더미 제어신호 발생기를 더 포함하는 기준 바이어스 회로.
전원전압 라인, 제1노드, 및 제2노드 사이에 접속되는 전류 미러;

상기 제1노드의 전압 및 상기 제2노드의 전압 각각을 다수의 저항들에 의하여 분배함으로써 제1입력전압 및 제2입력전압을 출력하는 전압 검출부;

상기 제1입력전압과 상기 제2입력전압의 차이를 증폭하고, 증폭된 결과를 상기 전류 미러로 출력하는 연산 증폭기; 및

상기 제1노드의 전압에 기초하여 발생되는 제어신호에 응답하여 상기 다수의 저항들 중에서 적어도 한 쌍의 저항들의 저항값을 가변시킴으로써 상기 제1노드의 전압의 변동을 보상하기 위한 보상회로를 포함하는 기준 바이어스 회로.
제12항에 있어서, 상기 전압 검출부는,

상기 제1노드의 전압을 검출하기 위한 제1전압 검출회로;

접지전압에 대한 상기 제1노드의 전압을 다수의 제1저항들을 이용하여 분배하기 위한 제1전압 분배회로;

상기 제2노드의 전압을 검출하기 위한 제2전압 검출회로; 및

상기 접지전압에 대한 상기 제2노드의 전압을 다수의 제2저항들을 이용하여 분배하기 위한 제2전압 분배회로를 포함하는 기준 바이어스 회로.
제13항에 있어서, 상기 보상회로는,

상기 제1노드의 전압을 검출하고 검출된 상기 제1노드의 전압을 감압하여 상기 제어신호를 발생하는 제어신호 발생기; 및

상기 제어신호에 응답하여 상기 제1저항들 중에서 적어도 하나의 저항 및 상기 제2저항들 중에서 적어도 어느 하나의 저항 각각의 저항값을 가변하는 전압 보상부를 포함하는 기준 바이어스 회로.
제14항에 있어서, 상기 전압 보상부는,

상기 제1저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 가변되는 저항값을 갖는 제1가변저항; 및

상기 제2저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 가변되는 저항값을 갖는 제2가변저항을 포함하는 기준 바이어스 회 로.
제13항에 있어서, 상기 보상회로는,

상기 제1노드의 전압을 검출하고 검출된 상기 제1노드의 전압과 미리 정해진 일정한 전압을 비교한 결과에 기초하여 상기 제어신호를 발생하는 제어신호 발생기; 및

상기 제어신호에 응답하여 상기 제1저항들 중에서 적어도 하나의 저항 및 상기 제2저항들 중에서 적어도 어느 하나의 저항 각각의 저항값을 가변하는 전압 보상부를 포함하는 기준 바이어스 회로.
제16항에 있어서, 상기 전압 보상부는,

상기 제1저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 제어되는 제1스위칭 소자; 및

상기 제2저항들 중에서 적어도 하나의 저항에 병렬로 접속되며, 상기 제어신호에 응답하여 제어되는 제2스위칭 소자를 포함하는 기준 바이어스 회로.
제1항 또는 제12항에 기재된 상기 기준 바이어스 회로를 포함하는 반도체 장치.