JP3739224B2 - 差動増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器、比較器、Ａ／Ｄ変換器、半導体集積回路装置および記憶装置に係わり、特に、消費電力を増加させることなく、電圧増幅利得、あるいは、動作速度を向上させる場合に有効な技術に関する。
【０００２】
【従来の技術】
ハード・ディスク装置（ＨＤＤ）、デジタルＶＴＲ、光ディスク装置などの記録装置では、ＰＲＭＬ（Partial Response Maximum Likelihood）と呼ぶ信号処理技術が採用されている。
このＰＲＭＬ技術は、一般に、磁気ディスク、磁気テープ、光ディスク等の記録媒体から読み出したアナログ信号の波形を、Ａ／Ｄ変換器でデジタル信号に変換し、ＰＲ（Partial Response）特性を持つＰＲ等化器で等化した後、最後に、最尤（Maximum Likelihood）復号方式であるビタビ復号回路で復号するものである。
このＰＲＭＬ技術を採用することにより、既存の記録再生系を大幅に変更することなく、信号処理によって記録密度を１．２〜１．５倍程度向上させることが可能である。
この場合に、前記Ａ／Ｄ変換器の内部回路として、比較器が使用されるが、この比較器として、フォールデッドカスコード型比較器が知られている。
なお、フォールデッドカスコード型比較器は、例えば、下記文献（イ）に記載されている。
（イ）'A 70-MS/s 110mW 8-b CMOS Folding and Interpolating A/D Convertor' IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.30,NO.12,DECEMBER 1995 P.1306
【０００３】
【発明が解決しようとする課題】
前記Ａ／Ｄ変換器の動作速度を向上させるためには、前記Ａ／Ｄ変換器の内部回路として使用される比較器電圧増幅利得を向上させることが有効である。
そして、前記Ａ／Ｄ変換器の内部回路として使用されるフォールデッドカスコード型比較器の電圧増幅利得を大きくするためには、フォールデッドカスコード型比較器を流れる電流を増大するか、あるいは負荷の抵抗成分を大きくする必要がある。
しかしながら、フォールデッドカスコード型比較器を流れる電流を大きくすると消費電流が増大し、また、負荷の抵抗成分を大きくすると出力インピーダンスが大きくなり、フォールデッドカスコード型比較器の後段に接続される回路の駆動する時間が遅くなるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、差動増幅器において、消費電流、負荷インピーダンスを増加させることなく、電圧増幅利得を向上させることが可能となる技術を提供することにある。
【０００４】
また、本発明の他の目的は、比較器において、消費電力を増大させることなく、動作速度を向上させることが可能となる技術を提供することにある。
【０００５】
また、本発明の他の目的は、Ａ／Ｄ変換器において、消費電力を増大させることなく、動作速度を向上させることが可能となる技術を提供することにある。
【０００６】
また、本発明の他の目的は、記憶装置において、消費電力を増大させることなく、動作速度を向上させることが可能となる技術を提供することにある。
【０００７】
また、本発明の他の目的は、前記Ａ／Ｄ変換器を搭載する半導体集積回路装置を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、差動増幅器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、一方の端子が前記第１および第３のトランジスタの第２電極に接続され、他方の端子が前記第１の電源線に接続される第１の負荷抵抗と、一方の端子が前記第２および第４のトランジスタの第２電極に接続され、他方の端子が前記第１の電源線に接続される第２の負荷抵抗とを備えることを特徴とする。
【００１０】
また、本発明は、差動増幅器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、第１の電極が前記第１および第３のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第７のトランジスタと、第１の電極が前記第２および第４のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第８のトランジスタと、一方の端子が前記第７のトランジスタの第２の電極に接続され、他方の端子が前記第１の電源線に接続される第１の負荷抵抗と、一方の端子が前記第８のトランジスタの第２電極に接続され、他方の端子が前記第１の電源線に接続される第２の負荷抵抗とを備えることを特徴とする。
【００１１】
また、本発明は、差動増幅器において、前記第１の負荷抵抗の一方の端子、あるいは、前記第２の負荷抵抗の一方の端子に接続される出力端子を備えることを特徴とする。
【００１２】
また、本発明は、差動増幅器において、前記第１の負荷抵抗の一方の端子に接続される第１の出力端子と、前記第２の負荷抵抗の一方の端子に接続される第２の出力端子とを備えることを特徴とする。
【００１３】
また、本発明は、差動増幅器において、前記第１および第２の負荷抵抗に代えて、能動負荷回路を使用することを特徴とする。
【００１４】
また、本発明は、差動増幅器において、前記第１の定電流源の電流値を（Ｉ１）、前記第１の定電流源の電流値を（Ｉ２）とするとき、Ｉ１＜Ｉ２を満足することを特徴とする。
【００１５】
また、本発明は、比較器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、前記第１および第３のトランジスタの第２電極に接続される第１の出力端子と、前記第２および第４のトランジスタの第２電極に接続される第２の出力端子と、第１電極が前記第１の電源線に接続され、第２電極が前記第１の出力端子に接続される第５のトランジスタであって、制御電極が第２の出力端子に接続される第１導電型の第５のトランジスタと、第１電極が前記第１の電源線に接続され、第２電極が前記第２の出力端子に接続される第６のトランジスタであって、制御電極が第１の出力端子に接続される第１導電型の第６のトランジスタと、前記第１の出力端子と前記第２の出力端子との間に接続され、所定期間内にオンとなるスイッチング素子とを備えることを特徴とする。
【００１６】
また、本発明は、比較器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、第１の電極が前記第１および第３のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第７のトランジスタと、第１の電極が前記第２および第４のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第８のトランジスタと、前記第７のトランジスタの第２電極に接続される第１の出力端子と、前記第８のトランジスタの第２電極に接続される第２の出力端子と、第１電極が前記第１の電源線に接続され、第２電極が前記第１の出力端子に接続される第５のトランジスタであって、制御電極が第２の出力端子に接続される第１導電型の第５のトランジスタと、第１電極が前記第１の電源線に接続され、第２電極が前記第２の出力端子に接続される第６のトランジスタであって、制御電極が第１の出力端子に接続される第１導電型の第６のトランジスタと、前記第１の出力端子と前記第２の出力端子との間に接続され、所定期間内にオンとなるスイッチング素子とを備えることを特徴とする。
【００１７】
また、本発明は、比較器において、前記スイッチング素子が、制御電極にクロック信号が印加されるトランジスタであることを特徴とする。
【００１８】
また、本発明は、比較器において、前記第１の定電流源の電流値を（Ｉ１）、前記第１の定電流源の電流値を（Ｉ２）とするとき、Ｉ１＜Ｉ２を満足することを特徴とする。
【００１９】
また、本発明は、アナログ入力信号を所定のタイミングでサンプリングするＴ／Ｈ回路と、前記Ｔ／Ｈ回路からの出力電圧と、リファレンス電圧とを比較する複数個の比較器と、前記比較器からの比較出力をラッチするラッチ回路と、前記ラッチ回路からの出力に基づきデジタル信号を出力するエンコーダーと、前記複数個の比較器に対して、それぞれ異なる複数個のリファレンス電圧を供給するリファレンス電圧発生回路と、前記Ｔ／Ｈ回路、比較器、およびラッチ回路に対して、クロック信号を供給するタイミング発生回路とを備えるＡ／Ｄ変換器において、前記比較器は、前記記載の比較器であることを特徴とする。
【００２０】
また、本発明は、差動アナログ入力信号を所定のタイミングでサンプリングするＴ／Ｈ回路と、前記Ｔ／Ｈ回路からの正相出力電圧を正相リファレンス電圧分、および、前記Ｔ／Ｈ回路からの逆相出力電圧を逆相リファレンス電圧分だけレベルシフトするレベルシフト回路と、前記レベルシフト回路からの正相リファレンス電圧分だけレベルシフトされた正相出力電圧と、前記レベルシフト回路からの逆相リファレンス電圧分だけレベルシフトされた逆相出力電圧とを比較する複数個の比較器と、前記比較器からの比較出力をラッチするラッチ回路と、前記ラッチ回路からの出力に基づきデジタル信号を出力するエンコーダーと、前記複数個の比較器に対して、それぞれ異なる複数個の正相リファレンス電圧と逆相リファレンス電圧とを供給するリファレンス電圧発生回路と、前記Ｔ／Ｈ回路、比較器、およびラッチ回路に対して、クロック信号を供給するタイミング発生回路とを備えるＡ／Ｄ変換器において、前記記載の比較器であることを特徴とする。
【００２１】
また、本発明は、Ａ／Ｄ変換器において、前記レベルシフト回路は、ダイオード接続された一対のトランジスタを負荷回路として共用する第１および第２の差動増幅器であって、第１の入力端子に正相出力電圧が印加され、第２の入力端子に正相リファレンス電圧が印加される第１の差動増幅器、および第１の入力端子に逆相リファレンス電圧が印加され、第２の入力端子に逆相出力電圧が印加される第２の差動増幅器で構成されることを特徴とする。
【００２２】
また、本発明は、Ａ／Ｄ変換器において、前記ラッチ回路は、縦続接続されたカスコードラッチ回路、ＲＴＺラッチ回路、およびＮＯＲラッチ回路で構成されること特徴とする。
【００２３】
また、本発明は、Ａ／Ｄ変換器を備える半導体集積回路装置であって、前記Ａ／Ｄ変換器は、前記記載のＡ／Ｄ変換器であることを特徴とする。
【００２４】
また、本発明は、デジタル信号を記録する記憶媒体と、前記記憶媒体にデジタル信号を記憶する書き込み手段と、前記記録媒体からデジタル信号を読み出す読出し手段とを具備する記憶装置であって、前記読出し手段は、前記記録媒体から読み出したアナログ信号を、デジタル信号に変換するＡ／Ｄ変換器を有する記憶装置において、前記Ａ／Ｄ変換器は、前記記載のＡ／Ｄ変換器であることを特徴とする。
【００２５】
また、本発明は、記憶装置において、前記読出し手段は、ＰＲ方式の等化器と、Ａ／Ｄ変換器と、最尤復号方式の復号化器とを有することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２７】
［実施の形態１］
図１は、本発明の実施の形態１の差動増幅器の回路構成を示す回路図である。本実施の形態の差動増幅器は、第１の電圧（ＶDD）が印加される電源ライン（第１の電源線）と、第２の電圧（ＧＮＤ）が印加される接地ライン（第２の電源線）との間に、直列に接続されるｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと称する。）（ＴＰ３）と、差動構成のＰＭＯＳ（ＴＰ１，ＴＰ２）と、差動構成のｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳと称する。）（ＴＮ１，ＴＮ２）と、ＮＭＯＳ（ＴＮ３）とを備える。
ここで、ソース電極が電源ラインに接続されるＰＭＯＳ（ＴＰ３）は、第１の定電流源を構成するものであり、ゲート電極に一定のバイアス電圧（ＶＧＰ）が印加される。
同様に、ソース電極が接地ラインに接続されるＮＭＯＳ（ＴＮ３）は、第２の定電流源を構成するものであり、ゲート電極に一定のバイアス電圧（ＶＧＮ）が印加される。
また、ＰＭＯＳ（ＴＰ１，ＴＰ２）の各ソース電極は、ＰＭＯＳ（ＴＰ３）のドレイン電極に接続され、同様に、ＮＭＯＳ（ＴＮ１，ＴＮ２）の各ソース電極は、ＮＭＯＳ（ＴＮ３）のドレイン電極に接続される。
【００２８】
また、ＰＭＯＳ（ＴＰ１）のドレイン電極は、ＮＭＯＳ（ＴＮ１）のドレイン電極に接続されるとともに、ＰＭＯＳ（ＴＰ１）のゲート電極と、ＮＭＯＳ（ＴＮ１）のゲート電極とは、第１の入力端子（ＩＮＰ）に接続される。
同様に、ＰＭＯＳ（ＴＰ２）のドレイン電極は、ＮＭＯＳ（ＴＮ２）のドレイン電極に接続されるとともに、ＰＭＯＳ（ＴＰ２）のゲート電極と、ＮＭＯＳ（ＴＮ２）のゲート電極とは、第２の入力端子（ＩＮＭ）に接続される。
【００２９】
さらに、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）と、電源ラインとの間に、負荷抵抗（Ｒ１）とＮＭＯＳ（ＴＮ４）との直列回路が接続される。
ここで、ＮＭＯＳ（ＴＮ４）は、ソース電極が、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）に接続され、ドレイン電極が負荷抵抗（Ｒ１）に接続される。
同様に、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）と、電源ラインとの間に、負荷抵抗（Ｒ２）とＮＭＯＳ（ＴＮ５）との直列回路が接続される。
ここで、ＮＭＯＳ（ＴＮ５）は、ソース電極が、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）に接続され、ドレイン電極が負荷抵抗（Ｒ２）に接続される。
また、ＮＭＯＳ（ＴＮ４，ＴＮ５）は、各ゲート電極に一定のバイアス電圧（ＶＢ）が印加され、さらに、ＮＭＯＳ（ＴＮ４）のドレイン電極は第２の出力端子（ＯＵＴＭ）に、ＮＭＯＳ（ＴＮ５）のドレイン電極は第１の出力端子（ＯＵＴＰ）に接続される。
このＮＭＯＳ（ＴＮ４，ＴＮ５）は、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）と、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）を一定の電圧に保持するためのものであり、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）と、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）の電圧が一定に保持される場合は必要ない。
【００３０】
以下、図１を参照して、本実施の形態の差動増幅器の動作を説明する。
但し、説明を簡単にするために、ＰＭＯＳ（ＴＰ３）を流れる電流が２・Ｉ、ＮＭＯＳ（ＴＮ３）を流れる電流が４・Ｉであると仮定し、また、負荷抵抗（Ｒ１，Ｒ２）の抵抗値は共にＲLとする。
前記第１の入力端子（ＩＮＰ）と第２の入力端子（ＩＮＭ）とに印加される入力信号の電圧が同一（Ｖ）の場合は、ＰＭＯＳ（ＴＰ１）とＰＭＯＳ（ＴＰ２）とを流れる電流は同一（Ｉ）であり、また、ＮＭＯＳ（ＴＮ１）とＮＭＯＳ（ＴＮ２）とを流れる電流も同一（２・Ｉ）である。
したがって、負荷抵抗（Ｒ１，Ｒ２）を流れる電流も同一（Ｉ）となるので、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、下記（１）式に示すように、同一（ＶＯＵＴ＝０）となる。
【００３１】
【数１】
ここで、第１の入力端子（ＩＮＰ）に印加される入力信号の電圧が（Ｖ＋Δｖ）、第２の入力端子（ＩＮＭ）に印加される入力信号の電圧が（Ｖ−Δｖ）となると、ＰＭＯＳ（ＴＰ１）を流れる電流は（Ｉ−Δｉｏ）、ＰＭＯＳ（ＴＰ２）を流れる電流は（Ｉ＋Δｉｏ）となり、また、ＮＭＯＳ（ＴＮ１）を流れる電流は（２・Ｉ＋Δｉｐ）、ＮＭＯＳ（ＴＮ２）を流れる電流は（２・Ｉ−Δｉｐ）となる。
したがって、負荷抵抗（Ｒ１）を流れる電流は（Ｉ＋Δｉｏ＋Δｉｐ）、負荷抵抗（Ｒ２）を流れる電流は（Ｉ−Δｉｏ−Δｉｐ）となる。
そのため、下記（２）式に示すように、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、２・（Δｉｏ＋Δｉｐ）・ＲLとなる。
【００３２】
【数２】
図２は、前記文献（イ）に示す従来のフォールデッドカスコード型比較器をアンプ形式にした回路構成を示す回路図である。
図２に示すように、従来のフォールデッドカスコードアンプは、差動増幅回路を構成するＰＭＯＳ（ＴＰ１，ＴＰ２）と直列に、ＮＭＯＳ（ＴＮ６，ＴＮ７）が接続されている点で、本実施の形態の差動増幅器と相違する。
ここで、ＮＭＯＳ（ＴＮ６，ＴＮ７）は、共に定電流源を構成するものであり、ゲート電極に一定のバイアス電圧（ＶＧＮ）が印加され、また、ドレイン電極がＰＭＯＳ（ＴＰ１，ＴＰ２）のドレイン電極に、ソース電極が接地ラインに接続される。
【００３３】
以下、図２を参照して、従来のフォールデッドカスコードアンプの動作を説明する。
但し、説明を簡単にするために、ＰＭＯＳ（ＴＰ３）を流れる電流が２・Ｉ、ＮＭＯＳ（ＴＮ６，ＴＮ７３）を流れる電流が２・Ｉであると仮定し、また、負荷抵抗（Ｒ１，Ｒ２）の抵抗値は共にＲLとする。
前記第１の入力端子（ＩＮＰ）と第２の入力端子（ＩＮＭ）とに印加される入力信号の電圧が同一（Ｖ）の場合は、ＰＭＯＳ（ＴＰ１）とＰＭＯＳ（ＴＰ２）とを流れる電流は同一（Ｉ）であり、また、ＮＭＯＳ（ＴＮ１）とＮＭＯＳ（ＴＮ２）とを流れる電流も同一（２・Ｉ）である。
したがって、負荷抵抗（Ｒ１，Ｒ２）を流れる電流も同一（Ｉ）となるので、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、０（ＶＯＵＴ＝０）となる。
ここで、第１の入力端子（ＩＮＰ）に印加される入力信号の電圧が（Ｖ＋Δｖ）、第２の入力端子（ＩＮＭ）に印加される入力信号の電圧が（Ｖ−Δｖ）となると、ＰＭＯＳ（ＴＰ１）を流れる電流は（Ｉ−Δｉ）、ＰＭＯＳ（ＴＰ２）を流れる電流は（Ｉ＋Δｉ）となるので、負荷抵抗（Ｒ１）を流れる電流は（Ｉ＋Δｉ）、負荷抵抗（Ｒ２）を流れる電流は（Ｉ−Δｉ）となる。
そのため、下記（３）式に示すように、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、２・Δｉ・ＲLとなる。
【００３４】
【数３】
前記（２）式、（３）式から理解できるように、本実施の形態の差動増幅器および従来のフォールデッドカスコードアンプにおいて、負荷抵抗（Ｒ１，Ｒ２）の抵抗値が一定とすると、本実施の形態の差動増幅器は、従来のフォールデッドカスコードアンプに比べて、電圧増幅利得を大きくすることができる。
また、本実施の形態の差動増幅器全体を流れる電流は（４・Ｉ）であり、これは、従来のフォールデッドカスコードアンプ全体を流れる電流と同じである。
【００３５】
本実施の形態の差動増幅器の相互コンダクタンス（Ｇｍ）は、下記（４）式に示すように、ＰＭＯＳ（ＴＰ１，ＴＰ２）で構成される差動増幅回路の相互コンダクタンス（ｇｍ（ＴＰ１，ＴＰ２））と、ＮＭＯＳ（ＴＮ１，ＴＮ２）で構成される差動増幅回路の相互コンダクタンス（ｇｍ（ＴＮ１，ＴＮ２））との和で表される。
【００３６】
【数４】
Ｇｍ＝ｇｍ（ＴＰ１，ＴＰ２）＋ｇｍ（ＴＮ１，ＴＮ２） ・・・ （４）
例えば、本実施の形態の差動増幅器において、下記（５）式を満足するものとする。
【００３７】
【数５】
Ｉ（ＴＮ３）＝２・Ｉ（ＴＰ３）
Ｖｅ（ＴＮ１，ＴＮ２）＝Ｖｅ（ＴＰ１，ＴＰ２）
Ｖｅ＝Ｖｇｓ−Ｖｔｈ ・・・・・・・・・・・・・・・・・・・ （５）
但し、Ｉ（ＴＰ３）は、定電流源を構成するＰＭＯＳ（ＴＰ３）により供給される定電流の電流値、Ｉ（ＴＮ３）は、定電流源を構成するＮＭＯＳ（ＴＮ３）に吸い込まれる定電流の電流値、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。
この場合に、本実施の形態の差動増幅器の相互コンダクタンス（Ｇｍ）は、下記（６）式のように表される。
【００３８】
【数６】
ｇｍ（ＴＮ１，ＴＮ２）＝２・ｇｍ（ＴＰ１，ＴＰ２）
Ｇｍ＝３・ｇｍ（ＴＰ１，ＴＰ２） ・・・・・・・・・・・・・ （６）
また、本実施の形態の差動増幅器の電圧増幅利得（Ｇａ）は、下記（７）のように表される。
【００３９】
【数７】
このように、本実施の形態の差動増幅器および従来のフォールデッドカスコードアンプにおいて、負荷抵抗（Ｒ１，Ｒ２）の抵抗値が一定とすると、本実施の形態の差動増幅器は、従来のフォールデッドカスコードアンプに比べて、約３倍の電圧増幅利得を得ることができる。
したがって、本実施の形態の差動増幅器では、消費電流、負荷インピーダンスを増加させることなく、電圧増幅利得を向上させることができる。
なお、本実施の形態の差動増幅器において、図３に示すように、負荷抵抗（Ｒ１，Ｒ２）に代えて、ＰＭＯＳ（ＴＰ１０，ＴＰ１１）で構成される能動負荷回路を使用することもできる。
また、本実施の形態の差動増幅器において、差動入力信号の代わりに、単一のシングル入力信号であっても良く、この場合は、第２の入力端子（ＩＮＭ）には、基準バイアス電圧を印加すればよい。
さらに、本実施の形態の差動増幅器において、差動出力信号を出力する構成に代えて、単一のシングル出力信号を出力する構成としてもよい。
【００４０】
【実施の形態２】
図４は、本発明の実施の形態２の比較器の回路構成を示す回路図である。
本実施の形態の比較器は、出力段（負荷回路）の構成が前記実施の形態１の差動増幅器と相違する。
以下、相違点を中心に本実施の形態の比較器について説明する。
本実施の形態の比較器は、図１に示す負荷抵抗（Ｒ１，Ｒ２）に代えて、ＰＭＯＳ（ＴＰ４，ＴＰ５）が使用される。
ここで、ＰＭＯＳ（ＴＰ４）のゲート電極は、ＰＭＯＳ（ＴＰ５）のドレイン電極に接続され、また、ＰＭＯＳ（ＴＰ５）のゲート電極は、ＰＭＯＳ（ＴＰ４）のドレイン電極に接続される。
さらに、ＰＭＯＳ（ＴＰ４，ＴＰ５）のドレイン電極の間に、ＰＭＯＳ（ＴＰ６）が接続される。
このＰＭＯＳ（ＴＰ６）のゲート電極には、クロック信号（ＣＰ１）が印加される。
【００４１】
以下、本実施の形態の比較器の動作を説明する。
クロック信号（ＣＰ１）がＬｏｗレベル（以下、Ｌレベルと称する。）であるプリアンプ動作時には、ＰＭＯＳ（ＴＰ６）はオンであり、入力端子（ＩＮＰ，ＩＮＭ）に印加される信号電圧による信号電流（Δｉｏ，Δｉｐ）は、ＰＭＯＳ（ＴＰ４〜ＴＰ６）を流れる。
例えば、図４に示すように、プリアンプ動作時に、経路（Ｌ１）を流れる電流が（Ｉ＋Δｉｏ＋Δｉｐ）、経路（Ｌ２）を流れる電流が（Ｉ−Δｉｏ−Δｉｐ）であるとすると、ＰＭＯＳ（ＴＰ５）を流れる電流の一部はＰＭＯＳ（ＴＰ６）を流れる。
この場合に、ＰＭＯＳ（ＴＰ６）のオン抵抗により、出力端子（ＯＵＴＰ，ＯＵＴＭ）間に電位差（Ｖｏｕｔ）が生じる。
次に、クロック信号（ＣＰ１）がＨｉｇｈレベル（以下、Ｈレベルと称する。）であるラッチ動作時に、ＰＭＯＳ（ＴＰ６）はオフとなり、信号電流（Δｉｏ，Δｉｐ）は、ＰＭＯＳ（ＴＰ４，ＴＰ５）を流れる。
この場合に、出力端子（ＯＵＴＰ，ＯＵＴＭ）間の電位差（Ｖｏｕｔ）により、ＰＭＯＳ（ＴＰ４，ＴＰ５）に正帰還がかかるため、出力端子（ＯＵＴＰ，ＯＵＴＭ）の電位差（Ｖｏｕｔ）の振幅が拡大される。
例えば、プリアンプ動作時に、第２の出力端子（ＯＵＴＭ）が低電圧、第１の出力端子（ＯＵＴＰ）が高電圧であるとすると、ラッチ動作には、第２の出力端子（ＯＵＴＭ）の電圧がゲート電極に印加されるＰＭＯＳ（ＰＴ５）がより導通状態になるように動作し、また、第１の出力端子（ＯＵＴＰ）の電圧がゲート電極に印加されるＰＭＯＳ（ＰＴ４）がより不導通状態になるように動作し、その結果、第１の出力端子（ＯＵＴＰ）がより高電圧、第２の出力端子（ＯＵＴＭ）がより低電圧となる。
【００４２】
図５は、本実施の形態の比較器の動作を、従来例と比較して説明するための波形図である。
この図５の波形図から分かるように、本実施の形態の比較器では、ラッチ動作時に、第１の出力端子（ＯＵＴＰ）および第２の出力端子（ＯＵＴＭ）の電圧が速やかに所定の電圧レベルに到達するのに対して、従来の比較器では、プリアンプ動作時のセットリング不足により、ラッチ動作時に、第１の出力端子（ＯＵＴＰ）および第２の出力端子（ＯＵＴＭ）の電圧が所定の電圧レベルに到達するまで多大な時間がかかり、結果として、誤った比較結果を出力する場合があった。
【００４３】
このように、本実施の形態の比較器によれば、前記実施の形態１の差動増幅器を使用し、消費電流、負荷インピーダンスを増加させることなく、差動増幅器の電圧増幅利得を向上させることができる。
これにより、本実施の形態の比較器では、消費電力を増大させることなく、比較器の動作速度を向上させることができ、高速化、低消費電力化を達成することが可能となる。
【００４４】
［実施の形態３］
図６は、本発明の実施の形態３のフラッシュ型Ａ／Ｄ変換器の概略構成を示すブロック図である。
本実施の形態は、前記実施の形態２の比較器を使用したフラッシュ型Ａ／Ｄ変換器であり、同図において、１はＴ／Ｈ（Ｔｒａｃｋ ａｎｄ Ｈｏｌｄ）回路、２はリファレンス電圧発生回路、３はレベルシフト回路、４は比較器、５はラッチ回路、６はエンコーダー、７はバイアス回路、８はタイミング発生回路である。
図７は、図６に示すレベルシフト回路３、比較器４およびラッチ回路５の回路構成を示す回路図であり、また、図８は、図７に示す各部のタイミングチャートを示す図である。
以下、図７、図８を用いて、本実施の形態のＡ／Ｄ変換器の動作について説明する。なお、ｎはＡ／Ｄ変換器のビット数とする。
差動アナログ入力信号（ＡＩＮＰ，ＡＩＮＭ）は、Ｔ／Ｈ回路１によってサンプリングされ、（２n-1）個から成るレベルシフト回路３の入力端子（ＩＮＰ，ＩＮＭ）に共通に入力される（図８の▲１▼参照）。
【００４５】
リファレンス電圧発生回路２は、その差がアナログ入力信号のフル振幅に相当する電圧（ＶＲＴ，ＶＲＢ）が入力され、その電圧（ＶＲＴ，ＶＲＢ）を（２n）等分した電圧を生成する。
このリファレンス電圧発生回路２で生成されたそれぞれの電圧は、レベルシフト回路３のリファレンス電圧入力端子（ＲＰ，ＲＭ）の各々に入力される。
【００４６】
レベルシフト回路３は、ダイオード接続されたＮＭＯＳ（ＴＮ２０，ＴＮ２１）を負荷回路として共用する２つの差動増幅回路から構成される。
ここで、一方の差動増幅回路を構成するＮＭＯＳ（ＴＮ２２）のゲート電極には入力端子（ＩＮＰ）に入力される正相入力信号が印加され、ＮＭＯＳ（ＴＮ２３）のゲート電極にはリファレンス電圧入力端子（ＲＰ）に入力される正相リファレンス電圧が印加される。
同様に、他方の差動増幅回路を構成するＮＭＯＳ（ＴＮ２４）のゲート電極にはリファレンス電圧入力端子（ＲＭ）に入力される逆相リファレンス電圧が印加され、ＮＭＯＳ（ＴＮ２５）のゲート電極には入力端子（ＩＮＭ）に入力される逆相入力信号が印加される。
このレベルシフト回路３は、入力端子（ＩＮＰ，ＩＮＭ）およびリファレンス電圧入力端子（ＲＰ，ＲＭ）に入力される電圧から、下記（８）に示す演算を行い、出力端子（ＯＵＴＰ，ＯＵＴＭ）に出力する。
【００４７】
【数８】
ここで、ＩＰｖは入力端子（ＩＮＰ）に入力される正相入力信号電圧、ＩＭｖは入力端子（ＩＮＭ）に入力される逆相入力信号電圧、ＲＰｖはリファレンス電圧入力端子（ＲＰ）に入力される正相リファレンス電圧、ＲＭｖはリファレンス電圧入力端子（ＲＭ）に入力される逆相リファレンス電圧である。
【００４８】
このレベルシフト回路３の出力は、比較器４の入力端子（ＩＮＰ，ＩＮＭ）に入力される。
この比較器４は、前記実施の形態２の比較器であり、比較器４は、入力端子（ＩＮＰ，ＩＮＭ）に入力された電圧の大小関係を比較し出力する（図８の▲２▼参照）。
即ち、比較器４は、正相入力信号電圧（ＩＰｖ）を正相リファレンス電圧（ＲＰｖ）分だけレベルシフトした電圧と、逆相入力信号電圧（ＩＭｖ）を逆相リファレンス電圧（ＲＭｖ）分だけレベルシフトした電圧との大小関係を比較する。ラッチ回路５は、カスコードラッチ回路５１、ＲＴＺラッチ回路５２、ＮＯＲラッチ回路５３から構成され、クロック信号（ＣＰ２，ＣＰ３）により、比較器４の出力を一定のタイミングごとにラッチし、かつ比較結果をＣＭＯＳレベルまで増幅する。
ここで、カスコードラッチ回路５１は、ＰＭＯＳ（ＴＰ３０ないしＴＰ３３）と、ＮＭＯＳ（ＴＮ３０，ＴＮ３１，ＴＮ３３）とで構成され、クロック信号（ＣＰ２）がＨレベルの時（プリ動作時）に、ＮＭＯＳ（ＴＮ３３）はオンとなり、前記したように、カスコードラッチ回路５１の出力端子間（ＮＭＯＳ（ＴＮ３０）およびＮＭＯＳ（ＴＮ３１）のドレイン電極間）に電位差が生じる。
次に、クロック信号（ＣＰ１）がＬレベルの時（ラッチ動作時）に、ＮＭＯＳ（ＴＮ３３）はオフとなり、ＮＭＯＳ（ＴＮ３０）およびＮＭＯＳ（ＴＮ３１）は、出力端子間の電位差により正帰還がかかるため、ＮＭＯＳ（ＴＮ３０）およびＮＭＯＳ（ＴＮ３１）は、出力端子に出力端子間の電位差を拡大した電圧を出力する（図８の▲３▼参照）。
【００４９】
ＲＴＺラッチ回路５２は、ＰＭＯＳ（ＴＰ３４ないしＴＰ３６）と、ＮＭＯＳ（ＴＮ３４〜ＴＮ３７）とで構成され、クロック信号（ＣＰ３）がＨレベルの時（リセット動作時）に、ＮＭＯＳ（ＴＮ３６，ＴＮ３７）はオン、ＰＭＯＳ（ＴＰ３４）はオフとなり、ＰＭＯＳ（ＴＰ３５）およびＰＭＯＳ（ＴＰ３５）のドレイン電極はＡＧＮＤ２の電圧となる。
次に、クロック信号（ＣＰ３）がＬレベルの時（ラッチ動作時）に、ＮＭＯＳ（ＴＮ３６，ＴＮ３７）はオフ、ＰＭＯＳ（ＴＰ３４）はオンとなり、ＰＭＯＳ（ＴＰ３５）およびＰＭＯＳ（ＴＰ３５）は、ＮＭＯＳ（ＴＮ３４）およびＮＭＯＳ（ＴＮ３５）のゲート電極に入力される入力信号電圧をラッチし、かつＣＭＯＳレベルまで増幅して出力する（図８の▲４▼参照）。
ＮＯＲラッチ回路５３は、ノア回路（ＮＯＲ１，ＮＯＲ２）で構成され、ＲＴＺラッチ回路５２の出力を保持する。
【００５０】
エンコーダ６は、（２n-1）個のラッチ出力（サーマルコード）を、ｎビットのデジタルデータ（バイナリコード）に変換する。
バイアス回路７は、Ｔ／Ｈ回路１、リファレンス電圧発生回路２、レベルシフト回路３、比較器４等の回路で必要なバイアス電圧を発生する。
タイミング発生回路８は、Ｔ／Ｈ回路１、比較器４、ラッチ回路５、エンコーダ６等の回路で必要なクロックタイミング信号（ＴＨ，ＣＰ１，ＣＰ２，ＣＰ３）を生成する。
本実施の形態のＡ／Ｄ変換器は、前記実施の形態２の比較器４を使用することにより、消費電力を増加することなく高速動作が可能であるので、高速、低消費電力なＡ／Ｄ変換器を実現できる。
なお、本実施の形態のＡ／Ｄ変換器において、差動入力信号の代わりに、単一のシングル入力信号であっても良く、この場合は、レベルシフト回路３は必要なく、比較器４には、シングル入力信号とリファレンス電圧とが入力される。
【００５１】
図９は、本実施の形態のＡ／Ｄ変換器が適用される装置の一例としてハードディスク装置の概略構成を示すブロック図である。
同図に示すように、ハードディスク装置１００は、ディスクコントローラ２１０を介して、ホストコンピュータ２００と接続される。
ホストコンピュータ２００からの書き込みデータは、ディスクコントローラ２１０、ハードディスクコントローラ１０１を介して、エンコーダ／デコーダ回路１０２に入力され、エンコーダ／デコーダ回路１０２で、記録符号（例えば、８−９変換符号）に変換される。
このエンコーダ／デコーダ回路１０２から記録符号は、リード・ライトアンプ１０３で増幅された後、磁気ディスク１１３に記憶される。
磁気ディスクからの読み出し信号は、リード・ライトアンプ１０３およびＡＧＣアンプ１０４で増幅されて後、アクティブフイルタ１０５でノイズ除去され、Ａ／Ｄ変換器１０６に入力される。
このＡ／Ｄ変換器１０６からのデータは、波形等化器１０７で波形等化された後、ビタビディテクタ１０８でビタビ復号（最尤復号）され、エンコーダ／デコーダ回路１０２で元のデータ形式に変換され、ホストコンピュータ２００側に出力される。
ここで、波形等化器１０７は、デジタル信号処理でＰＲ等化を行う。
また、リード／ライトＰＬＬ回路１０９は、Ａ／Ｄ変換器１０６、波形等化器１０７およびエンコーダ／デコーダ回路１０２で使用するクロック信号を生成する。
ここで、Ａ／Ｄ変換器１０６は、前記実施の形態３のＡ／Ｄ変換器である。
ハードディスクコントローラ１０１は、ボイスコイルモータドライバ１１０、スピンドルモータドライバ１１１を制御し、前記したデータの書き込み、読み出しの際の、磁気ヘッド１１２の位置決めを行い、また、スピンドルモータ１１４を制御する。
なお、図９において、マイコン１１５は、ハードディスク装置１００全体を制御する。
【００５２】
図９に示すハードディスク装置は、Ａ／Ｄ変換器１０６として、前記実施の形態３のＡ／Ｄ変換器を使用することにより、Ａ／Ｄ変換器１０６の高速化、低消費電力化を達成することができるので、ハードディスク装置全体の高速化、低消費電力化を達成することが可能となる。
なお、図９中の点線枠１２０内の各回路は、信号処理用ＬＳＩとして、単一の半導体集積回路装置で構成され、同様に、図９中の点線枠１３０内の各回路は、ディスク駆動用ＬＳＩとして、単一の半導体集積回路装置で構成される。
また、本実施の形態３のＡ／Ｄ変換器は、図９に示すハードディスク装置以外に、磁気テープ、光ディスク装置、デジタルビデオディスク等にも適用可能である。
さらに、本実施の形態１の差動増幅器は、前記した比較器、Ａ／Ｄ変換器以外の、オペアンプ等の一般の増幅器として使用可能であることは言うまでもない。
【００５３】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、差動増幅器において、消費電流、負荷インピーダンスを増加させることなく、電圧増幅利得を向上させることが可能となる。
（２）本発明によれば、比較器において、消費電力を増大させることなく、動作速度を向上させることが可能となる。
（３）本発明によれば、Ａ／Ｄ変換器において、消費電力を増大させることなく、動作速度を向上させることが可能となる。
（４）本発明によれば、記憶装置において、消費電力を増大させることなく、動作速度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の差動増幅器の回路構成を示す回路図である。
【図２】従来のフォールデッドカスコード型比較器をアンプ形式にした回路構成を示す回路図である。
【図３】本発明の実施の形態１の差動増幅器の変形例の回路構成を示す回路図である。
【図４】本発明の実施の形態２の比較器の回路構成を示す回路図である。
【図５】本発明の実施の形態２の比較器の動作を説明するための波形図である。
【図６】本発明の実施の形態３のフラッシュ型Ａ／Ｄ変換器の概略構成を示すブロック図である。
【図７】図６に示すレベルシフト回路、比較器およびラッチ回路の回路構成を示す回路図である。
【図８】図７に示す各部のタイミングチャートを示す図である。
【図９】本発明の実施３の形態のＡ／Ｄ変換器が使用される装置の一例としてハードディスク装置の概略構成を示すブロック図である。
【符号の説明】
１…Ｔ／Ｈ（Ｔｒａｃｋ ａｎｄ Ｈｏｌｄ）回路、２…リファレンス電圧発生回路、３…レベルシフト回路、４…比較器、５…ラッチ回路、６…エンコーダー、７…バイアス回路、８…タイミング発生回路、５１…カスコードラッチ回路、５２…ＲＴＺラッチ回路、５３…ＮＯＲラッチ回路、１００…ハードディスク装置、１０１…ハードディスクコントローラ、１０２…エンコーダ／デコーダ回路、１０３…リード・ライトアンプ、１０４…ＡＧＣアンプ、１０５…アクティブフイルタ、１０６…Ａ／Ｄ変換器、１０７…波形等化器、１０８…ビタビディテクタ、１０９…リード／ライトＰＬＬ回路、１１０…ボイスコイルモータドライバ、１１１…スピンドルモータドライバ、１１２…磁気ヘッド、１１３…磁気ディスク、１１４…スピンドルモータ、１１５…マイコン、１２０，１３０…半導体集積回路装置（ＬＳＩ）、２００…ホストコンピュータ、２１０…ディスクコントローラ、ＴＰ…ｐ型ＭＯＳトランジスタ、ＴＮ…ｎ型ＭＯＳトランジスタ、Ｒ…抵抗、ＩＮ…入力端子、ＯＵＴ…出力端子、ＮＯＲ…ノア回路。
【発明の属する技術分野】
本発明は、差動増幅器、比較器、Ａ／Ｄ変換器、半導体集積回路装置および記憶装置に係わり、特に、消費電力を増加させることなく、電圧増幅利得、あるいは、動作速度を向上させる場合に有効な技術に関する。
【０００２】
【従来の技術】
ハード・ディスク装置（ＨＤＤ）、デジタルＶＴＲ、光ディスク装置などの記録装置では、ＰＲＭＬ（Partial Response Maximum Likelihood）と呼ぶ信号処理技術が採用されている。
このＰＲＭＬ技術は、一般に、磁気ディスク、磁気テープ、光ディスク等の記録媒体から読み出したアナログ信号の波形を、Ａ／Ｄ変換器でデジタル信号に変換し、ＰＲ（Partial Response）特性を持つＰＲ等化器で等化した後、最後に、最尤（Maximum Likelihood）復号方式であるビタビ復号回路で復号するものである。
このＰＲＭＬ技術を採用することにより、既存の記録再生系を大幅に変更することなく、信号処理によって記録密度を１．２〜１．５倍程度向上させることが可能である。
この場合に、前記Ａ／Ｄ変換器の内部回路として、比較器が使用されるが、この比較器として、フォールデッドカスコード型比較器が知られている。
なお、フォールデッドカスコード型比較器は、例えば、下記文献（イ）に記載されている。
（イ）'A 70-MS/s 110mW 8-b CMOS Folding and Interpolating A/D Convertor' IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.30,NO.12,DECEMBER 1995 P.1306
【０００３】
【発明が解決しようとする課題】
前記Ａ／Ｄ変換器の動作速度を向上させるためには、前記Ａ／Ｄ変換器の内部回路として使用される比較器電圧増幅利得を向上させることが有効である。
そして、前記Ａ／Ｄ変換器の内部回路として使用されるフォールデッドカスコード型比較器の電圧増幅利得を大きくするためには、フォールデッドカスコード型比較器を流れる電流を増大するか、あるいは負荷の抵抗成分を大きくする必要がある。
しかしながら、フォールデッドカスコード型比較器を流れる電流を大きくすると消費電流が増大し、また、負荷の抵抗成分を大きくすると出力インピーダンスが大きくなり、フォールデッドカスコード型比較器の後段に接続される回路の駆動する時間が遅くなるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、差動増幅器において、消費電流、負荷インピーダンスを増加させることなく、電圧増幅利得を向上させることが可能となる技術を提供することにある。
【０００４】
また、本発明の他の目的は、比較器において、消費電力を増大させることなく、動作速度を向上させることが可能となる技術を提供することにある。
【０００５】
また、本発明の他の目的は、Ａ／Ｄ変換器において、消費電力を増大させることなく、動作速度を向上させることが可能となる技術を提供することにある。
【０００６】
また、本発明の他の目的は、記憶装置において、消費電力を増大させることなく、動作速度を向上させることが可能となる技術を提供することにある。
【０００７】
また、本発明の他の目的は、前記Ａ／Ｄ変換器を搭載する半導体集積回路装置を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、差動増幅器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、一方の端子が前記第１および第３のトランジスタの第２電極に接続され、他方の端子が前記第１の電源線に接続される第１の負荷抵抗と、一方の端子が前記第２および第４のトランジスタの第２電極に接続され、他方の端子が前記第１の電源線に接続される第２の負荷抵抗とを備えることを特徴とする。
【００１０】
また、本発明は、差動増幅器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、第１の電極が前記第１および第３のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第７のトランジスタと、第１の電極が前記第２および第４のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第８のトランジスタと、一方の端子が前記第７のトランジスタの第２の電極に接続され、他方の端子が前記第１の電源線に接続される第１の負荷抵抗と、一方の端子が前記第８のトランジスタの第２電極に接続され、他方の端子が前記第１の電源線に接続される第２の負荷抵抗とを備えることを特徴とする。
【００１１】
また、本発明は、差動増幅器において、前記第１の負荷抵抗の一方の端子、あるいは、前記第２の負荷抵抗の一方の端子に接続される出力端子を備えることを特徴とする。
【００１２】
また、本発明は、差動増幅器において、前記第１の負荷抵抗の一方の端子に接続される第１の出力端子と、前記第２の負荷抵抗の一方の端子に接続される第２の出力端子とを備えることを特徴とする。
【００１３】
また、本発明は、差動増幅器において、前記第１および第２の負荷抵抗に代えて、能動負荷回路を使用することを特徴とする。
【００１４】
また、本発明は、差動増幅器において、前記第１の定電流源の電流値を（Ｉ１）、前記第１の定電流源の電流値を（Ｉ２）とするとき、Ｉ１＜Ｉ２を満足することを特徴とする。
【００１５】
また、本発明は、比較器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、前記第１および第３のトランジスタの第２電極に接続される第１の出力端子と、前記第２および第４のトランジスタの第２電極に接続される第２の出力端子と、第１電極が前記第１の電源線に接続され、第２電極が前記第１の出力端子に接続される第５のトランジスタであって、制御電極が第２の出力端子に接続される第１導電型の第５のトランジスタと、第１電極が前記第１の電源線に接続され、第２電極が前記第２の出力端子に接続される第６のトランジスタであって、制御電極が第１の出力端子に接続される第１導電型の第６のトランジスタと、前記第１の出力端子と前記第２の出力端子との間に接続され、所定期間内にオンとなるスイッチング素子とを備えることを特徴とする。
【００１６】
また、本発明は、比較器において、制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続される第４のトランジスタであって、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、第１の電極が前記第１および第３のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第７のトランジスタと、第１の電極が前記第２および第４のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第８のトランジスタと、前記第７のトランジスタの第２電極に接続される第１の出力端子と、前記第８のトランジスタの第２電極に接続される第２の出力端子と、第１電極が前記第１の電源線に接続され、第２電極が前記第１の出力端子に接続される第５のトランジスタであって、制御電極が第２の出力端子に接続される第１導電型の第５のトランジスタと、第１電極が前記第１の電源線に接続され、第２電極が前記第２の出力端子に接続される第６のトランジスタであって、制御電極が第１の出力端子に接続される第１導電型の第６のトランジスタと、前記第１の出力端子と前記第２の出力端子との間に接続され、所定期間内にオンとなるスイッチング素子とを備えることを特徴とする。
【００１７】
また、本発明は、比較器において、前記スイッチング素子が、制御電極にクロック信号が印加されるトランジスタであることを特徴とする。
【００１８】
また、本発明は、比較器において、前記第１の定電流源の電流値を（Ｉ１）、前記第１の定電流源の電流値を（Ｉ２）とするとき、Ｉ１＜Ｉ２を満足することを特徴とする。
【００１９】
また、本発明は、アナログ入力信号を所定のタイミングでサンプリングするＴ／Ｈ回路と、前記Ｔ／Ｈ回路からの出力電圧と、リファレンス電圧とを比較する複数個の比較器と、前記比較器からの比較出力をラッチするラッチ回路と、前記ラッチ回路からの出力に基づきデジタル信号を出力するエンコーダーと、前記複数個の比較器に対して、それぞれ異なる複数個のリファレンス電圧を供給するリファレンス電圧発生回路と、前記Ｔ／Ｈ回路、比較器、およびラッチ回路に対して、クロック信号を供給するタイミング発生回路とを備えるＡ／Ｄ変換器において、前記比較器は、前記記載の比較器であることを特徴とする。
【００２０】
また、本発明は、差動アナログ入力信号を所定のタイミングでサンプリングするＴ／Ｈ回路と、前記Ｔ／Ｈ回路からの正相出力電圧を正相リファレンス電圧分、および、前記Ｔ／Ｈ回路からの逆相出力電圧を逆相リファレンス電圧分だけレベルシフトするレベルシフト回路と、前記レベルシフト回路からの正相リファレンス電圧分だけレベルシフトされた正相出力電圧と、前記レベルシフト回路からの逆相リファレンス電圧分だけレベルシフトされた逆相出力電圧とを比較する複数個の比較器と、前記比較器からの比較出力をラッチするラッチ回路と、前記ラッチ回路からの出力に基づきデジタル信号を出力するエンコーダーと、前記複数個の比較器に対して、それぞれ異なる複数個の正相リファレンス電圧と逆相リファレンス電圧とを供給するリファレンス電圧発生回路と、前記Ｔ／Ｈ回路、比較器、およびラッチ回路に対して、クロック信号を供給するタイミング発生回路とを備えるＡ／Ｄ変換器において、前記記載の比較器であることを特徴とする。
【００２１】
また、本発明は、Ａ／Ｄ変換器において、前記レベルシフト回路は、ダイオード接続された一対のトランジスタを負荷回路として共用する第１および第２の差動増幅器であって、第１の入力端子に正相出力電圧が印加され、第２の入力端子に正相リファレンス電圧が印加される第１の差動増幅器、および第１の入力端子に逆相リファレンス電圧が印加され、第２の入力端子に逆相出力電圧が印加される第２の差動増幅器で構成されることを特徴とする。
【００２２】
また、本発明は、Ａ／Ｄ変換器において、前記ラッチ回路は、縦続接続されたカスコードラッチ回路、ＲＴＺラッチ回路、およびＮＯＲラッチ回路で構成されること特徴とする。
【００２３】
また、本発明は、Ａ／Ｄ変換器を備える半導体集積回路装置であって、前記Ａ／Ｄ変換器は、前記記載のＡ／Ｄ変換器であることを特徴とする。
【００２４】
また、本発明は、デジタル信号を記録する記憶媒体と、前記記憶媒体にデジタル信号を記憶する書き込み手段と、前記記録媒体からデジタル信号を読み出す読出し手段とを具備する記憶装置であって、前記読出し手段は、前記記録媒体から読み出したアナログ信号を、デジタル信号に変換するＡ／Ｄ変換器を有する記憶装置において、前記Ａ／Ｄ変換器は、前記記載のＡ／Ｄ変換器であることを特徴とする。
【００２５】
また、本発明は、記憶装置において、前記読出し手段は、ＰＲ方式の等化器と、Ａ／Ｄ変換器と、最尤復号方式の復号化器とを有することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２７】
［実施の形態１］
図１は、本発明の実施の形態１の差動増幅器の回路構成を示す回路図である。本実施の形態の差動増幅器は、第１の電圧（ＶDD）が印加される電源ライン（第１の電源線）と、第２の電圧（ＧＮＤ）が印加される接地ライン（第２の電源線）との間に、直列に接続されるｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと称する。）（ＴＰ３）と、差動構成のＰＭＯＳ（ＴＰ１，ＴＰ２）と、差動構成のｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳと称する。）（ＴＮ１，ＴＮ２）と、ＮＭＯＳ（ＴＮ３）とを備える。
ここで、ソース電極が電源ラインに接続されるＰＭＯＳ（ＴＰ３）は、第１の定電流源を構成するものであり、ゲート電極に一定のバイアス電圧（ＶＧＰ）が印加される。
同様に、ソース電極が接地ラインに接続されるＮＭＯＳ（ＴＮ３）は、第２の定電流源を構成するものであり、ゲート電極に一定のバイアス電圧（ＶＧＮ）が印加される。
また、ＰＭＯＳ（ＴＰ１，ＴＰ２）の各ソース電極は、ＰＭＯＳ（ＴＰ３）のドレイン電極に接続され、同様に、ＮＭＯＳ（ＴＮ１，ＴＮ２）の各ソース電極は、ＮＭＯＳ（ＴＮ３）のドレイン電極に接続される。
【００２８】
また、ＰＭＯＳ（ＴＰ１）のドレイン電極は、ＮＭＯＳ（ＴＮ１）のドレイン電極に接続されるとともに、ＰＭＯＳ（ＴＰ１）のゲート電極と、ＮＭＯＳ（ＴＮ１）のゲート電極とは、第１の入力端子（ＩＮＰ）に接続される。
同様に、ＰＭＯＳ（ＴＰ２）のドレイン電極は、ＮＭＯＳ（ＴＮ２）のドレイン電極に接続されるとともに、ＰＭＯＳ（ＴＰ２）のゲート電極と、ＮＭＯＳ（ＴＮ２）のゲート電極とは、第２の入力端子（ＩＮＭ）に接続される。
【００２９】
さらに、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）と、電源ラインとの間に、負荷抵抗（Ｒ１）とＮＭＯＳ（ＴＮ４）との直列回路が接続される。
ここで、ＮＭＯＳ（ＴＮ４）は、ソース電極が、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）に接続され、ドレイン電極が負荷抵抗（Ｒ１）に接続される。
同様に、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）と、電源ラインとの間に、負荷抵抗（Ｒ２）とＮＭＯＳ（ＴＮ５）との直列回路が接続される。
ここで、ＮＭＯＳ（ＴＮ５）は、ソース電極が、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）に接続され、ドレイン電極が負荷抵抗（Ｒ２）に接続される。
また、ＮＭＯＳ（ＴＮ４，ＴＮ５）は、各ゲート電極に一定のバイアス電圧（ＶＢ）が印加され、さらに、ＮＭＯＳ（ＴＮ４）のドレイン電極は第２の出力端子（ＯＵＴＭ）に、ＮＭＯＳ（ＴＮ５）のドレイン電極は第１の出力端子（ＯＵＴＰ）に接続される。
このＮＭＯＳ（ＴＮ４，ＴＮ５）は、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）と、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）を一定の電圧に保持するためのものであり、ＰＭＯＳ（ＴＰ１）のドレイン電極（または、ＮＭＯＳ（ＴＮ１）のドレイン電極）と、ＰＭＯＳ（ＴＰ２）のドレイン電極（または、ＮＭＯＳ（ＴＮ２）のドレイン電極）の電圧が一定に保持される場合は必要ない。
【００３０】
以下、図１を参照して、本実施の形態の差動増幅器の動作を説明する。
但し、説明を簡単にするために、ＰＭＯＳ（ＴＰ３）を流れる電流が２・Ｉ、ＮＭＯＳ（ＴＮ３）を流れる電流が４・Ｉであると仮定し、また、負荷抵抗（Ｒ１，Ｒ２）の抵抗値は共にＲLとする。
前記第１の入力端子（ＩＮＰ）と第２の入力端子（ＩＮＭ）とに印加される入力信号の電圧が同一（Ｖ）の場合は、ＰＭＯＳ（ＴＰ１）とＰＭＯＳ（ＴＰ２）とを流れる電流は同一（Ｉ）であり、また、ＮＭＯＳ（ＴＮ１）とＮＭＯＳ（ＴＮ２）とを流れる電流も同一（２・Ｉ）である。
したがって、負荷抵抗（Ｒ１，Ｒ２）を流れる電流も同一（Ｉ）となるので、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、下記（１）式に示すように、同一（ＶＯＵＴ＝０）となる。
【００３１】
【数１】
したがって、負荷抵抗（Ｒ１）を流れる電流は（Ｉ＋Δｉｏ＋Δｉｐ）、負荷抵抗（Ｒ２）を流れる電流は（Ｉ−Δｉｏ−Δｉｐ）となる。
そのため、下記（２）式に示すように、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、２・（Δｉｏ＋Δｉｐ）・ＲLとなる。
【００３２】
【数２】
図２に示すように、従来のフォールデッドカスコードアンプは、差動増幅回路を構成するＰＭＯＳ（ＴＰ１，ＴＰ２）と直列に、ＮＭＯＳ（ＴＮ６，ＴＮ７）が接続されている点で、本実施の形態の差動増幅器と相違する。
ここで、ＮＭＯＳ（ＴＮ６，ＴＮ７）は、共に定電流源を構成するものであり、ゲート電極に一定のバイアス電圧（ＶＧＮ）が印加され、また、ドレイン電極がＰＭＯＳ（ＴＰ１，ＴＰ２）のドレイン電極に、ソース電極が接地ラインに接続される。
【００３３】
以下、図２を参照して、従来のフォールデッドカスコードアンプの動作を説明する。
但し、説明を簡単にするために、ＰＭＯＳ（ＴＰ３）を流れる電流が２・Ｉ、ＮＭＯＳ（ＴＮ６，ＴＮ７３）を流れる電流が２・Ｉであると仮定し、また、負荷抵抗（Ｒ１，Ｒ２）の抵抗値は共にＲLとする。
前記第１の入力端子（ＩＮＰ）と第２の入力端子（ＩＮＭ）とに印加される入力信号の電圧が同一（Ｖ）の場合は、ＰＭＯＳ（ＴＰ１）とＰＭＯＳ（ＴＰ２）とを流れる電流は同一（Ｉ）であり、また、ＮＭＯＳ（ＴＮ１）とＮＭＯＳ（ＴＮ２）とを流れる電流も同一（２・Ｉ）である。
したがって、負荷抵抗（Ｒ１，Ｒ２）を流れる電流も同一（Ｉ）となるので、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、０（ＶＯＵＴ＝０）となる。
ここで、第１の入力端子（ＩＮＰ）に印加される入力信号の電圧が（Ｖ＋Δｖ）、第２の入力端子（ＩＮＭ）に印加される入力信号の電圧が（Ｖ−Δｖ）となると、ＰＭＯＳ（ＴＰ１）を流れる電流は（Ｉ−Δｉ）、ＰＭＯＳ（ＴＰ２）を流れる電流は（Ｉ＋Δｉ）となるので、負荷抵抗（Ｒ１）を流れる電流は（Ｉ＋Δｉ）、負荷抵抗（Ｒ２）を流れる電流は（Ｉ−Δｉ）となる。
そのため、下記（３）式に示すように、第１の出力端子（ＯＵＴＰ）と第２の出力端子（ＯＵＴＭ）との間の電位差（ＶＯＵＴ）は、２・Δｉ・ＲLとなる。
【００３４】
【数３】
また、本実施の形態の差動増幅器全体を流れる電流は（４・Ｉ）であり、これは、従来のフォールデッドカスコードアンプ全体を流れる電流と同じである。
【００３５】
本実施の形態の差動増幅器の相互コンダクタンス（Ｇｍ）は、下記（４）式に示すように、ＰＭＯＳ（ＴＰ１，ＴＰ２）で構成される差動増幅回路の相互コンダクタンス（ｇｍ（ＴＰ１，ＴＰ２））と、ＮＭＯＳ（ＴＮ１，ＴＮ２）で構成される差動増幅回路の相互コンダクタンス（ｇｍ（ＴＮ１，ＴＮ２））との和で表される。
【００３６】
【数４】
Ｇｍ＝ｇｍ（ＴＰ１，ＴＰ２）＋ｇｍ（ＴＮ１，ＴＮ２） ・・・ （４）
例えば、本実施の形態の差動増幅器において、下記（５）式を満足するものとする。
【００３７】
【数５】
Ｉ（ＴＮ３）＝２・Ｉ（ＴＰ３）
Ｖｅ（ＴＮ１，ＴＮ２）＝Ｖｅ（ＴＰ１，ＴＰ２）
Ｖｅ＝Ｖｇｓ−Ｖｔｈ ・・・・・・・・・・・・・・・・・・・ （５）
但し、Ｉ（ＴＰ３）は、定電流源を構成するＰＭＯＳ（ＴＰ３）により供給される定電流の電流値、Ｉ（ＴＮ３）は、定電流源を構成するＮＭＯＳ（ＴＮ３）に吸い込まれる定電流の電流値、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。
この場合に、本実施の形態の差動増幅器の相互コンダクタンス（Ｇｍ）は、下記（６）式のように表される。
【００３８】
【数６】
ｇｍ（ＴＮ１，ＴＮ２）＝２・ｇｍ（ＴＰ１，ＴＰ２）
Ｇｍ＝３・ｇｍ（ＴＰ１，ＴＰ２） ・・・・・・・・・・・・・ （６）
また、本実施の形態の差動増幅器の電圧増幅利得（Ｇａ）は、下記（７）のように表される。
【００３９】
【数７】
したがって、本実施の形態の差動増幅器では、消費電流、負荷インピーダンスを増加させることなく、電圧増幅利得を向上させることができる。
なお、本実施の形態の差動増幅器において、図３に示すように、負荷抵抗（Ｒ１，Ｒ２）に代えて、ＰＭＯＳ（ＴＰ１０，ＴＰ１１）で構成される能動負荷回路を使用することもできる。
また、本実施の形態の差動増幅器において、差動入力信号の代わりに、単一のシングル入力信号であっても良く、この場合は、第２の入力端子（ＩＮＭ）には、基準バイアス電圧を印加すればよい。
さらに、本実施の形態の差動増幅器において、差動出力信号を出力する構成に代えて、単一のシングル出力信号を出力する構成としてもよい。
【００４０】
【実施の形態２】
図４は、本発明の実施の形態２の比較器の回路構成を示す回路図である。
本実施の形態の比較器は、出力段（負荷回路）の構成が前記実施の形態１の差動増幅器と相違する。
以下、相違点を中心に本実施の形態の比較器について説明する。
本実施の形態の比較器は、図１に示す負荷抵抗（Ｒ１，Ｒ２）に代えて、ＰＭＯＳ（ＴＰ４，ＴＰ５）が使用される。
ここで、ＰＭＯＳ（ＴＰ４）のゲート電極は、ＰＭＯＳ（ＴＰ５）のドレイン電極に接続され、また、ＰＭＯＳ（ＴＰ５）のゲート電極は、ＰＭＯＳ（ＴＰ４）のドレイン電極に接続される。
さらに、ＰＭＯＳ（ＴＰ４，ＴＰ５）のドレイン電極の間に、ＰＭＯＳ（ＴＰ６）が接続される。
このＰＭＯＳ（ＴＰ６）のゲート電極には、クロック信号（ＣＰ１）が印加される。
【００４１】
以下、本実施の形態の比較器の動作を説明する。
クロック信号（ＣＰ１）がＬｏｗレベル（以下、Ｌレベルと称する。）であるプリアンプ動作時には、ＰＭＯＳ（ＴＰ６）はオンであり、入力端子（ＩＮＰ，ＩＮＭ）に印加される信号電圧による信号電流（Δｉｏ，Δｉｐ）は、ＰＭＯＳ（ＴＰ４〜ＴＰ６）を流れる。
例えば、図４に示すように、プリアンプ動作時に、経路（Ｌ１）を流れる電流が（Ｉ＋Δｉｏ＋Δｉｐ）、経路（Ｌ２）を流れる電流が（Ｉ−Δｉｏ−Δｉｐ）であるとすると、ＰＭＯＳ（ＴＰ５）を流れる電流の一部はＰＭＯＳ（ＴＰ６）を流れる。
この場合に、ＰＭＯＳ（ＴＰ６）のオン抵抗により、出力端子（ＯＵＴＰ，ＯＵＴＭ）間に電位差（Ｖｏｕｔ）が生じる。
次に、クロック信号（ＣＰ１）がＨｉｇｈレベル（以下、Ｈレベルと称する。）であるラッチ動作時に、ＰＭＯＳ（ＴＰ６）はオフとなり、信号電流（Δｉｏ，Δｉｐ）は、ＰＭＯＳ（ＴＰ４，ＴＰ５）を流れる。
この場合に、出力端子（ＯＵＴＰ，ＯＵＴＭ）間の電位差（Ｖｏｕｔ）により、ＰＭＯＳ（ＴＰ４，ＴＰ５）に正帰還がかかるため、出力端子（ＯＵＴＰ，ＯＵＴＭ）の電位差（Ｖｏｕｔ）の振幅が拡大される。
例えば、プリアンプ動作時に、第２の出力端子（ＯＵＴＭ）が低電圧、第１の出力端子（ＯＵＴＰ）が高電圧であるとすると、ラッチ動作には、第２の出力端子（ＯＵＴＭ）の電圧がゲート電極に印加されるＰＭＯＳ（ＰＴ５）がより導通状態になるように動作し、また、第１の出力端子（ＯＵＴＰ）の電圧がゲート電極に印加されるＰＭＯＳ（ＰＴ４）がより不導通状態になるように動作し、その結果、第１の出力端子（ＯＵＴＰ）がより高電圧、第２の出力端子（ＯＵＴＭ）がより低電圧となる。
【００４２】
図５は、本実施の形態の比較器の動作を、従来例と比較して説明するための波形図である。
この図５の波形図から分かるように、本実施の形態の比較器では、ラッチ動作時に、第１の出力端子（ＯＵＴＰ）および第２の出力端子（ＯＵＴＭ）の電圧が速やかに所定の電圧レベルに到達するのに対して、従来の比較器では、プリアンプ動作時のセットリング不足により、ラッチ動作時に、第１の出力端子（ＯＵＴＰ）および第２の出力端子（ＯＵＴＭ）の電圧が所定の電圧レベルに到達するまで多大な時間がかかり、結果として、誤った比較結果を出力する場合があった。
【００４３】
このように、本実施の形態の比較器によれば、前記実施の形態１の差動増幅器を使用し、消費電流、負荷インピーダンスを増加させることなく、差動増幅器の電圧増幅利得を向上させることができる。
これにより、本実施の形態の比較器では、消費電力を増大させることなく、比較器の動作速度を向上させることができ、高速化、低消費電力化を達成することが可能となる。
【００４４】
［実施の形態３］
図６は、本発明の実施の形態３のフラッシュ型Ａ／Ｄ変換器の概略構成を示すブロック図である。
本実施の形態は、前記実施の形態２の比較器を使用したフラッシュ型Ａ／Ｄ変換器であり、同図において、１はＴ／Ｈ（Ｔｒａｃｋ ａｎｄ Ｈｏｌｄ）回路、２はリファレンス電圧発生回路、３はレベルシフト回路、４は比較器、５はラッチ回路、６はエンコーダー、７はバイアス回路、８はタイミング発生回路である。
図７は、図６に示すレベルシフト回路３、比較器４およびラッチ回路５の回路構成を示す回路図であり、また、図８は、図７に示す各部のタイミングチャートを示す図である。
以下、図７、図８を用いて、本実施の形態のＡ／Ｄ変換器の動作について説明する。なお、ｎはＡ／Ｄ変換器のビット数とする。
差動アナログ入力信号（ＡＩＮＰ，ＡＩＮＭ）は、Ｔ／Ｈ回路１によってサンプリングされ、（２n-1）個から成るレベルシフト回路３の入力端子（ＩＮＰ，ＩＮＭ）に共通に入力される（図８の▲１▼参照）。
【００４５】
リファレンス電圧発生回路２は、その差がアナログ入力信号のフル振幅に相当する電圧（ＶＲＴ，ＶＲＢ）が入力され、その電圧（ＶＲＴ，ＶＲＢ）を（２n）等分した電圧を生成する。
このリファレンス電圧発生回路２で生成されたそれぞれの電圧は、レベルシフト回路３のリファレンス電圧入力端子（ＲＰ，ＲＭ）の各々に入力される。
【００４６】
レベルシフト回路３は、ダイオード接続されたＮＭＯＳ（ＴＮ２０，ＴＮ２１）を負荷回路として共用する２つの差動増幅回路から構成される。
ここで、一方の差動増幅回路を構成するＮＭＯＳ（ＴＮ２２）のゲート電極には入力端子（ＩＮＰ）に入力される正相入力信号が印加され、ＮＭＯＳ（ＴＮ２３）のゲート電極にはリファレンス電圧入力端子（ＲＰ）に入力される正相リファレンス電圧が印加される。
同様に、他方の差動増幅回路を構成するＮＭＯＳ（ＴＮ２４）のゲート電極にはリファレンス電圧入力端子（ＲＭ）に入力される逆相リファレンス電圧が印加され、ＮＭＯＳ（ＴＮ２５）のゲート電極には入力端子（ＩＮＭ）に入力される逆相入力信号が印加される。
このレベルシフト回路３は、入力端子（ＩＮＰ，ＩＮＭ）およびリファレンス電圧入力端子（ＲＰ，ＲＭ）に入力される電圧から、下記（８）に示す演算を行い、出力端子（ＯＵＴＰ，ＯＵＴＭ）に出力する。
【００４７】
【数８】
【００４８】
このレベルシフト回路３の出力は、比較器４の入力端子（ＩＮＰ，ＩＮＭ）に入力される。
この比較器４は、前記実施の形態２の比較器であり、比較器４は、入力端子（ＩＮＰ，ＩＮＭ）に入力された電圧の大小関係を比較し出力する（図８の▲２▼参照）。
即ち、比較器４は、正相入力信号電圧（ＩＰｖ）を正相リファレンス電圧（ＲＰｖ）分だけレベルシフトした電圧と、逆相入力信号電圧（ＩＭｖ）を逆相リファレンス電圧（ＲＭｖ）分だけレベルシフトした電圧との大小関係を比較する。ラッチ回路５は、カスコードラッチ回路５１、ＲＴＺラッチ回路５２、ＮＯＲラッチ回路５３から構成され、クロック信号（ＣＰ２，ＣＰ３）により、比較器４の出力を一定のタイミングごとにラッチし、かつ比較結果をＣＭＯＳレベルまで増幅する。
ここで、カスコードラッチ回路５１は、ＰＭＯＳ（ＴＰ３０ないしＴＰ３３）と、ＮＭＯＳ（ＴＮ３０，ＴＮ３１，ＴＮ３３）とで構成され、クロック信号（ＣＰ２）がＨレベルの時（プリ動作時）に、ＮＭＯＳ（ＴＮ３３）はオンとなり、前記したように、カスコードラッチ回路５１の出力端子間（ＮＭＯＳ（ＴＮ３０）およびＮＭＯＳ（ＴＮ３１）のドレイン電極間）に電位差が生じる。
次に、クロック信号（ＣＰ１）がＬレベルの時（ラッチ動作時）に、ＮＭＯＳ（ＴＮ３３）はオフとなり、ＮＭＯＳ（ＴＮ３０）およびＮＭＯＳ（ＴＮ３１）は、出力端子間の電位差により正帰還がかかるため、ＮＭＯＳ（ＴＮ３０）およびＮＭＯＳ（ＴＮ３１）は、出力端子に出力端子間の電位差を拡大した電圧を出力する（図８の▲３▼参照）。
【００４９】
ＲＴＺラッチ回路５２は、ＰＭＯＳ（ＴＰ３４ないしＴＰ３６）と、ＮＭＯＳ（ＴＮ３４〜ＴＮ３７）とで構成され、クロック信号（ＣＰ３）がＨレベルの時（リセット動作時）に、ＮＭＯＳ（ＴＮ３６，ＴＮ３７）はオン、ＰＭＯＳ（ＴＰ３４）はオフとなり、ＰＭＯＳ（ＴＰ３５）およびＰＭＯＳ（ＴＰ３５）のドレイン電極はＡＧＮＤ２の電圧となる。
次に、クロック信号（ＣＰ３）がＬレベルの時（ラッチ動作時）に、ＮＭＯＳ（ＴＮ３６，ＴＮ３７）はオフ、ＰＭＯＳ（ＴＰ３４）はオンとなり、ＰＭＯＳ（ＴＰ３５）およびＰＭＯＳ（ＴＰ３５）は、ＮＭＯＳ（ＴＮ３４）およびＮＭＯＳ（ＴＮ３５）のゲート電極に入力される入力信号電圧をラッチし、かつＣＭＯＳレベルまで増幅して出力する（図８の▲４▼参照）。
ＮＯＲラッチ回路５３は、ノア回路（ＮＯＲ１，ＮＯＲ２）で構成され、ＲＴＺラッチ回路５２の出力を保持する。
【００５０】
エンコーダ６は、（２n-1）個のラッチ出力（サーマルコード）を、ｎビットのデジタルデータ（バイナリコード）に変換する。
バイアス回路７は、Ｔ／Ｈ回路１、リファレンス電圧発生回路２、レベルシフト回路３、比較器４等の回路で必要なバイアス電圧を発生する。
タイミング発生回路８は、Ｔ／Ｈ回路１、比較器４、ラッチ回路５、エンコーダ６等の回路で必要なクロックタイミング信号（ＴＨ，ＣＰ１，ＣＰ２，ＣＰ３）を生成する。
本実施の形態のＡ／Ｄ変換器は、前記実施の形態２の比較器４を使用することにより、消費電力を増加することなく高速動作が可能であるので、高速、低消費電力なＡ／Ｄ変換器を実現できる。
なお、本実施の形態のＡ／Ｄ変換器において、差動入力信号の代わりに、単一のシングル入力信号であっても良く、この場合は、レベルシフト回路３は必要なく、比較器４には、シングル入力信号とリファレンス電圧とが入力される。
【００５１】
図９は、本実施の形態のＡ／Ｄ変換器が適用される装置の一例としてハードディスク装置の概略構成を示すブロック図である。
同図に示すように、ハードディスク装置１００は、ディスクコントローラ２１０を介して、ホストコンピュータ２００と接続される。
ホストコンピュータ２００からの書き込みデータは、ディスクコントローラ２１０、ハードディスクコントローラ１０１を介して、エンコーダ／デコーダ回路１０２に入力され、エンコーダ／デコーダ回路１０２で、記録符号（例えば、８−９変換符号）に変換される。
このエンコーダ／デコーダ回路１０２から記録符号は、リード・ライトアンプ１０３で増幅された後、磁気ディスク１１３に記憶される。
磁気ディスクからの読み出し信号は、リード・ライトアンプ１０３およびＡＧＣアンプ１０４で増幅されて後、アクティブフイルタ１０５でノイズ除去され、Ａ／Ｄ変換器１０６に入力される。
このＡ／Ｄ変換器１０６からのデータは、波形等化器１０７で波形等化された後、ビタビディテクタ１０８でビタビ復号（最尤復号）され、エンコーダ／デコーダ回路１０２で元のデータ形式に変換され、ホストコンピュータ２００側に出力される。
ここで、波形等化器１０７は、デジタル信号処理でＰＲ等化を行う。
また、リード／ライトＰＬＬ回路１０９は、Ａ／Ｄ変換器１０６、波形等化器１０７およびエンコーダ／デコーダ回路１０２で使用するクロック信号を生成する。
ここで、Ａ／Ｄ変換器１０６は、前記実施の形態３のＡ／Ｄ変換器である。
ハードディスクコントローラ１０１は、ボイスコイルモータドライバ１１０、スピンドルモータドライバ１１１を制御し、前記したデータの書き込み、読み出しの際の、磁気ヘッド１１２の位置決めを行い、また、スピンドルモータ１１４を制御する。
なお、図９において、マイコン１１５は、ハードディスク装置１００全体を制御する。
【００５２】
図９に示すハードディスク装置は、Ａ／Ｄ変換器１０６として、前記実施の形態３のＡ／Ｄ変換器を使用することにより、Ａ／Ｄ変換器１０６の高速化、低消費電力化を達成することができるので、ハードディスク装置全体の高速化、低消費電力化を達成することが可能となる。
なお、図９中の点線枠１２０内の各回路は、信号処理用ＬＳＩとして、単一の半導体集積回路装置で構成され、同様に、図９中の点線枠１３０内の各回路は、ディスク駆動用ＬＳＩとして、単一の半導体集積回路装置で構成される。
また、本実施の形態３のＡ／Ｄ変換器は、図９に示すハードディスク装置以外に、磁気テープ、光ディスク装置、デジタルビデオディスク等にも適用可能である。
さらに、本実施の形態１の差動増幅器は、前記した比較器、Ａ／Ｄ変換器以外の、オペアンプ等の一般の増幅器として使用可能であることは言うまでもない。
【００５３】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、差動増幅器において、消費電流、負荷インピーダンスを増加させることなく、電圧増幅利得を向上させることが可能となる。
（２）本発明によれば、比較器において、消費電力を増大させることなく、動作速度を向上させることが可能となる。
（３）本発明によれば、Ａ／Ｄ変換器において、消費電力を増大させることなく、動作速度を向上させることが可能となる。
（４）本発明によれば、記憶装置において、消費電力を増大させることなく、動作速度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の差動増幅器の回路構成を示す回路図である。
【図２】従来のフォールデッドカスコード型比較器をアンプ形式にした回路構成を示す回路図である。
【図３】本発明の実施の形態１の差動増幅器の変形例の回路構成を示す回路図である。
【図４】本発明の実施の形態２の比較器の回路構成を示す回路図である。
【図５】本発明の実施の形態２の比較器の動作を説明するための波形図である。
【図６】本発明の実施の形態３のフラッシュ型Ａ／Ｄ変換器の概略構成を示すブロック図である。
【図７】図６に示すレベルシフト回路、比較器およびラッチ回路の回路構成を示す回路図である。
【図８】図７に示す各部のタイミングチャートを示す図である。
【図９】本発明の実施３の形態のＡ／Ｄ変換器が使用される装置の一例としてハードディスク装置の概略構成を示すブロック図である。
【符号の説明】
１…Ｔ／Ｈ（Ｔｒａｃｋ ａｎｄ Ｈｏｌｄ）回路、２…リファレンス電圧発生回路、３…レベルシフト回路、４…比較器、５…ラッチ回路、６…エンコーダー、７…バイアス回路、８…タイミング発生回路、５１…カスコードラッチ回路、５２…ＲＴＺラッチ回路、５３…ＮＯＲラッチ回路、１００…ハードディスク装置、１０１…ハードディスクコントローラ、１０２…エンコーダ／デコーダ回路、１０３…リード・ライトアンプ、１０４…ＡＧＣアンプ、１０５…アクティブフイルタ、１０６…Ａ／Ｄ変換器、１０７…波形等化器、１０８…ビタビディテクタ、１０９…リード／ライトＰＬＬ回路、１１０…ボイスコイルモータドライバ、１１１…スピンドルモータドライバ、１１２…磁気ヘッド、１１３…磁気ディスク、１１４…スピンドルモータ、１１５…マイコン、１２０，１３０…半導体集積回路装置（ＬＳＩ）、２００…ホストコンピュータ、２１０…ディスクコントローラ、ＴＰ…ｐ型ＭＯＳトランジスタ、ＴＮ…ｎ型ＭＯＳトランジスタ、Ｒ…抵抗、ＩＮ…入力端子、ＯＵＴ…出力端子、ＮＯＲ…ノア回路。
Claims (1)
- 制御電極が第１の入力端子に接続される第１導電型の第１のトランジスタと、
制御電極が第２の入力端子に接続され、第１の電極が前記第１のトランジスタの第１の電極に接続される第１導電型の第２のトランジスタと、
制御電極が第１の入力端子に接続され、第２電極が前記第１のトランジスタの第２の電極に接続される第２導電型の第３のトランジスタと、
制御電極が第２の入力端子に接続され、第２電極が前記第２のトランジスタの第２の電極に接続されるとともに、第１の電極が前記第３のトランジスタの第１の電極に接続される第２導電型の第４のトランジスタと、
前記第１および第２のトランジスタの第１電極と、第１の電圧が印加される第１の電源線との間に接続される第１の定電流源と、
前記第３および第４のトランジスタの第１電極と、第２の電圧が印加される第２の電源線との間に接続される第２の定電流源と、
第１の電極が前記第１および第３のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第７のトランジスタと、
第１の電極が前記第２および第４のトランジスタの第２電極に接続され、制御電極に一定の第１のバイアス電圧が印加される第２導電型の第８のトランジスタと、
第１の電極が前記第１の電源線に接続され、第２の電極が前記第７のトランジスタの第２電極に接続される第１導電型の第５のトランジスタ、および第１の電極が前記第１の電源線に接続され、第２の電極が前記第８のトランジスタの第２電極に接続される第１導電型の第６のトランジスタとを含む能動負荷回路と、
前記第５のトランジスタの第２の電極に接続される第１の出力端子と、
前記第６のトランジスタの第２の電極に接続される第２の出力端子とを備え、
前記第１の定電流源の電流値を（Ｉ１）、前記第２の定電流源の電流値を（Ｉ２）とするとき、Ｉ１＜Ｉ２を満足し、
前記各トランジスタは、ＭＯＳトランジスタであることを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36416898A JP3739224B2 (ja) | 1998-12-22 | 1998-12-22 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36416898A JP3739224B2 (ja) | 1998-12-22 | 1998-12-22 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188517A JP2000188517A (ja) | 2000-07-04 |
| JP3739224B2 true JP3739224B2 (ja) | 2006-01-25 |
Family
ID=18481143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36416898A Expired - Fee Related JP3739224B2 (ja) | 1998-12-22 | 1998-12-22 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3739224B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504433B1 (en) * | 2000-09-15 | 2003-01-07 | Atheros Communications, Inc. | CMOS transceiver having an integrated power amplifier |
| KR100450755B1 (ko) * | 2002-06-04 | 2004-10-01 | 한국전자통신연구원 | 고선형성 및 고이득을 갖는 트랜스컨덕터 증폭기 |
| JP3647828B2 (ja) | 2002-08-23 | 2005-05-18 | シリンクス株式会社 | コンパレータ回路 |
| KR100746293B1 (ko) | 2006-02-01 | 2007-08-03 | 삼성전자주식회사 | 캐스코드형 전류 모드 비교기, 이를 구비하는 수신 회로 및반도체 장치 |
| JP4919929B2 (ja) * | 2007-10-22 | 2012-04-18 | シャープ株式会社 | 半導体装置および電子機器 |
| JP6124290B2 (ja) * | 2013-03-15 | 2017-05-10 | 国立大学法人東京工業大学 | 演算増幅器 |
-
1998
- 1998-12-22 JP JP36416898A patent/JP3739224B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000188517A (ja) | 2000-07-04 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041227 |
|
| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131111 Year of fee payment: 8 |
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