JP3597058B2 - 電圧比較器及びａ／ｄ変換器 - Google Patents
電圧比較器及びａ／ｄ変換器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧比較器に関し、例えばＡ／Ｄ（アナログ／ディジタル）変換器に適用して有効な技術に関する。
【０００２】
【従来の技術】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換器の一例としてフラッシタイプがある。このフラッシュタイプのＡ／Ｄ変換器においては、入力された電圧レベルを比較する電圧比較回路が設けられる。この電圧比較回路は、入力信号を差動増幅する差動部と、その後段に配置され、上記プリアンプ部の出力信号所定のタイミングでラッチするラッチ部とを含んで構成される。ラッチ部にクロック信号が入力されるようになっており、このクロック信号がハイレベルのときにプリアンプとして動作され、クロック信号がローレベルのときにはラッチとして動作する。
【０００３】
そのような回路について記載された文献の例としては、「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ＶＯＬ．３０，ＮＯ．１２，ＤＥＣＥＭＢＥＲ １９９５」がある。
【０００４】
【発明が解決しようとする課題】
例えば図１４に示されるように、電圧比較回路に前段回路からの出力信号が伝達される場合を考える。電圧比較回路２は、前段回路１からの信号を取り込むための第１入力端子と、この入力端子から入力される信号と比較される信号を取り込むための第２入力端子と、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との比較結果を出力するための出力端子とを有する。そして、クロック信号ＣＰ１の第１論理状態の期間では上記第１入力端子から入力された信号と上記第２入力端子から入力された信号とを差動増幅するアンプとして動作し、クロック信号ＣＰ１の第２論理状態の期間では上記差動増幅結果を上記外部端子に伝達するとともに、その論理状態を保持する。そのような回路について本願発明者が検討したところ、以下の点で改良すべき必要のあることが見い出された。
【０００５】
図１５及び図１６には、図１４に示される回路の動作タイミングが示される。
【０００６】
図１５及び図１６において、ａは前段回路１の入力端子の信号波形、ｂは前段回路１の出力信号波形（電圧比較回路２の入力信号波形）、ｃは電圧比較回路２の出力信号波形であり、ｐｒｅはプリアンプ動作状態を示し、ｌａｔｃｈはラッチ状態を示す。前段回路１の入力は、トラック・ホールド回路によりサンプリングされた波形が入力されるとする。
【０００７】
電圧比較回路２では、ホールド中にプリアンプが動作し、ラッチ期間には次のデータへのトラックが開始されるとする。図１５に示されるように、今変換中のデータの信号が正負入力の差が小さく次のデータが反対の極性に大きい場合、いくらラッチ中のゲインが高いとはいえ、出力が過渡状態で振幅が大きくなる前に次データの大きな信号が入力されるとラッチ中であるはずの電圧比較回路の出力論理が反転（ラッチ反転という）することがある。
【０００８】
また、前データの信号の正負入力の差が大きく、それに対してこれから変換しようとするデータが反対の極性でしかも小さい場合、前段回路１の駆動力が不足して入力データのセットリングが遅いと、信号の極性が正しくなる前にプリアンプからラッチ期間に移行し、誤判定する可能性がある。セットリングを速くするためには、前段回路の駆動能力を上げれば良いが、そうすると消費電力が大きくなってしまうので好ましくない。
【０００９】
本発明の目的は、ラッチ出力の振幅が大きくなる前に次データの大きな信号が入力されても、ラッチ中の電圧比較回路出力が反転されるのを防止するための技術を提供することにある。
【００１０】
また、本発明の別の目的は、前段回路のセットリングの不足を補うための技術を提供することにある。
【００１１】
さらに本発明の別の目的は、プリアンプ期間でのセットリング不足に起因する誤判定を防止するための技術を提供することにある。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、信号を取り込むための第１入力端子と、上記第１入力端子から入力される信号と比較される信号を取り込むための第２入力端子と、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との比較結果を出力するための出力端子とを有し、制御信号の第１論理状態の期間では上記第１入力端子から入力された信号と上記第２入力端子から入力された信号とを差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記出力端子に伝達するとともに、その論理状態を保持するラッチとして動作する比較回路（３４−１）を設け、上記比較回路がラッチとして動作される期間に上記第１入力端子と上記第２入力端子とを短絡するための第１スイッチ回路（３−３）を設けることで電圧比較器を構成する。
【００１４】
上記した手段によれば、第１スイッチ回路は、電圧比較器の前段に配置される回路の出力をリセットする。このことが、前段回路のセットリング不足による論理誤判定の低減を達成する。
【００１５】
上記第１入力端子へ電圧比較における参照電圧（ＶＲＥＦ）が入力されるとき、上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第２スイッチ回路（３−１）を設けると、ラッチ出力の振幅が大きくなる前に次データの大きな信号が入力されても、ラッチ中は電圧変換回路の入力端子が前段から切り離されて、同電位にされるので、次データの影響を排除でき、ラッチ中の電圧比較器の出力論理が反転されるのを防止できる。また、前段回路が電圧比較回路入力端子から切り離されるので、前段回路の負荷低減により、前段回路のセットリングの向上を図ることができる。
【００１６】
同様の作用効果を得るため、上記第１入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第１入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第２スイッチ回路（３−１）を設け、上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第３スイッチ回路（３−２）を設けることができる。
【００１７】
上記第１入力端子への信号伝達経路上であって上記第２スイッチ回路から上記第１入力端子に至る経路を除いた箇所と、上記第２入力端子への信号伝達経路上であって上記第３スイッチ回路から上記第２入力端子に至る経路を除いた箇所とを短絡するための第４スイッチ回路（３−５）を設けることができる。
【００１８】
上記第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子（３−３−１，３−３−２）を含んで成るとき、この二つのスイッチ素子の直列接続ノードにバイアス電圧（８１）が印加されるように構成することができる。
【００１９】
プルアップ素子により信号線の負荷が増大されるのを回避するには、上記第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードに電源電圧を印加するためのプルアップ素子（９１）を設けるとよい。
【００２０】
信号を取り込むための第１入力端子（ＩＮ１）と、上記第１入力端子から入力される信号と比較される信号を取り込むための第２入力端子（ＩＮ２）と、信号を取り込むための第３入力端子（ＩＮ３）と、上記第３入力端子から入力される信号と比較される信号を取り込むための第４入力端子（ＩＮ４）と、入力信号の比較結果を出力可能な出力端子とを有し、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との第１比較結果と、上記記第３入力端子から入力された信号と上記第４入力端子から入力された信号との第２比較結果とを比較してその比較結果を上記出力端子から出力可能な比較回路（３４−１）を設け、制御信号の第１論理状態の期間では、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号の差電圧、及び上記第３入力端子から入力された信号と上記第４入力端子から入力された信号の差電圧を差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記外部端子に伝達するとともに、その論理状態を保持するラッチとして動作可能な比較回路を設け、上記比較回路がラッチとして動作される期間に上記第１入力端子と上記第２入力端子とを短絡するための第１スイッチ回路（３−３）と、上記比較回路がラッチとして動作される期間に上記第３入力端子と上記第４入力端子とを短絡するための第２スイッチ回路（３−４）とを設けて電圧比較回路を構成することができる。
【００２１】
上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に上記第１スイッチ回路と相補的に動作される第３スイッチ回路（３−１）を設け、上記第３入力端子への信号伝達経路上であって上記第２スイッチ回路から上記第３入力端子に至る経路を除いた箇所に上記第２スイッチ回路と相補的に動作される第４スイッチ回路（３−２）を設けることができる。
【００２２】
電圧比較回路の内部におけるセットリング不足に起因する誤判定を防止するには、上記比較回路の出力端子が、相補レベルの信号を出力するための第１出力端子と第２出力端子を含むとき、電圧比較回路がアンプとして動作する期間の前半に上記第１出力端子と第２出力端子とを短絡するための短絡用スイッチ回路を設けるとよい。
【００２３】
上記構成の電圧比較回路と、電圧比較回路の出力信号を保持するためのラッチ回路とを含んでＡ／Ｄ変換器を構成することができる。
【００２４】
【発明の実施の形態】
図３には本発明の一例であるＡ／Ｄ変換器の構成例が示される。
【００２５】
図３に示されるＡ／Ｄ変換器３００は、特に制限されないが、フラッシュタイプとされ、入力端子ＡＩＮＰ，ＡＩＮＭから入力されたアナログ信号が６ビットのディジタル信号に変換されて、出力端子Ｄ０−５から出力されるようになっている。
【００２６】
入力されたアナログ信号ＡＩＮＰ，ＡＩＮＭを制御信号ＴＨに従ってトラック及びホールドするためのトラック／ホールド（Ｔ／Ｈ）回路３１が設けられる。このトラック／ホールド回路３１の出力信号は、後段のレベルシフト回路群３２に入力されるようになっている。
【００２７】
レベルシフト回路群３２は、特に制限されないが、６３個のレベルシフト回路から成る。個々のレベルシフト回路は４入力とされ、参照電圧発生回路３０で発生された参照電圧又はそれが分圧抵抗群３７で適宜に分圧された差動参照電圧と、上記トラック／ホールド回路３１から伝達された差動信号との差動増幅が行われることで、一対の差動信号に変換される。参照電圧発生回路３０には基準電圧ＶＲＴ，ＶＲＢが入力され、これに基づいて参照電圧が形成されるようになっている。
【００２８】
レベルシフト回路群３２の後段には、ラッチ中の電圧比較回路の出力が反転されるのを防止したり、セットリングの高速化あるいはセットリング不足による誤判定防止を図るためのリセット回路群３３が配置される。このリセット回路群３３は、特に制限されないが、上記レベルシフト回路に対応して６３個のリセット回路から成る。
【００２９】
リセット回路群３３の後段には電圧比較回路群３４が配置される。この電圧比較回路群３４は、特に制限されないが、上記リセット回路に対応して６３個の電圧比較回路から成る。個々の電圧比較回路は、制御信号の第１論理状態の期間では入力された信号を差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記外部端子に伝達するとともに、その論理状態を保持するラッチとして機能する。
【００３０】
電圧比較回路群３４の後段にはラッチ群３５が配置される。このラッチ群３５は、上記電圧比較回路に対応して６３個のラッチから成る。個々のラッチは、対応する電圧比較回路の出力信号をラッチして後段のエンコーダ３６に伝達する。
【００３１】
エンコーダ３６は、上記ラッチ群３５の出力信号をエンコードすることで６ビット構成のディジタル信号Ｄ０〜５を形成する。
【００３２】
また、バイアス回路３８が設けられ、入力されたバイアス電圧ＶＢに基づいて、各部に供給されるバイアス電圧が形成されるようになっている。
【００３３】
さらに、クロック信号ＣＬＫ、リセット信号ＲＥＳＢ、イネーブル信号ＡＣＴに基づいて各部の動作制御信号を形成するためのコントローラ３９が設けられている。
【００３４】
図１には、図３に示されるＡ／Ｄ変換器３００の主要構成が示される。
【００３５】
レベルシフト回路３２−１は、レベルシフト群３２を構成する複数のレベルシフト回路のうちの一つであり、リセット回路３３−１は、リセット回路群３３を構成する複数のリセット回路のうちの一つであり、電圧比較回路３４−１は、電圧比較回路群３４を構成する複数の電圧比較回路のうちの一つであり、ラッチ３５−１は、ラッチ群３５を構成する複数のラッチのうちの一つである。
【００３６】
リセット回路３３−１は、特に制限されないが、スイッチ回路３−１，３−２，３−３を含んで成る。
【００３７】
スイッチ回路３−３は、電圧比較回路３４−１における第１入力端子と第２入力端子とを短絡するために設けられる。スイッチ回路３−３は、コントローラ３９から伝達されるクロック信号ＣＰＲ１によってオン／オフ動作が制御される。このクロック信号ＣＰＲ１は、電圧比較回路３４−１がラッチとして動作される期間にハイレベルにアサートされる。それによってスイッチ回路３−３は、電圧比較回路３４−１がラッチとして動作される期間にオンされて、電圧比較回路３４−１における第１入力端子と第２入力端子とを短絡する。
【００３８】
スイッチ３−１，３−２は、それぞれ前段回路３２−１から電圧比較回路３４−１に至る信号伝達経路を所定のタイミング切断するために設けられる。スイッチ回路３−１，３−２は、コントローラ３９から伝達されるクロック信号ＣＰＲ１Ｂによってオン／オフ動作が制御される。クロック信号ＣＰＲ１Ｂは、上記スイッチ回路３−３に供給されるクロック信号ＣＰＲ１の論理反転信号である。それにより、スイッチ回路３−１，３−２と、スイッチ回路３−３とは相補的に動作される。つまり、スイッチ回路３−３がオンされて電圧比較回路の入力端子が短絡されている期間においては、スイッチ回路３−１，３−２はオフされて、前段回路３２−１から電圧比較回路３４−１に至る信号伝達経路が切断される。逆にスイッチ回路３−３がオフされている期間では、スイッチ回路３−１，３−２がオンされて、前段回路３２−１から電圧比較回路３４−１に至る信号伝達経路が形成される。
【００３９】
図４には、上記リセット回路３３−１及び電圧比較回路３４−１の詳細な構成例が示される。
【００４０】
リセット回路３３−１は、特に制限されないが、次のように構成される。
【００４１】
スイッチ回路３−１，３−２，３−３は、それぞれｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが並列接続されて成るＣＭＯＳトランスファによって構成される。すなわち、スイッチ回路３−１は、ｐチャンネル型ＭＯＳトランジスタＱ１とｎチャンネル型ＭＯＳトランジスタＱ２とが並列接続されて成り、スイッチ回路３−２は、ｐチャンネル型ＭＯＳトランジスタＱ５とｎチャンネル型ＭＯＳトランジスタＱ６とが並列接続されて成り、スイッチ回路３−３は、ｐチャンネル型ＭＯＳトランジスタＱ３とｎチャンネル型ＭＯＳトランジスタＱ４とが並列接続されて成る。コントローラ３９からのクロック信号ＣＰＲ１は、スイッチ回路３−１，３−２におけるｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ５、及びスイッチ回路３−３におけるｎチャンネル型ＭＯＳトランジスタＱ４に入力される。他方、コントローラ３９からのクロック信号ＣＰＲ１Ｂは、スイッチ回路３−１，３−２におけるｎチャンネル型ＭＯＳトランジスタＱ２，Ｑ６、及びスイッチ回路３−３におけるｐチャンネル型ＭＯＳトランジスタＱ３に入力される。これにより、スイッチ回路３−１，３−２と、スイッチ回路３−３とが相補的に動作される。
【００４２】
尚、上記ＭＯＳトランジスタＱ１〜Ｑ６は、電源電圧が低い場合でも正常に動作するように、しきい値が低く設定されている。
【００４３】
電圧比較回路３４−１は、特に制限されないが、次のように構成される。
【００４４】
ｐチャンネル型ＭＯＳトランジスタＱ８，Ｑ９が差動結合される。ｐチャンネル型ＭＯＳトランジスタＱ８のソース電極とｐチャンネル型ＭＯＳトランジスタＱ９のソース電極とは、ｐチャンネル型ＭＯＳトランジスタＱ７を介して高電位側電源ＡＶＤＤ１に結合される。ｐチャンネル型ＭＯＳトランジスタＱ７は、そのゲート電極に所定のバイアス電圧ＶＧＰが供給されることにより定電流源として機能する。また、ｐチャンネル型ＭＯＳトランジスタＱ８，Ｑ９はそれぞれ定電流源３４１，３４２を介してアナロググランドＡＧＮＤ１に結合される。ｐチャンネル型ＭＯＳトランジスタＱ８のゲート電極、及びｐチャンネル型ＭＯＳトランジスタＱ９のゲート電極からこの電圧比較回路３４−１の入力端子ＩＮＰ，ＩＮＭが引き出される。また、ｐチャンネル型ＭＯＳトランジスタＱ８のドレイン電極、及びｐチャンネル型ＭＯＳトランジスタＱ９のドレイン電極から差動出力が得られる。この差動出力は、後段のｎチャンネル型ＭＯＳトランジスタＱ１０のソース電極、及びｎチャンネル型ＭＯＳトランジスタＱ１１のソース電極に伝達される。ｎチャンネル型ＭＯＳトランジスタＱ１０，Ｑ１１のゲート電極には所定のバイアス電圧ＶＢ１が供給される。ｎチャンネル型ＭＯＳトランジスタＱ１０，Ｑ１１のドレイン電極は、それぞれｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３を介して高電位側電源ＡＶＤＤ１に結合される。ｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極はｐチャンネル型ＭＯＳトランジスタＱ１３のドレイン電極に結合され、ｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極はｐチャンネル型ＭＯＳトランジスタＱ１２のドレイン電極に結合されることで、フリップフロップが構成される。ｐチャンネル型ＭＯＳトランジスタＱ１２のドレイン電極、及びｐチャンネル型ＭＯＳトランジスタＱ１３のドレイン電極からこの電圧比較回路３４−１の出力端子が引き出され、それは後段のラッチ回路３５−１に結合される。また、ｐチャンネル型ＭＯＳトランジスタＱ１２のドレイン電極、及びｐチャンネル型ＭＯＳトランジスタＱ１３のドレイン電極を短絡するようにｐチャンネル型ＭＯＳトランジスタＱ１４が設けられている。このｐチャンネル型ＭＯＳトランジスタＱ１４のゲート電極には、コントローラ３９からのクロック信号ＣＰ１Ｂが伝達される。Ｐチャンネル型ＭＯＳトランジスタＱ１４がオンされる期間、入力信号を差動増幅するプリアンプとして動作し、Ｐチャンネル型ＭＯＳトランジスタＱ１４がオフされる期間では上記差動増幅結果を出力端子から出力するとともに、それを保持するラッチとして動作する。
【００４５】
尚、上記ＭＯＳトランジスタＱ１〜Ｑ６は、電源電圧が低い場合でも正常に動作するように、しきい値が低く設定されている。
【００４６】
図５には、上記ラッチ３５−１の構成例が示される。
【００４７】
ラッチ３５−１は、特に制限されないが、カスコードラッチ部５１、ＲＴＺラッチ部５２、及びＮＯＲラッチ部５３から成る。
【００４８】
カスコードラッチ部５１は次のように構成される。
【００４９】
電圧比較回路３４−１からの出力信号を取り込むためのｐチャンネル型ＭＯＳトランジスタＱ２０，Ｑ２２が設けられる。このｐチャンネル型ＭＯＳトランジスタＱ２０，Ｑ２２のソース電極は高電位側電源ＡＶＤＤ２に結合される。また、ｐチャンネル型ＭＯＳトランジスタＱ２０，Ｑ２２のドレイン電極は、それぞれｐチャンネル型ＭＯＳトランジスタＱ２１，Ｑ２３を介してｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン電極に結合される。Ｑ２１、Ｑ２３のゲート電極には所定のバイアス電圧ＶＢ２が供給される。ｎチャンネル型ＭＯＳトランジスタＱ２５のゲート電極はｎチャンネル型ＭＯＳトランジスタＱ２６のドレイン電極に結合され、ｎチャンネル型ＭＯＳトランジスタＱ２６のドレイン電極はｎチャンネル型ＭＯＳトランジスタＱ２５のゲート電極に結合される。ｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のソース電極はアナロググランドＡＧＮＤ２に結合される。また、ｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン電極からこのカスコードラッチ部５１の出力端子が引き出される。ｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン電極を短絡するようにｎチャンネル型ＭＯＳトランジスタＱ２４が設けられる。このｎチャンネル型ＭＯＳトランジスタＱ２４のゲート電極にはコントローラ３９からの制御信号ＣＰ２が伝達されるようになっている。
【００５０】
リセットによりノードが中間レベルにされると、回路に貫通電流が流れるおそれがある。そこで、このリセット期間においてノードをローレベルにすることで、中間レベルを作らないようにする。それを可能にするのが、ＲＴＺラッチ部５２であり、次のように構成される。
【００５１】
上記カスコードラッチ部５１の出力信号を受けるためのｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３３が設けられる。このｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３３のソース電極はアナロググランドＡＧＮＤ２に結合され、ドレイン電極は、それぞれｐチャンネル型ＭＯＳトランジスタＱ２８，Ｑ２９のドレイン電極に結合されている。ｐチャンネル型ＭＯＳトランジスタＱ２８，Ｑ２９のソース電極はｐチャンネル型ＭＯＳトランジスタＱ２７を介して高電位側電源ＡＶＤＤ２に結合されている。ｐチャンネル型ＭＯＳトランジスタＱ２８のドレイン電極はｐチャンネル型ＭＯＳトランジスタＱ２９のゲート電極に結合され、ｐチャンネル型ＭＯＳトランジスタＱ２９のドレイン電極はｐチャンネル型ＭＯＳトランジスタＱ２８のゲート電極に結合される。また、ｐチャンネル型ＭＯＳトランジスタＱ２８のドレイン電極やｐチャンネル型ＭＯＳトランジスタＱ２９のゲート電極をアナロググランドＡＧＮＤ２のレベルにするためのｎチャンネル型ＭＯＳトランジスタＱ３１、及びｐチャンネル型ＭＯＳトランジスタＱ２９のドレイン電極やｐチャンネル型ＭＯＳトランジスタＱ２８のゲート電極をアナロググランドＡＧＮＤ２のレベルにするためのｎチャンネル型ＭＯＳトランジスタＱ３２が設けられている。上記ｐチャンネル型ＭＯＳトランジスタＱ２７及びｎチャンネル型ＭＯＳトランジスタＱ３１，Ｑ３２のゲート電極にはコントローラ３９からの制御信号ＣＰ３が入力される。この制御信号ＣＰ３に同期してｎチャンネル型ＭＯＳトランジスタＱ３１，Ｑ３２の動作が制御されることにより、リセット毎にＲＴＺラッチ部５２の出力ノードがアナロググランドＡＧＮＤ２のレベルにほぼ等しくされる。
【００５２】
上記のようにリセット毎にＲＴＺラッチ部５２の出力ノードがアナロググランドＡＧＮＤ２のレベルにほぼ等しくされると、データの保持期間が短くなり、エンコーダ３６でのエンコードに支障を来すことが考えられる。そこで、データの保持期間を長くするために、ＮＯＲラッチ部５３が設けられている。このＮＯＲラッチ部５３は、二つのノアゲートＮＯＲ１，ＮＯＲ２が結合されて成る。このＮＯＲラッチ部５３から、ラッチ３５−１の信号出力ＯＵＴＰ，ＯＵＴＭが得られる。
【００５３】
上記構成によれば以下の作用効果を有する。
【００５４】
図２にはＡ／Ｄ変換器３００における主要部の動作タイミング示される。
【００５５】
ｒｅｓはリセット、ｉｎは信号取り込み、ｐｒｅはプリアンプ状態、ｌａｔｃｈはラッチ状態をそれぞれ示している。
【００５６】
電圧比較回路３４は、クロック信号ＣＰ１がハイレベルのときプリアンプとして動作し、クロック信号ＣＰ１がローレベルのときはラッチとして動作する。
【００５７】
スイッチ３−１，３−２はクロック信号ＣＰＲ１がローレベルのとき、すなわちクロック信号ＣＰＲ１と相補的な信号ＣＰＲ１Ｂがハイレベルのときオンし、スイッチ３−３はクロック信号ＣＰＲ１がハイレベルのときオンする。
【００５８】
図２に示されるようにクロック信号ＣＰ１とＣＰＲ１はクロック信号ＣＰ１がハイレベルになってからクロック信号ＣＰＲ１がローレベルとなるような相補的かつ若干ディレイをもった信号とする。
【００５９】
クロック信号ＣＰＲ１がローレベルのとき、スイッチ３−１，３−２がオンされ、レベルシフト回路３２−１の出力信号ｂ−１が電圧比較回路３４の入力ｂ−２に伝達される。このときクロック信号ＣＰ１はハイレベルとされ、電圧比較回路３４はプリアンプとして動作される。
【００６０】
次にクロック信号ＣＰ１がローレベルとなり、電圧比較回路３４がラッチ動作を始めたら、クロック信号ＣＰＲ１がハイレベルにされて、スイッチ３−１，３−２がオフされる。これによりスイッチ３−３がオンされて電圧比較回路３４の入力端子側ｂ−２がレベルシフト回路３２−１の出力側ｂ−１から切り離され、電圧比較回路３４−１の正負の入力端子が短絡されて同電位にリセットされる。
【００６１】
このように同電位にリセットされることによりラッチ動作中において、ラッチ動作中ラッチの利得やスピードが不十分で振幅が十分に増幅される前に、レベルシフト回路３２−１の出力ｂ−１がどんなに大きく変化しても、ラッチが反転することを防止できる。
【００６２】
さらに、レベルシフト回路３２−１の入力がトラック／ホールドされたようなステップ波形の場合、クロック信号ＣＰＲ１がハイレベルでスイッチ３−１，３−２がオフの期間はレベルシフト回路３２−１のセットリング期間に相当する。
【００６３】
従って、スイッチ３−１，３−２がオフして電圧比較回路３４の入力端子が切り離されているため、レベルシフト回路３２−１の負荷が軽くなり、セットリングを高速化することができる。
【００６４】
図６には別の構成例が示される。
【００６５】
電圧比較回路３４−１のプリアンプ動作のセットリングが遅く誤判定する場合は、電圧比較回路３４−１の出力にリセット回路４４−１を設ける。このリセット回路４４−１は、電圧比較回路３４−１の反転及び非反転出力端子を短絡するスイッチ回路４−１で構成される。
【００６６】
図７には図６に示される回路の主要動作タイミングが示される。
【００６７】
図７示されるように、クロック信号ＣＰ１がハイレベルの期間の前半にクロック信号ＣＰＲ２がハイレベルされる。
【００６８】
クロック信号ＣＰ１がハイレベルとなり電圧比較回路３４がプリアンプ動作を開始したとき、同時にクロック信号ＣＰＲ２がハイレベルとなり、スイッチ４−１がオンし電圧比較回路３４の反転及び非反転出力端子が短絡され、同電位にリセットされる。これにより、ラッチ動作中に大きく振れた出力の振幅が速やかに中心レベルに戻され、その後、コントローラ３９によってクロック信号ＣＰＲ２がローレベルにされて実質的なプリアンプ動作に入るようになっているので、例えプリアンプセットリングが遅くても極性を誤ることは無く、プリアンプセットリング不足による誤判定を防止できる。また、前回のデータの影響を受けずヒステリシスを低減することができる。
【００６９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７０】
例えば、図８に示されるように、電圧比較回路３４−１の入力端子を短絡するための第１スイッチ素子３−３−１と第２スイッチ素子３−３−２とを互いに直列接続し、この直列接続ノードとアナロググランドとの間に所定のバイアス電圧を供給するためのバイアス電源８１を設けることができる。第１スイッチ素子３−３−１と第２スイッチ素子３−３−２との直列接続回路は、図１におけるスイッチ回路３−３に対応し、いずれもクロック信号ＣＰＲ１によってオン／オフ動作が制御される。
【００７１】
かかる構成によれば、入力リセット時にスイッチ素子３−３−１，３−３−２がオンされることにより、電圧比較回路３４−１の入力端子に直流電圧が供給されるので、入力端子がフローティング状態になることが防止される。
【００７２】
また、図９に示されるように、第１スイッチ素子３−３−１と第２スイッチ素子３−３−２との直列接続ノードに、信号線を高電位側電源電圧レベルにプルアップするためのプルアップ用のＭＯＳトランジスタ９１を設けることができる。この場合、入力リセット時にスイッチ素子３−３−１，３−３−２がオンされることにより、電圧比較回路３４−１の入力端子が回路の非動作時のみオンするＭＯＳトランジスタによって高電位側電源電圧レベルにプルアップされる。プルアップの目的は、電圧比較回路３４−１の非動作時（パワーダウン時）にその入力端子をハイレベルに論理固定することであり、スイッチ素子３−３−１，３−３−２がオンされた場合に、プルアップ用のＭＯＳトランジスタ９１が電圧比較回路３４−１の入力端子に結合されれば、それで十分である。電圧比較回路３４−１の非動作時にスイッチ素子３−３−１，３−３−２は必ずオンされる。かかる構成によれば、スイッチ素子３−３−１，３−３−２がオフされている期間は、プルアップ用のＭＯＳトランジスタ９１が電圧比較回路３４−１の入力端子から切り離されているため、プルアップ用のＭＯＳトランジスタ９１を設けたにもかかわらず、前段回路３２−１からみた負荷の増大を防ぐことができる。尚、プルアップ用のＭＯＳトランジスタに代えてプルダウン用のＭＯＳトランジスタを適用しても良い。
【００７３】
図１０に示されるように、リセット回路３３−１を短絡用のスイッチ回路３３−３のみで構成してもよい。尚、この場合のスイッチ回路３３−１は、図８及び図９に示されるようにスイッチ素子３−３−１，３−３−２の直列回路とし、それにバイアス電源８１やプルアップ用のＭＯＳトランジスタ９１を設けることができる。かかる構成では、図１に示されるスイッチ回路１−１，１−２が存在しないため、それらによる作用効果は望めないが、前段回路３２−１の出力をリセットする作用により、前段回路３２−１の出力振幅を小さくでき、ラッチの反転やセットリング不足に起因する誤判定を低減できる。
【００７４】
図１１に示されるように、前段回路３２−１の出力端子を短絡可能なスイッチ回路３−５を設けることができる。換言すれば、電圧比較回路３４−１の一方の入力端子への信号伝達経路上であってスイッチ回路３−１から上記一方の入力端子に至る経路を除いた箇所と、電圧比較回路３４−１の他方の入力端子への信号伝達経路上であってスイッチ回路３−２から上記他方の入力端子に至る経路を除いた箇所とを短絡するための第４スイッチ３−５を設けても良い。同様のことは、図８及び図９に示される構成の場合にもいえる。かかる構成では、ラッチ中の電圧比較回路３４−１の出力論理が反転されるのを防止できるのに加えて、前段回路３２−１の出力をリセットする効果により、前段回路３２−１のセットリング不足に起因する誤判定を低減できる。
【００７５】
図１２に示されるように、電圧比較回路３４−１の一方の入力端子に所定レベルの参照電圧ＶＲＥＦが供給される場合、当該参照電圧ＶＲＥＦが入力される端子には、図１、図８、及び図９におけるスイッチ回路３−２に相当するスイッチ回路を設ける必要が無い。
【００７６】
さらに、図１３に示されるように電圧比較回路３４−１が、４つの入力端子ＩＮ１〜ＩＮ４を有する場合がある。第１入力端子ＩＮ１の電位と第２入力端子ＩＮ２の電位との比較結果を第１比較結果とし、第３入力端子ＩＮ３の電位と第４入力端子ＩＮ４の電位との比較結果を第２比較結果とするとき、第１比較結果と、第２比較結果とが比較されて、その結果が電圧比較回路３３−１から出力される。このように電圧比較回路３４−１が構成される場合、電圧比較回路３４−１がラッチとして動作される期間に第１入力端子ＩＮ１と第２入力端子ＩＮ２とを短絡するための第１スイッチ回路３−３と、電圧比較回路３４−１がラッチとして動作される期間に第３入力端子ＩＮ３と第４入力端子ＩＮ４とを短絡するための第４スイッチ回路３−４とが設ける。そして、第２入力端子ＩＮ２への信号伝達経路上にスイッチ回路３−１を設け、第３入力端子ＩＮ３への信号伝達経路上にスイッチ回路３−２を設ける。このようにしても、ラッチ中の電圧比較回路３４−１の出力論理が反転されるのを防止できる。尚、図１３に示される構成においても、図１１に示されるように、前段回路３２−１の出力端子を短絡可能なスイッチ３−５を設けることにより、前段回路３２−１のセットリング不足に起因する誤判定を低減できる。
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュタイプのＡ／Ｄ変換器に適用した場合について説明したが、本発明はそれに限定されるものではなく、電圧を比較する手段として各種電子回路に広く適用することができる。
【００７８】
本発明は、少なくとも電圧比較を行うことを条件に適用することができる。
【００７９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８０】
すなわち、制御信号の第１論理状態の期間では上記第１入力端子から入力された信号と上記第２入力端子から入力された信号とを差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記出力端子に伝達するとともに、その論理状態を保持するラッチとして動作する比較回路を設け、この比較回路がラッチとして動作される期間に第１入力端子と第２入力端子とを短絡するための第１スイッチ回路を設け、電圧比較器前段に配置される回路の出力を第１スイッチ回路によってリセットする。これにより、前段回路のセットリング不足による論理誤判定の低減を図ることができる。
【００８１】
第１入力端子へ電圧比較における参照電圧が入力されるとき、第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第２スイッチ回路を設けると、ラッチ出力の振幅が大きくなる前に次データに反対の極性の大きな信号が入力されても、ラッチ中は電圧変換回路の入力端子が前段から切り離されて、同電位にされるので、次データの影響を排除でき、ラッチ中の電圧比較器の出力論理が反転されるのを防止できる。また、前段回路が電圧比較回路入力端子から切り離されるので、前段回路の負荷低減により、前段回路のセットリングの向上を図ることができる。
【００８２】
第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードにバイアス電圧が印加されるように構成することで、入力端子のフローティングを防止することができる。
【００８３】
第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードに電源電圧を印加するためのプルアップ素子を設けることにより、プルアップ素子に起因して信号線の負荷が増大されるのを回避することができる。
【００８４】
上記比較回路の出力端子が、相補レベルの信号を出力するための第１出力端子と第２出力端子を含むとき、電圧比較回路がアンプとして動作する期間の前半に上記第１出力端子と第２出力端子とを短絡するための短絡用スイッチ回路を設けることにより、電圧比較回路の内部におけるセットリング不足に起因する誤判定を防止することができる。
【図面の簡単な説明】
【図１】本発明にかかるＡ／Ｄ変換器における主要部の構成例回路図である。
【図２】上記Ａ／Ｄ変換器における主要部の動作タイミング図である。
【図３】上記Ａ／Ｄ変換器の全体的な構成例ブロック図である。
【図４】図１に示される回路におけるリセット回路及び電圧比較回路の構成例回路図である。
【図５】図１に示される回路におけるラッチの構成例回路図である。
【図６】上記Ａ／Ｄ変換器における主要部の別の構成例回路図である。
【図７】図６に示される回路構成を採用した場合の動作タイミング図である。
【図８】上記リセット回路の別の構成例回路図である。
【図９】上記リセット回路の別の構成例回路図である。
【図１０】上記リセット回路の別の構成例回路図である。
【図１１】上記リセット回路の別の構成例回路図である。
【図１２】上記リセット回路の別の構成例回路図である。
【図１３】上記リセット回路の別の構成例回路図である。
【図１４】上記Ａ／Ｄ変換器における主要部回路の比較対照とされる回路の構成例回路図である。
【図１５】図１４に示される回路構成を採用した場合の動作タイミング図である。
【図１６】図１４に示される回路構成を採用した場合の別の動作タイミング図である。
【符号の説明】
３−１，３−２，３−３，４−１ スイッチ回路
３１ トラック／ホールド回路
３２−１ レベルシフト回路
３３−１，４４−１ リセット回路
３４−１ 電圧比較回路
３５−１ ラッチ
３６ エンコーダ
３８ バイアス回路
３９ コントローラ
３００ Ａ／Ｄ変換器
【発明の属する技術分野】
本発明は、電圧比較器に関し、例えばＡ／Ｄ（アナログ／ディジタル）変換器に適用して有効な技術に関する。
【０００２】
【従来の技術】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換器の一例としてフラッシタイプがある。このフラッシュタイプのＡ／Ｄ変換器においては、入力された電圧レベルを比較する電圧比較回路が設けられる。この電圧比較回路は、入力信号を差動増幅する差動部と、その後段に配置され、上記プリアンプ部の出力信号所定のタイミングでラッチするラッチ部とを含んで構成される。ラッチ部にクロック信号が入力されるようになっており、このクロック信号がハイレベルのときにプリアンプとして動作され、クロック信号がローレベルのときにはラッチとして動作する。
【０００３】
そのような回路について記載された文献の例としては、「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ＶＯＬ．３０，ＮＯ．１２，ＤＥＣＥＭＢＥＲ １９９５」がある。
【０００４】
【発明が解決しようとする課題】
例えば図１４に示されるように、電圧比較回路に前段回路からの出力信号が伝達される場合を考える。電圧比較回路２は、前段回路１からの信号を取り込むための第１入力端子と、この入力端子から入力される信号と比較される信号を取り込むための第２入力端子と、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との比較結果を出力するための出力端子とを有する。そして、クロック信号ＣＰ１の第１論理状態の期間では上記第１入力端子から入力された信号と上記第２入力端子から入力された信号とを差動増幅するアンプとして動作し、クロック信号ＣＰ１の第２論理状態の期間では上記差動増幅結果を上記外部端子に伝達するとともに、その論理状態を保持する。そのような回路について本願発明者が検討したところ、以下の点で改良すべき必要のあることが見い出された。
【０００５】
図１５及び図１６には、図１４に示される回路の動作タイミングが示される。
【０００６】
図１５及び図１６において、ａは前段回路１の入力端子の信号波形、ｂは前段回路１の出力信号波形（電圧比較回路２の入力信号波形）、ｃは電圧比較回路２の出力信号波形であり、ｐｒｅはプリアンプ動作状態を示し、ｌａｔｃｈはラッチ状態を示す。前段回路１の入力は、トラック・ホールド回路によりサンプリングされた波形が入力されるとする。
【０００７】
電圧比較回路２では、ホールド中にプリアンプが動作し、ラッチ期間には次のデータへのトラックが開始されるとする。図１５に示されるように、今変換中のデータの信号が正負入力の差が小さく次のデータが反対の極性に大きい場合、いくらラッチ中のゲインが高いとはいえ、出力が過渡状態で振幅が大きくなる前に次データの大きな信号が入力されるとラッチ中であるはずの電圧比較回路の出力論理が反転（ラッチ反転という）することがある。
【０００８】
また、前データの信号の正負入力の差が大きく、それに対してこれから変換しようとするデータが反対の極性でしかも小さい場合、前段回路１の駆動力が不足して入力データのセットリングが遅いと、信号の極性が正しくなる前にプリアンプからラッチ期間に移行し、誤判定する可能性がある。セットリングを速くするためには、前段回路の駆動能力を上げれば良いが、そうすると消費電力が大きくなってしまうので好ましくない。
【０００９】
本発明の目的は、ラッチ出力の振幅が大きくなる前に次データの大きな信号が入力されても、ラッチ中の電圧比較回路出力が反転されるのを防止するための技術を提供することにある。
【００１０】
また、本発明の別の目的は、前段回路のセットリングの不足を補うための技術を提供することにある。
【００１１】
さらに本発明の別の目的は、プリアンプ期間でのセットリング不足に起因する誤判定を防止するための技術を提供することにある。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、信号を取り込むための第１入力端子と、上記第１入力端子から入力される信号と比較される信号を取り込むための第２入力端子と、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との比較結果を出力するための出力端子とを有し、制御信号の第１論理状態の期間では上記第１入力端子から入力された信号と上記第２入力端子から入力された信号とを差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記出力端子に伝達するとともに、その論理状態を保持するラッチとして動作する比較回路（３４−１）を設け、上記比較回路がラッチとして動作される期間に上記第１入力端子と上記第２入力端子とを短絡するための第１スイッチ回路（３−３）を設けることで電圧比較器を構成する。
【００１４】
上記した手段によれば、第１スイッチ回路は、電圧比較器の前段に配置される回路の出力をリセットする。このことが、前段回路のセットリング不足による論理誤判定の低減を達成する。
【００１５】
上記第１入力端子へ電圧比較における参照電圧（ＶＲＥＦ）が入力されるとき、上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第２スイッチ回路（３−１）を設けると、ラッチ出力の振幅が大きくなる前に次データの大きな信号が入力されても、ラッチ中は電圧変換回路の入力端子が前段から切り離されて、同電位にされるので、次データの影響を排除でき、ラッチ中の電圧比較器の出力論理が反転されるのを防止できる。また、前段回路が電圧比較回路入力端子から切り離されるので、前段回路の負荷低減により、前段回路のセットリングの向上を図ることができる。
【００１６】
同様の作用効果を得るため、上記第１入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第１入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第２スイッチ回路（３−１）を設け、上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第３スイッチ回路（３−２）を設けることができる。
【００１７】
上記第１入力端子への信号伝達経路上であって上記第２スイッチ回路から上記第１入力端子に至る経路を除いた箇所と、上記第２入力端子への信号伝達経路上であって上記第３スイッチ回路から上記第２入力端子に至る経路を除いた箇所とを短絡するための第４スイッチ回路（３−５）を設けることができる。
【００１８】
上記第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子（３−３−１，３−３−２）を含んで成るとき、この二つのスイッチ素子の直列接続ノードにバイアス電圧（８１）が印加されるように構成することができる。
【００１９】
プルアップ素子により信号線の負荷が増大されるのを回避するには、上記第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードに電源電圧を印加するためのプルアップ素子（９１）を設けるとよい。
【００２０】
信号を取り込むための第１入力端子（ＩＮ１）と、上記第１入力端子から入力される信号と比較される信号を取り込むための第２入力端子（ＩＮ２）と、信号を取り込むための第３入力端子（ＩＮ３）と、上記第３入力端子から入力される信号と比較される信号を取り込むための第４入力端子（ＩＮ４）と、入力信号の比較結果を出力可能な出力端子とを有し、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との第１比較結果と、上記記第３入力端子から入力された信号と上記第４入力端子から入力された信号との第２比較結果とを比較してその比較結果を上記出力端子から出力可能な比較回路（３４−１）を設け、制御信号の第１論理状態の期間では、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号の差電圧、及び上記第３入力端子から入力された信号と上記第４入力端子から入力された信号の差電圧を差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記外部端子に伝達するとともに、その論理状態を保持するラッチとして動作可能な比較回路を設け、上記比較回路がラッチとして動作される期間に上記第１入力端子と上記第２入力端子とを短絡するための第１スイッチ回路（３−３）と、上記比較回路がラッチとして動作される期間に上記第３入力端子と上記第４入力端子とを短絡するための第２スイッチ回路（３−４）とを設けて電圧比較回路を構成することができる。
【００２１】
上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に上記第１スイッチ回路と相補的に動作される第３スイッチ回路（３−１）を設け、上記第３入力端子への信号伝達経路上であって上記第２スイッチ回路から上記第３入力端子に至る経路を除いた箇所に上記第２スイッチ回路と相補的に動作される第４スイッチ回路（３−２）を設けることができる。
【００２２】
電圧比較回路の内部におけるセットリング不足に起因する誤判定を防止するには、上記比較回路の出力端子が、相補レベルの信号を出力するための第１出力端子と第２出力端子を含むとき、電圧比較回路がアンプとして動作する期間の前半に上記第１出力端子と第２出力端子とを短絡するための短絡用スイッチ回路を設けるとよい。
【００２３】
上記構成の電圧比較回路と、電圧比較回路の出力信号を保持するためのラッチ回路とを含んでＡ／Ｄ変換器を構成することができる。
【００２４】
【発明の実施の形態】
図３には本発明の一例であるＡ／Ｄ変換器の構成例が示される。
【００２５】
図３に示されるＡ／Ｄ変換器３００は、特に制限されないが、フラッシュタイプとされ、入力端子ＡＩＮＰ，ＡＩＮＭから入力されたアナログ信号が６ビットのディジタル信号に変換されて、出力端子Ｄ０−５から出力されるようになっている。
【００２６】
入力されたアナログ信号ＡＩＮＰ，ＡＩＮＭを制御信号ＴＨに従ってトラック及びホールドするためのトラック／ホールド（Ｔ／Ｈ）回路３１が設けられる。このトラック／ホールド回路３１の出力信号は、後段のレベルシフト回路群３２に入力されるようになっている。
【００２７】
レベルシフト回路群３２は、特に制限されないが、６３個のレベルシフト回路から成る。個々のレベルシフト回路は４入力とされ、参照電圧発生回路３０で発生された参照電圧又はそれが分圧抵抗群３７で適宜に分圧された差動参照電圧と、上記トラック／ホールド回路３１から伝達された差動信号との差動増幅が行われることで、一対の差動信号に変換される。参照電圧発生回路３０には基準電圧ＶＲＴ，ＶＲＢが入力され、これに基づいて参照電圧が形成されるようになっている。
【００２８】
レベルシフト回路群３２の後段には、ラッチ中の電圧比較回路の出力が反転されるのを防止したり、セットリングの高速化あるいはセットリング不足による誤判定防止を図るためのリセット回路群３３が配置される。このリセット回路群３３は、特に制限されないが、上記レベルシフト回路に対応して６３個のリセット回路から成る。
【００２９】
リセット回路群３３の後段には電圧比較回路群３４が配置される。この電圧比較回路群３４は、特に制限されないが、上記リセット回路に対応して６３個の電圧比較回路から成る。個々の電圧比較回路は、制御信号の第１論理状態の期間では入力された信号を差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記外部端子に伝達するとともに、その論理状態を保持するラッチとして機能する。
【００３０】
電圧比較回路群３４の後段にはラッチ群３５が配置される。このラッチ群３５は、上記電圧比較回路に対応して６３個のラッチから成る。個々のラッチは、対応する電圧比較回路の出力信号をラッチして後段のエンコーダ３６に伝達する。
【００３１】
エンコーダ３６は、上記ラッチ群３５の出力信号をエンコードすることで６ビット構成のディジタル信号Ｄ０〜５を形成する。
【００３２】
また、バイアス回路３８が設けられ、入力されたバイアス電圧ＶＢに基づいて、各部に供給されるバイアス電圧が形成されるようになっている。
【００３３】
さらに、クロック信号ＣＬＫ、リセット信号ＲＥＳＢ、イネーブル信号ＡＣＴに基づいて各部の動作制御信号を形成するためのコントローラ３９が設けられている。
【００３４】
図１には、図３に示されるＡ／Ｄ変換器３００の主要構成が示される。
【００３５】
レベルシフト回路３２−１は、レベルシフト群３２を構成する複数のレベルシフト回路のうちの一つであり、リセット回路３３−１は、リセット回路群３３を構成する複数のリセット回路のうちの一つであり、電圧比較回路３４−１は、電圧比較回路群３４を構成する複数の電圧比較回路のうちの一つであり、ラッチ３５−１は、ラッチ群３５を構成する複数のラッチのうちの一つである。
【００３６】
リセット回路３３−１は、特に制限されないが、スイッチ回路３−１，３−２，３−３を含んで成る。
【００３７】
スイッチ回路３−３は、電圧比較回路３４−１における第１入力端子と第２入力端子とを短絡するために設けられる。スイッチ回路３−３は、コントローラ３９から伝達されるクロック信号ＣＰＲ１によってオン／オフ動作が制御される。このクロック信号ＣＰＲ１は、電圧比較回路３４−１がラッチとして動作される期間にハイレベルにアサートされる。それによってスイッチ回路３−３は、電圧比較回路３４−１がラッチとして動作される期間にオンされて、電圧比較回路３４−１における第１入力端子と第２入力端子とを短絡する。
【００３８】
スイッチ３−１，３−２は、それぞれ前段回路３２−１から電圧比較回路３４−１に至る信号伝達経路を所定のタイミング切断するために設けられる。スイッチ回路３−１，３−２は、コントローラ３９から伝達されるクロック信号ＣＰＲ１Ｂによってオン／オフ動作が制御される。クロック信号ＣＰＲ１Ｂは、上記スイッチ回路３−３に供給されるクロック信号ＣＰＲ１の論理反転信号である。それにより、スイッチ回路３−１，３−２と、スイッチ回路３−３とは相補的に動作される。つまり、スイッチ回路３−３がオンされて電圧比較回路の入力端子が短絡されている期間においては、スイッチ回路３−１，３−２はオフされて、前段回路３２−１から電圧比較回路３４−１に至る信号伝達経路が切断される。逆にスイッチ回路３−３がオフされている期間では、スイッチ回路３−１，３−２がオンされて、前段回路３２−１から電圧比較回路３４−１に至る信号伝達経路が形成される。
【００３９】
図４には、上記リセット回路３３−１及び電圧比較回路３４−１の詳細な構成例が示される。
【００４０】
リセット回路３３−１は、特に制限されないが、次のように構成される。
【００４１】
スイッチ回路３−１，３−２，３−３は、それぞれｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが並列接続されて成るＣＭＯＳトランスファによって構成される。すなわち、スイッチ回路３−１は、ｐチャンネル型ＭＯＳトランジスタＱ１とｎチャンネル型ＭＯＳトランジスタＱ２とが並列接続されて成り、スイッチ回路３−２は、ｐチャンネル型ＭＯＳトランジスタＱ５とｎチャンネル型ＭＯＳトランジスタＱ６とが並列接続されて成り、スイッチ回路３−３は、ｐチャンネル型ＭＯＳトランジスタＱ３とｎチャンネル型ＭＯＳトランジスタＱ４とが並列接続されて成る。コントローラ３９からのクロック信号ＣＰＲ１は、スイッチ回路３−１，３−２におけるｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ５、及びスイッチ回路３−３におけるｎチャンネル型ＭＯＳトランジスタＱ４に入力される。他方、コントローラ３９からのクロック信号ＣＰＲ１Ｂは、スイッチ回路３−１，３−２におけるｎチャンネル型ＭＯＳトランジスタＱ２，Ｑ６、及びスイッチ回路３−３におけるｐチャンネル型ＭＯＳトランジスタＱ３に入力される。これにより、スイッチ回路３−１，３−２と、スイッチ回路３−３とが相補的に動作される。
【００４２】
尚、上記ＭＯＳトランジスタＱ１〜Ｑ６は、電源電圧が低い場合でも正常に動作するように、しきい値が低く設定されている。
【００４３】
電圧比較回路３４−１は、特に制限されないが、次のように構成される。
【００４４】
ｐチャンネル型ＭＯＳトランジスタＱ８，Ｑ９が差動結合される。ｐチャンネル型ＭＯＳトランジスタＱ８のソース電極とｐチャンネル型ＭＯＳトランジスタＱ９のソース電極とは、ｐチャンネル型ＭＯＳトランジスタＱ７を介して高電位側電源ＡＶＤＤ１に結合される。ｐチャンネル型ＭＯＳトランジスタＱ７は、そのゲート電極に所定のバイアス電圧ＶＧＰが供給されることにより定電流源として機能する。また、ｐチャンネル型ＭＯＳトランジスタＱ８，Ｑ９はそれぞれ定電流源３４１，３４２を介してアナロググランドＡＧＮＤ１に結合される。ｐチャンネル型ＭＯＳトランジスタＱ８のゲート電極、及びｐチャンネル型ＭＯＳトランジスタＱ９のゲート電極からこの電圧比較回路３４−１の入力端子ＩＮＰ，ＩＮＭが引き出される。また、ｐチャンネル型ＭＯＳトランジスタＱ８のドレイン電極、及びｐチャンネル型ＭＯＳトランジスタＱ９のドレイン電極から差動出力が得られる。この差動出力は、後段のｎチャンネル型ＭＯＳトランジスタＱ１０のソース電極、及びｎチャンネル型ＭＯＳトランジスタＱ１１のソース電極に伝達される。ｎチャンネル型ＭＯＳトランジスタＱ１０，Ｑ１１のゲート電極には所定のバイアス電圧ＶＢ１が供給される。ｎチャンネル型ＭＯＳトランジスタＱ１０，Ｑ１１のドレイン電極は、それぞれｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３を介して高電位側電源ＡＶＤＤ１に結合される。ｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極はｐチャンネル型ＭＯＳトランジスタＱ１３のドレイン電極に結合され、ｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極はｐチャンネル型ＭＯＳトランジスタＱ１２のドレイン電極に結合されることで、フリップフロップが構成される。ｐチャンネル型ＭＯＳトランジスタＱ１２のドレイン電極、及びｐチャンネル型ＭＯＳトランジスタＱ１３のドレイン電極からこの電圧比較回路３４−１の出力端子が引き出され、それは後段のラッチ回路３５−１に結合される。また、ｐチャンネル型ＭＯＳトランジスタＱ１２のドレイン電極、及びｐチャンネル型ＭＯＳトランジスタＱ１３のドレイン電極を短絡するようにｐチャンネル型ＭＯＳトランジスタＱ１４が設けられている。このｐチャンネル型ＭＯＳトランジスタＱ１４のゲート電極には、コントローラ３９からのクロック信号ＣＰ１Ｂが伝達される。Ｐチャンネル型ＭＯＳトランジスタＱ１４がオンされる期間、入力信号を差動増幅するプリアンプとして動作し、Ｐチャンネル型ＭＯＳトランジスタＱ１４がオフされる期間では上記差動増幅結果を出力端子から出力するとともに、それを保持するラッチとして動作する。
【００４５】
尚、上記ＭＯＳトランジスタＱ１〜Ｑ６は、電源電圧が低い場合でも正常に動作するように、しきい値が低く設定されている。
【００４６】
図５には、上記ラッチ３５−１の構成例が示される。
【００４７】
ラッチ３５−１は、特に制限されないが、カスコードラッチ部５１、ＲＴＺラッチ部５２、及びＮＯＲラッチ部５３から成る。
【００４８】
カスコードラッチ部５１は次のように構成される。
【００４９】
電圧比較回路３４−１からの出力信号を取り込むためのｐチャンネル型ＭＯＳトランジスタＱ２０，Ｑ２２が設けられる。このｐチャンネル型ＭＯＳトランジスタＱ２０，Ｑ２２のソース電極は高電位側電源ＡＶＤＤ２に結合される。また、ｐチャンネル型ＭＯＳトランジスタＱ２０，Ｑ２２のドレイン電極は、それぞれｐチャンネル型ＭＯＳトランジスタＱ２１，Ｑ２３を介してｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン電極に結合される。Ｑ２１、Ｑ２３のゲート電極には所定のバイアス電圧ＶＢ２が供給される。ｎチャンネル型ＭＯＳトランジスタＱ２５のゲート電極はｎチャンネル型ＭＯＳトランジスタＱ２６のドレイン電極に結合され、ｎチャンネル型ＭＯＳトランジスタＱ２６のドレイン電極はｎチャンネル型ＭＯＳトランジスタＱ２５のゲート電極に結合される。ｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のソース電極はアナロググランドＡＧＮＤ２に結合される。また、ｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン電極からこのカスコードラッチ部５１の出力端子が引き出される。ｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン電極を短絡するようにｎチャンネル型ＭＯＳトランジスタＱ２４が設けられる。このｎチャンネル型ＭＯＳトランジスタＱ２４のゲート電極にはコントローラ３９からの制御信号ＣＰ２が伝達されるようになっている。
【００５０】
リセットによりノードが中間レベルにされると、回路に貫通電流が流れるおそれがある。そこで、このリセット期間においてノードをローレベルにすることで、中間レベルを作らないようにする。それを可能にするのが、ＲＴＺラッチ部５２であり、次のように構成される。
【００５１】
上記カスコードラッチ部５１の出力信号を受けるためのｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３３が設けられる。このｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３３のソース電極はアナロググランドＡＧＮＤ２に結合され、ドレイン電極は、それぞれｐチャンネル型ＭＯＳトランジスタＱ２８，Ｑ２９のドレイン電極に結合されている。ｐチャンネル型ＭＯＳトランジスタＱ２８，Ｑ２９のソース電極はｐチャンネル型ＭＯＳトランジスタＱ２７を介して高電位側電源ＡＶＤＤ２に結合されている。ｐチャンネル型ＭＯＳトランジスタＱ２８のドレイン電極はｐチャンネル型ＭＯＳトランジスタＱ２９のゲート電極に結合され、ｐチャンネル型ＭＯＳトランジスタＱ２９のドレイン電極はｐチャンネル型ＭＯＳトランジスタＱ２８のゲート電極に結合される。また、ｐチャンネル型ＭＯＳトランジスタＱ２８のドレイン電極やｐチャンネル型ＭＯＳトランジスタＱ２９のゲート電極をアナロググランドＡＧＮＤ２のレベルにするためのｎチャンネル型ＭＯＳトランジスタＱ３１、及びｐチャンネル型ＭＯＳトランジスタＱ２９のドレイン電極やｐチャンネル型ＭＯＳトランジスタＱ２８のゲート電極をアナロググランドＡＧＮＤ２のレベルにするためのｎチャンネル型ＭＯＳトランジスタＱ３２が設けられている。上記ｐチャンネル型ＭＯＳトランジスタＱ２７及びｎチャンネル型ＭＯＳトランジスタＱ３１，Ｑ３２のゲート電極にはコントローラ３９からの制御信号ＣＰ３が入力される。この制御信号ＣＰ３に同期してｎチャンネル型ＭＯＳトランジスタＱ３１，Ｑ３２の動作が制御されることにより、リセット毎にＲＴＺラッチ部５２の出力ノードがアナロググランドＡＧＮＤ２のレベルにほぼ等しくされる。
【００５２】
上記のようにリセット毎にＲＴＺラッチ部５２の出力ノードがアナロググランドＡＧＮＤ２のレベルにほぼ等しくされると、データの保持期間が短くなり、エンコーダ３６でのエンコードに支障を来すことが考えられる。そこで、データの保持期間を長くするために、ＮＯＲラッチ部５３が設けられている。このＮＯＲラッチ部５３は、二つのノアゲートＮＯＲ１，ＮＯＲ２が結合されて成る。このＮＯＲラッチ部５３から、ラッチ３５−１の信号出力ＯＵＴＰ，ＯＵＴＭが得られる。
【００５３】
上記構成によれば以下の作用効果を有する。
【００５４】
図２にはＡ／Ｄ変換器３００における主要部の動作タイミング示される。
【００５５】
ｒｅｓはリセット、ｉｎは信号取り込み、ｐｒｅはプリアンプ状態、ｌａｔｃｈはラッチ状態をそれぞれ示している。
【００５６】
電圧比較回路３４は、クロック信号ＣＰ１がハイレベルのときプリアンプとして動作し、クロック信号ＣＰ１がローレベルのときはラッチとして動作する。
【００５７】
スイッチ３−１，３−２はクロック信号ＣＰＲ１がローレベルのとき、すなわちクロック信号ＣＰＲ１と相補的な信号ＣＰＲ１Ｂがハイレベルのときオンし、スイッチ３−３はクロック信号ＣＰＲ１がハイレベルのときオンする。
【００５８】
図２に示されるようにクロック信号ＣＰ１とＣＰＲ１はクロック信号ＣＰ１がハイレベルになってからクロック信号ＣＰＲ１がローレベルとなるような相補的かつ若干ディレイをもった信号とする。
【００５９】
クロック信号ＣＰＲ１がローレベルのとき、スイッチ３−１，３−２がオンされ、レベルシフト回路３２−１の出力信号ｂ−１が電圧比較回路３４の入力ｂ−２に伝達される。このときクロック信号ＣＰ１はハイレベルとされ、電圧比較回路３４はプリアンプとして動作される。
【００６０】
次にクロック信号ＣＰ１がローレベルとなり、電圧比較回路３４がラッチ動作を始めたら、クロック信号ＣＰＲ１がハイレベルにされて、スイッチ３−１，３−２がオフされる。これによりスイッチ３−３がオンされて電圧比較回路３４の入力端子側ｂ−２がレベルシフト回路３２−１の出力側ｂ−１から切り離され、電圧比較回路３４−１の正負の入力端子が短絡されて同電位にリセットされる。
【００６１】
このように同電位にリセットされることによりラッチ動作中において、ラッチ動作中ラッチの利得やスピードが不十分で振幅が十分に増幅される前に、レベルシフト回路３２−１の出力ｂ−１がどんなに大きく変化しても、ラッチが反転することを防止できる。
【００６２】
さらに、レベルシフト回路３２−１の入力がトラック／ホールドされたようなステップ波形の場合、クロック信号ＣＰＲ１がハイレベルでスイッチ３−１，３−２がオフの期間はレベルシフト回路３２−１のセットリング期間に相当する。
【００６３】
従って、スイッチ３−１，３−２がオフして電圧比較回路３４の入力端子が切り離されているため、レベルシフト回路３２−１の負荷が軽くなり、セットリングを高速化することができる。
【００６４】
図６には別の構成例が示される。
【００６５】
電圧比較回路３４−１のプリアンプ動作のセットリングが遅く誤判定する場合は、電圧比較回路３４−１の出力にリセット回路４４−１を設ける。このリセット回路４４−１は、電圧比較回路３４−１の反転及び非反転出力端子を短絡するスイッチ回路４−１で構成される。
【００６６】
図７には図６に示される回路の主要動作タイミングが示される。
【００６７】
図７示されるように、クロック信号ＣＰ１がハイレベルの期間の前半にクロック信号ＣＰＲ２がハイレベルされる。
【００６８】
クロック信号ＣＰ１がハイレベルとなり電圧比較回路３４がプリアンプ動作を開始したとき、同時にクロック信号ＣＰＲ２がハイレベルとなり、スイッチ４−１がオンし電圧比較回路３４の反転及び非反転出力端子が短絡され、同電位にリセットされる。これにより、ラッチ動作中に大きく振れた出力の振幅が速やかに中心レベルに戻され、その後、コントローラ３９によってクロック信号ＣＰＲ２がローレベルにされて実質的なプリアンプ動作に入るようになっているので、例えプリアンプセットリングが遅くても極性を誤ることは無く、プリアンプセットリング不足による誤判定を防止できる。また、前回のデータの影響を受けずヒステリシスを低減することができる。
【００６９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７０】
例えば、図８に示されるように、電圧比較回路３４−１の入力端子を短絡するための第１スイッチ素子３−３−１と第２スイッチ素子３−３−２とを互いに直列接続し、この直列接続ノードとアナロググランドとの間に所定のバイアス電圧を供給するためのバイアス電源８１を設けることができる。第１スイッチ素子３−３−１と第２スイッチ素子３−３−２との直列接続回路は、図１におけるスイッチ回路３−３に対応し、いずれもクロック信号ＣＰＲ１によってオン／オフ動作が制御される。
【００７１】
かかる構成によれば、入力リセット時にスイッチ素子３−３−１，３−３−２がオンされることにより、電圧比較回路３４−１の入力端子に直流電圧が供給されるので、入力端子がフローティング状態になることが防止される。
【００７２】
また、図９に示されるように、第１スイッチ素子３−３−１と第２スイッチ素子３−３−２との直列接続ノードに、信号線を高電位側電源電圧レベルにプルアップするためのプルアップ用のＭＯＳトランジスタ９１を設けることができる。この場合、入力リセット時にスイッチ素子３−３−１，３−３−２がオンされることにより、電圧比較回路３４−１の入力端子が回路の非動作時のみオンするＭＯＳトランジスタによって高電位側電源電圧レベルにプルアップされる。プルアップの目的は、電圧比較回路３４−１の非動作時（パワーダウン時）にその入力端子をハイレベルに論理固定することであり、スイッチ素子３−３−１，３−３−２がオンされた場合に、プルアップ用のＭＯＳトランジスタ９１が電圧比較回路３４−１の入力端子に結合されれば、それで十分である。電圧比較回路３４−１の非動作時にスイッチ素子３−３−１，３−３−２は必ずオンされる。かかる構成によれば、スイッチ素子３−３−１，３−３−２がオフされている期間は、プルアップ用のＭＯＳトランジスタ９１が電圧比較回路３４−１の入力端子から切り離されているため、プルアップ用のＭＯＳトランジスタ９１を設けたにもかかわらず、前段回路３２−１からみた負荷の増大を防ぐことができる。尚、プルアップ用のＭＯＳトランジスタに代えてプルダウン用のＭＯＳトランジスタを適用しても良い。
【００７３】
図１０に示されるように、リセット回路３３−１を短絡用のスイッチ回路３３−３のみで構成してもよい。尚、この場合のスイッチ回路３３−１は、図８及び図９に示されるようにスイッチ素子３−３−１，３−３−２の直列回路とし、それにバイアス電源８１やプルアップ用のＭＯＳトランジスタ９１を設けることができる。かかる構成では、図１に示されるスイッチ回路１−１，１−２が存在しないため、それらによる作用効果は望めないが、前段回路３２−１の出力をリセットする作用により、前段回路３２−１の出力振幅を小さくでき、ラッチの反転やセットリング不足に起因する誤判定を低減できる。
【００７４】
図１１に示されるように、前段回路３２−１の出力端子を短絡可能なスイッチ回路３−５を設けることができる。換言すれば、電圧比較回路３４−１の一方の入力端子への信号伝達経路上であってスイッチ回路３−１から上記一方の入力端子に至る経路を除いた箇所と、電圧比較回路３４−１の他方の入力端子への信号伝達経路上であってスイッチ回路３−２から上記他方の入力端子に至る経路を除いた箇所とを短絡するための第４スイッチ３−５を設けても良い。同様のことは、図８及び図９に示される構成の場合にもいえる。かかる構成では、ラッチ中の電圧比較回路３４−１の出力論理が反転されるのを防止できるのに加えて、前段回路３２−１の出力をリセットする効果により、前段回路３２−１のセットリング不足に起因する誤判定を低減できる。
【００７５】
図１２に示されるように、電圧比較回路３４−１の一方の入力端子に所定レベルの参照電圧ＶＲＥＦが供給される場合、当該参照電圧ＶＲＥＦが入力される端子には、図１、図８、及び図９におけるスイッチ回路３−２に相当するスイッチ回路を設ける必要が無い。
【００７６】
さらに、図１３に示されるように電圧比較回路３４−１が、４つの入力端子ＩＮ１〜ＩＮ４を有する場合がある。第１入力端子ＩＮ１の電位と第２入力端子ＩＮ２の電位との比較結果を第１比較結果とし、第３入力端子ＩＮ３の電位と第４入力端子ＩＮ４の電位との比較結果を第２比較結果とするとき、第１比較結果と、第２比較結果とが比較されて、その結果が電圧比較回路３３−１から出力される。このように電圧比較回路３４−１が構成される場合、電圧比較回路３４−１がラッチとして動作される期間に第１入力端子ＩＮ１と第２入力端子ＩＮ２とを短絡するための第１スイッチ回路３−３と、電圧比較回路３４−１がラッチとして動作される期間に第３入力端子ＩＮ３と第４入力端子ＩＮ４とを短絡するための第４スイッチ回路３−４とが設ける。そして、第２入力端子ＩＮ２への信号伝達経路上にスイッチ回路３−１を設け、第３入力端子ＩＮ３への信号伝達経路上にスイッチ回路３−２を設ける。このようにしても、ラッチ中の電圧比較回路３４−１の出力論理が反転されるのを防止できる。尚、図１３に示される構成においても、図１１に示されるように、前段回路３２−１の出力端子を短絡可能なスイッチ３−５を設けることにより、前段回路３２−１のセットリング不足に起因する誤判定を低減できる。
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュタイプのＡ／Ｄ変換器に適用した場合について説明したが、本発明はそれに限定されるものではなく、電圧を比較する手段として各種電子回路に広く適用することができる。
【００７８】
本発明は、少なくとも電圧比較を行うことを条件に適用することができる。
【００７９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８０】
すなわち、制御信号の第１論理状態の期間では上記第１入力端子から入力された信号と上記第２入力端子から入力された信号とを差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記出力端子に伝達するとともに、その論理状態を保持するラッチとして動作する比較回路を設け、この比較回路がラッチとして動作される期間に第１入力端子と第２入力端子とを短絡するための第１スイッチ回路を設け、電圧比較器前段に配置される回路の出力を第１スイッチ回路によってリセットする。これにより、前段回路のセットリング不足による論理誤判定の低減を図ることができる。
【００８１】
第１入力端子へ電圧比較における参照電圧が入力されるとき、第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に、上記第１スイッチ回路と相補的に動作される第２スイッチ回路を設けると、ラッチ出力の振幅が大きくなる前に次データに反対の極性の大きな信号が入力されても、ラッチ中は電圧変換回路の入力端子が前段から切り離されて、同電位にされるので、次データの影響を排除でき、ラッチ中の電圧比較器の出力論理が反転されるのを防止できる。また、前段回路が電圧比較回路入力端子から切り離されるので、前段回路の負荷低減により、前段回路のセットリングの向上を図ることができる。
【００８２】
第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードにバイアス電圧が印加されるように構成することで、入力端子のフローティングを防止することができる。
【００８３】
第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードに電源電圧を印加するためのプルアップ素子を設けることにより、プルアップ素子に起因して信号線の負荷が増大されるのを回避することができる。
【００８４】
上記比較回路の出力端子が、相補レベルの信号を出力するための第１出力端子と第２出力端子を含むとき、電圧比較回路がアンプとして動作する期間の前半に上記第１出力端子と第２出力端子とを短絡するための短絡用スイッチ回路を設けることにより、電圧比較回路の内部におけるセットリング不足に起因する誤判定を防止することができる。
【図面の簡単な説明】
【図１】本発明にかかるＡ／Ｄ変換器における主要部の構成例回路図である。
【図２】上記Ａ／Ｄ変換器における主要部の動作タイミング図である。
【図３】上記Ａ／Ｄ変換器の全体的な構成例ブロック図である。
【図４】図１に示される回路におけるリセット回路及び電圧比較回路の構成例回路図である。
【図５】図１に示される回路におけるラッチの構成例回路図である。
【図６】上記Ａ／Ｄ変換器における主要部の別の構成例回路図である。
【図７】図６に示される回路構成を採用した場合の動作タイミング図である。
【図８】上記リセット回路の別の構成例回路図である。
【図９】上記リセット回路の別の構成例回路図である。
【図１０】上記リセット回路の別の構成例回路図である。
【図１１】上記リセット回路の別の構成例回路図である。
【図１２】上記リセット回路の別の構成例回路図である。
【図１３】上記リセット回路の別の構成例回路図である。
【図１４】上記Ａ／Ｄ変換器における主要部回路の比較対照とされる回路の構成例回路図である。
【図１５】図１４に示される回路構成を採用した場合の動作タイミング図である。
【図１６】図１４に示される回路構成を採用した場合の別の動作タイミング図である。
【符号の説明】
３−１，３−２，３−３，４−１ スイッチ回路
３１ トラック／ホールド回路
３２−１ レベルシフト回路
３３−１，４４−１ リセット回路
３４−１ 電圧比較回路
３５−１ ラッチ
３６ エンコーダ
３８ バイアス回路
３９ コントローラ
３００ Ａ／Ｄ変換器
Claims (7)
- 信号を取り込むための第１入力端子と、上記第１入力端子から入力される信号と比較される信号を取り込むための第２入力端子と、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との比較結果を出力するための出力端子とを有し、制御信号の第１論理状態の期間では上記第１入力端子から入力された信号と上記第２入力端子から入力された信号とを差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記出力端子に伝達するとともに、その論理状態を保持するラッチとして動作する比較回路と、
上記比較回路がラッチとして動作される期間に上記第１入力端子と上記第２入力端子とを短絡するための第１スイッチ回路と、
上記第１入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第１入力端子に至る経路を除いた箇所に設けられ、上記第１スイッチ回路と相補的に動作される第２スイッチ回路と、
上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に設けられ、上記第１スイッチ回路と相補的に動作される第３スイッチと、
上記第１スイッチ回路に同期動作され、上記第１入力端子への信号伝達経路上であって上記第２スイッチ回路から上記第１入力端子に至る経路を除いた箇所と、上記第２入力端子への信号伝達経路上であって上記第３スイッチ回路から上記第２入力端子に至る経路を除いた箇所とを短絡するための第４スイッチ回路と、を含んで成る電圧比較器。 - 上記第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードにバイアス電圧が印加されるように構成された請求項１記載の電圧比較器。
- 上記第１スイッチ回路が、互いに直列接続されるとともに互いに連動される二つのスイッチ素子を含んで成るとき、この二つのスイッチ素子の直列接続ノードに電源電圧を印加するための素子を設けた請求項１又は２項記載の電圧比較器。
- 信号を取り込むための第１入力端子と、上記第１入力端子から入力される信号と比較される信号を取り込むための第２入力端子と、信号を取り込むための第３入力端子と、上記第３入力端子から入力される信号と比較される信号を取り込むための第４入力端子と、入力信号の比較結果を出力可能な出力端子とを有し、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号との第１比較結果と、上記記第３入力端子から入力された信号と上記第４入力端子から入力された信号との第２比較結果とを比較してその比較結果を上記出力端子から出力可能な比較回路と、
制御信号の第１論理状態の期間では、上記第１入力端子から入力された信号と上記第２入力端子から入力された信号の差電圧、及び上記第３入力端子から入力された信号と上記第４入力端子から入力された信号の差電圧を差動増幅するアンプとして動作し、制御信号が第２論理状態の期間では上記差動増幅結果を上記外部端子に伝達するとともに、その論理状態を保持するラッチとして動作可能な比較回路と、
上記比較回路がラッチとして動作される期間に上記第１入力端子と上記第２入力端子とを短絡するための第１スイッチ回路と、
上記比較回路がラッチとして動作される期間に上記第３入力端子と上記第４入力端子とを短絡するための第２スイッチ回路とを含んで成る電圧比較器。 - 上記第２入力端子への信号伝達経路上であって上記第１スイッチ回路から上記第２入力端子に至る経路を除いた箇所に上記第１スイッチ回路と相補的に動作される第３スイッチ回路を設け、
上記第３入力端子への信号伝達経路上であって上記第２スイッチ回路から上記第３入力端子に至る経路を除いた箇所に上記第２スイッチ回路と相補的に動作される第４スイッチ回路を設けて成る請求項４記載の電圧比較器。 - 上記比較回路の出力端子が、相補レベルの信号を出力するための第１出力端子と第２出力端子を含むとき、上記電圧比較回路がアンプとして動作する期間前半に上記第１出力端子と第２出力端子とを短絡するための短絡用スイッチ回路を設けた請求項１乃至５のいずれか１項記載の電圧比較器。
- 請求項１乃至６のいずれか１項記載の電圧比較器と、
上記電圧比較回路の出力信号を保持するためのラッチ回路と、を含んで成るＡ／Ｄ変換器。
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