TWI430576B - 用於改良雙載子互補式金氧半導體(BiCMOS)中時脈驅動器之相位雜訊的系統 - Google Patents

用於改良雙載子互補式金氧半導體(BiCMOS)中時脈驅動器之相位雜訊的系統 Download PDF

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Description

用於改良雙載子互補式金氧半導體(BiCMOS)中時脈驅動器之相位雜訊的 系統
本發明係關於一種用於時脈驅動器之方法及系統，及使用該方法及系統之多個系統。更特定言之，本發明係關於一種用於BiCMOS時脈驅動器之方法及系統，及使用該方法及系統之多個系統。
現今之訊號處理系統經常要對具有寬動態範圍的高速訊號進行數位化及處理。數位化包括：將一訊號量化(quantize)成離散級，例如以n位元類比至數位轉換器(ADC)量化成2n 等級；及以離散時間間隔對一訊號進行取樣。某些高速輸入訊號之頻率係高於所使用的ADC之取樣率，如此造成所謂的「低取樣」，此時需要藉助精確的重複參考時間。否則，取樣操作的時間不確定性可能產生比量化程序時還大的誤差。此一熟知的問題記載於美國專利編號US7,345,528(發明名稱“Method and Apparatus for Improved Clock PreAmplifier with Low Jitter”，後稱「’528專利」)說明書之「先前技術」段落。
用於此一系統的理想的時脈訊號係一具有完美固定週期的重複波形。每一單一週期應具有與其它週期完全相同的期間。實際時脈訊號相對於每一週期期間之波動可特徵化為跳動(jitter)(在時間域中)或相位雜訊(在頻率域中)。在某些假設下，後者可被轉換成前者。一般會希望跳動或相位雜訊能儘可能的小。
為了達成低相位雜訊之目的，已進行各種不同嘗試。例如，可將低雜訊的雙載子接面電晶體(BJT,Bipolar Junction Transistor)電路製作成(例如)射極耦接邏輯形式(ECL,Emitter-Coupled Logic)，以達到足夠低的相位雜訊。BJT電路保留了訊號速度及低振幅的雜訊整體性。
雖然在MOSFET裝置本身存在較高雜訊，習知的CMOS邏輯電路亦可用來達成低相位雜訊目的，因為邏輯擺動會較大(軌對軌)而相位雜訊具有訊號對雜訊(Signal-to-Noise)特性。亦即，較大的雜訊可藉由使用較高的軌對軌訊號位準來克服。
僅當可獲得一軌對軌訊號擺動時，CMOS可同時保留速度及雜訊。然而，低相位雜訊訊號之各種訊號源幾乎無法傳送真實的軌對軌CMOS邏輯位準，不論訊號源係石英晶體振盪器、共振振盪器或透過一媒體傳送訊號之載體。因此，當欲將一低相位雜訊訊號由低位準(諸如ECL或一小正弦波形)轉譯成CMOS邏輯位準時會產生問題。
存在各種習知解決方案來克服將一低相位雜訊訊號由低位準轉譯成CMOS邏輯位準時所產生之問題。不幸的是，這些習知的解決手段一般會造成不良的相位雜訊、速度限制、或過度耗損電源三者中之一或多種問題。例如，美國專利編號US5,019,726(發明名稱“BiCMOS ECL-TO-CMOS Conversion Circuit”，後稱「’726專利」)揭示一種轉換電路，其於輸入端由差動ECL訊號及三個MOSFET閘所構成的電路負載來驅動。’726專利中之MOSFET閘之電容性負載不是會限制電路之操作速度，就是需要大量電源供應來驅動該等閘。依實現方式之不同，’726專利所建議的解決方案可能會提高雜訊位準。此外，上方BJT之基極節點於每一週期會有一大的電壓擺動通過。因此，當與必然存在的轉換率(slew rate)限制共同作用時，會產生時序不確定性。當用於對該基極節點之電容充電之電流(由上方PMOS或最下方NMOS決定)有雜訊時，相位雜訊會基於雜訊位準而成比例地降級。要產生一由一閒置狀態到達一交換點的電壓擺動所需之時間係與轉換率成反比。
美國專利編號US5,631,580(發明名稱「BiCMOS ECL-to-CMOS Level Converter」，後稱「’580專利」)揭示另一先前技術之解決方案，其中存在低位準訊號擺動，直到一軌對軌CMOS訊號產生為止。然而，所揭示之電路之效能仍然無法產生所要的相位雜訊表現，因為由PMOSFET(其閘極與汲極相連接)所造成的雜訊位準仍然太高。這限制了可用的電壓擺動，而因此使訊雜比降級。即便沒有此限制，當互補式輸出BJT關閉時，其基極被驅動遠至其射極、至電源軌。這表示存在一訊號擺動，其由一閒置狀態至交換點之擺動為數百毫伏特(在-55℃下高達900mV)。雖然’580專利相對於’726專利進行了改良，然而因為雜訊仍然太大，而由於電流雜訊及所發生的轉換率限制，進而導致相位雜訊之表現下降。
在美國專利編號US5,900,746中(發明名稱「Ultra Low Jitter Differential to Fullswing BiCMOS Comparator with equal rise/fall time and Complementary Outputs」，後稱「’746專利」)，藉由使用一虛擬反相器來將第一CMOS閘之輸入保持在靠近交換臨界點之一靜態位準，且動態驅動訊號係一來自BJT差動對之低位準訊號。因此，具有要轉換的重大電壓變化的第一節點為第一軌對軌CMOS訊號。然而，驅動第一MOSFET之閘極之訊號本質為電流驅動訊號。因此，邊緣之轉換率係由驅動電路中之靜態電流位準及從反相器之MOSFET閘極看進去之電容來決定。該等電容包括閘至源極電容、閘至主體(bulk)電容及閘至汲極電容。因此，閘至汲極電容會因熟知的米勒效應而被放大數倍，由於連接至汲極之相反薄板而提升了有效電容。亦即，反相器輸出具有一大的相反電壓擺動。
以這種電流源來驅動閘極可能產生可接受的速度，但由於出現在電流源上的雜訊，常使得雜訊表現不好。通常係以習知的參考帶隙類型產生晶載(on-chip)電流源，以提供幾乎不受供應電壓及溫度影響的電流，或與絕對溫度成正比的電流。雖然’746專利中所揭示的電路在某些情況下提供了某些所需特性，然而基於參考帶隙的電流源的動態範圍(其係定義為由電流雜訊位準區隔開的靜態電流位準)常會造成限制而無法達成最需要的相位雜訊表現。
美國專利編號US6,008,667(發明名稱「Emitter-Coupled Logic to CMOS Logic Converter and method of operation」，後稱「’667」專利)揭示了另一先前技術電路。在’667專利所描述的電路中，產生第一軌對軌CMOS訊號之NMOS及PMOS電晶體之閘極，係獨立地以一小電壓擺動來驅動，該電壓擺動係以每一個別MOSFET之臨限Vgs為中心進行擺動。如此可改善一特定位準之靜態電流汲極之速度，其由測量閘驅動訊號之傳送延遲及轉換率二者來獲得。反相器MOSFET之雜訊來源之一者為輸入參考電壓雜訊。因此，轉換率(每秒伏特)愈快，愈少電壓雜訊被轉換成相位雜訊。
然而，‘667專利所揭示的電路亦具有二缺點，此二缺點亦出現在其它先前技術電路中。第一缺點為，閘驅動訊號仍然係由該級之靜態電流所限制。反相器閘節點處之閘極與汲極相連接的MOSFET企圖降低阻抗，使該驅動器更類似一電壓源。因此這樣的MOSFET，作為被動元件，不會增加可用來驅動反相器閘極端之電流。第二缺點為，這些MOSFET的閘極與汲極相連接，本身會限制訊雜比，已如前述。
美國專利編號US7,345,528(後稱「’528專利」)所揭示之電路使用一共用節點來驅動第一反相器之閘極，該共用節點係保持在電源供應位準之適當中間位準(亦見’746專利所揭示之電路)。在’528專利中，驅動器電路包括互補式差動BJT對，以改善在一特定靜態電流位準下之訊雜比。’528專利所揭示之電路以訊號驅動具有高阻抗之反相器輸入，但藉由改變驅動該些節點的電流槽及電流源來改善訊雜比，且改善幅度達兩倍。此外，’528專利揭示一雙極箍位電路，其限制反相器輸入處之電壓擺動，其可改善相位雜訊表現，已如前述。
第1圖(先前技術)圖示另一先前技術電路，用以由一習知ECL邏輯閘(包括電晶體115及120)驅動一P-MOSFET對(150及155)之閘極端。當此電路係以積體電路製程製作並合理控制一NPN電晶體之Vbe位準及一PMOS電晶體(150及155)之臨界位準Vgs的情況下，可將此電路依據本領域所熟習之技術製作成在各種操作溫度下具有適當的電壓擺動設定，以執行正確功能。此電路之輸入為ECL邏輯訊號，而其輸出係用來產生CMOS邏輯訊號，下文將進一步說明之。
如第1圖所示之數位邏輯電路僅具有二個靜態，二靜態間之轉換(希望能夠)以快速動態方式進行。當輸入狀態改變時，二PMOS裝置中之一者(例如，150)被連接至其閘極之NPN射極隨耦器(例如，130)關閉。這通常發生相當快且伴隨小的雜訊，因為NPN射極隨耦器(例如，130)作用如一電壓源，其由於裝置之電流增益而隨著其基極端之訊號來增加將節點上拉所需的電流。然而，在另一半的電路中，其它的PMOS裝置(例如，155)將開啟，但這不會那麼快地發生，因為射極隨耦器(例如，135)會截止(掉至零射極電流)，除非射極隨耦器之靜態偏壓電流(145)係設定在非常高的位準。如前所述，從MOSFET之閘極看進去的電容包括閘至源極電容、閘至主體電容及閘至汲極電容，其中閘至汲極電容會因熟知的米勒效應而被乘上數倍。
在ECL邏輯閘能產生這樣的數倍的電容及快速轉換率下，需要大量的靜態電流來使NPN射極隨耦器(例如，135)在訊號之下降邊緣期間被主動偏壓。此大的偏壓位準將造成通常不希望造成的所有結果，包括增加供應電軌功率消耗及晶片上增加熱產生。亦會造成電路的雜訊增加，因為NPN基極電流雜訊會作用於上拉電阻R4(110)，其係比互導(gm)的倒數還要大得多。亦即，基極端之電壓雜訊位準並不是由一般的電壓雜訊項所決定，而是由電流雜訊與上拉電阻之值二者相乘來決定。
在一典型的靜態電流位準下，雜訊在一可接受程度下維持在用於關閉PMOS裝置之訊號邊緣上。然而，時基雜訊主要係由用於開啟PMOS裝置之訊號邊緣上的電流源的雜訊來決定。
第1圖之先前技術的另一方案為將電晶體Q5及Q6改變成N通道MOSFET。這些源極隨耦器與前述射極隨耦器作用相同，二者在功能上皆屬電壓隨耦器之一類。使用NMOS會引入與Vgs(on) 變化性相關的問題，特別是由於主體效應而使得Vgs(on) 會隨著主體電壓而變。然而使用射極隨耦器時主要的雜訊項─基極電流脈衝雜訊─會消失，這是由於MOSFET之閘極電流雜訊大小小數個等級所致。因此在使用NMOS型的電壓隨耦器的情況下，可能可增加來自I2及I3的電流，但不會產生像使用NPN型電壓隨耦器一樣大的雜訊負擔。
第2圖(先前技術)圖示先前技術解決手段200以產生習知CMOS邏輯訊號，以用於第1圖所示之電路。在電路200中，反平行CMOS反相器230及240係設置於PMOS電晶體210及220之汲極上以形成一鎖存器(latch)，其配合第1圖之電路100在二邏輯狀態間進行設定及重置。這適合實現於包括NPN BJT而非PNP BJT的CMOS製程中。然而，電路200將導致二輸出處的工作週期的輕微偏斜(skew)。PMOS裝置210及220中之一者一般關閉速度較其對應PMOS的開啟速度快，如前參照第1圖所述。就第2圖所示的電路200中的競爭觀點而言，這是想要的。然而，由於每一輸出的上升邊緣係由PMOS裝置主動拉起，而下降邊緣會落後大概一個反相器延遲時間，因此偏斜會發生在輸出端。如此一來，第2圖所示的二輸出的工作週期將會偏斜，因此相較於ECL輸出，在一週期內的高能狀態會比低能狀態稍微長些。
第3圖(先前技術)圖示第1圖之電路100的一全差動與互補式實現方式300。一互補式電路係為本領域技藝人士所熟知的，且其中以鏡像方式覆加一第二電路。所有BJT之極性皆從NPN翻轉為PNP，反之亦然；而所有MOSFET之極性皆從PMOS翻轉為NMOS，反之亦然。一般而言，在二供應軌間以中置點為準之鏡像關係下，訊號及偏壓電壓會有相等大小，但會具有相反極性。電路300可僅以包括NPN、PNP BJT及CMOS裝置之製程來實現。這樣的製程係製作互補式電路所需的，且常用於高速、低雜訊電路中。在第3圖中，輸入電晶體310及315係連接至二PNP電壓隨耦器360及375，該等PNP電壓隨耦器進一步驅動二N-MOSFET電晶體385及390之閘極端。此外，互補側包括二輸入電晶體320及325，其係連接至二NPN電壓隨耦器345及365，該等NPN電壓隨耦器驅動二P-MOSFET電晶體377及380之閘極端。
四個電壓隨耦器(345、365、360及375)驅動四個MOSFET(377、380、385及390)，以於輸出端產生第一CMOS軌對軌邏輯訊號。鎖存器電路不需要與第2圖所示之電路200類似。由於電路300僅僅是第1圖之互補版本，因此其在MOSFET閘之驅動方面具有相同特性與缺點。亦即，射極隨耦器作用為電壓源而閘會快速地驅動至關閉狀態。閘驅動至開啟狀態會有電流限制，因此速度會較慢驅動至開啟狀態且亦受較多雜訊干擾，除非靜態電流源大大增加。在該情況下，雜訊位準無論如何會因基極電流雜訊(其流經電阻而引起基極節點上之雜訊)而上升。
儘管第3圖之一替代方案可為將四個BJT電壓隨耦器裝置(345、365、360及375)改變成其對應極性的MOSFET，然而這樣可能導致DC位準相當容易改變，這是因為Vgs(on) 會隨主體電壓及額外雜訊(如1/f變化性)而改變。
因此，第3圖所示之電路需要一改良版本，使得不論使用何種特定電晶體組來實現電壓隨耦器，皆不會增加電壓隨耦器之偏壓電流位準。
本發明之一態樣提供一種用於一CMOS時脈驅動器的設備，包含：一第一輸入接收電路，用於接收小訊號邏輯輸入；一第一電壓隨耦器電路，其係耦接至該第一輸入接收電路，以用於產生一第一組電壓隨耦器輸出；及一第一輸出電路，其係耦接至該第一電壓隨耦器電路，以用於接收該第一組電壓隨耦器輸出作為輸入，並產生輸出訊號，其中該第一電壓隨耦器電路係耦接至一第一切換電路，及該第一切換電路係連接至該第一組電壓隨耦器輸出，且係配置用於降低該等輸出訊號之相位雜訊位準。
本發明之另一態樣提供一種用於一時脈驅動器的設備，包含：一輸入接收電路，用於接收小訊號邏輯輸入；一電壓隨耦器電路，其係耦接至該輸入接收電路，以用於產生複數個電壓隨耦器輸出；及一輸出電路，其係耦接至該電壓隨耦器電路，以用於接收該複數個電壓隨耦器輸出作為輸入，並產生輸出訊號，其中該電壓隨耦器電路係耦接至一切換電路，及該切換電路係連接至該複數個電壓隨耦器輸出，且係配置用於降低該等輸出訊號之相位雜訊位準。
本發明一般而言係關於時脈驅動器電路。更特定言之，本發明係關於可改善時脈驅動器之相位雜訊表現的BiCMOS時脈驅動器電路。
本發明揭示一種適合用作時脈驅動器之電路，相較於前述先前技術電路之每一者，其具有降低的相位雜訊。藉由主動地往上或往下驅動第一MOSFET閘，在雙數子(ECL)部分與CMOS部分間之介面處達成改良。在某些具體實施例中，由一BJT射極隨耦器驅動一方向，而藉由使用一MOSFET切換器推動儲存於虛擬MOSFET閘之電荷來驅動另一方向。可瞭解到，依據本案申請專利範圍所載之範疇內的其它具體實施例亦是可能的。
第4圖顯示一全差動與互補式電路400的示例性具體實施例，其由習知ECL邏輯閘來驅動一組MOSFET閘極端。與第3圖所示之電路300相比，電路400包括有額外的MOSFET於四個射極隨耦器427、430、440及443中每一者之輸出處。框470中包含新加入的MOSFET，即電晶體N5、N6、P3及P4(其為一組連接至射極隨耦器427及430之電晶體)及P5、P6、N3及N4(連接至射極隨耦器440及443)。
新加入的電晶體建構如下。電晶體N5係一NMOS裝置，其源極連接至一電流源I2，而其汲極連接至電晶體427(Q5)之射極。電晶體N6係一NMOS裝置，其源極連接至電流源I3，而其汲極連接至電晶體430(Q6)之射極。電晶體N5之閘極連接至電晶體N6之汲極，電晶體N6之閘極連接至電晶體N5之汲極。此為本發明之一重要特徵。如所揭示的，使用此一配置，電晶體N5及N6被建構作為切換器或所謂的切換器MOSFET。
本發明另一重要特徵係關於置放在電晶體N5及N6之每一者的源極處的電容。如第4圖所示，一標示為P3的裝置係一PMOS電晶體，其汲極及源極連接至正供電軌，其閘極連接至電晶體N5之源極。同樣地，對於電晶體N6，一標示為P4的裝置係一PMOS電晶體，其汲極及源極連接至正供電軌，其閘極連接至電晶體N6之源極。裝置P3及P4之所欲功能為其每一者當作一電容，即一電荷儲存器。第4圖所示之連接使虛擬裝置P3及P4如電容般運作。
至於第4圖所示電路的互補部分，電晶體P5係一PMOS裝置，其源極連接至一電流源I4而汲極連接至電晶體440(Q7)之射極。電晶體P6係一PMOS裝置，其源極連接至一電流源I5而汲極連接至電晶體443(Q8)之射極。同樣地，電晶體P5之閘極連接至電晶體P6之汲極，電晶體P6之閘極連接至電晶體P5之汲極。在此示例性實施例中，存在四個切換器MOSFET，分別標示為N5、N6、P5及P6。電晶體P5及P6結合當作切換器MOSFET，下文將進一步說明。對於電路400之互補部分也一樣，針對切換電路470中之電晶體P5及P6每一者，有一電容被配置於切換器MOSFET之每一者之源極處。如第4圖所示，裝置N3係一NMOS電晶體，其汲極及源極連接至負供電軌，而閘極連接至電晶體P5之源極。裝置N4係一NMOS電晶體，其汲極及源極連接至負供電軌，其閘極連接至電晶體P6之源極。電晶體N3及N4之每一者之角色為當作一電容，即電荷儲存器。使用第4圖所示之電路配置，N3及N4可達成如此的所欲功能。
如第4圖所示，電路400可適合操作成一邏輯轉譯器；然而，由於輸入端靜態且相等的電壓在輸出電晶體對(電晶體對445/455(N1/P1)及電晶體對450/460(N2/P2))中產生一射穿(shoot through)，因此在某些實施例中，在第4圖所示的輸入之前可配置鎖存器或遲滯級(未圖示)，以確保此等輸入不是處在ECL邏輯位準就是在邏輯位準間轉換。
在電晶體402及410(Q1及Q3)之基極的輸入電壓高於電晶體405及412(Q2及Q4)之基極的輸入電壓的靜態中時，來自電流源415(I1)之電流被引導流經電晶體410(Q1)而到達電阻420(R3)。來自電流源407(I0)之電流被引導流經電晶體405(Q4)而到達電阻437(R2)。由於沒有電流流經電阻425(R4)，PMOS P2之閘極電壓被NPN射極隨耦器430(Q6)朝正供電軌上拉，NMOS電晶體N5之閘極電壓亦同樣被上拉。來自電流源I2之電流因此流經電晶體N5，將PMOS電晶體445(P1)之閘極電壓下拉，直到NPN射極隨耦器427(Q5)導通為止。由於電流流經電阻420(R3)，Q5將不導通，直到電晶體445(P1)之閘至源極電壓基本上大於一臨限Vgs為止，且因此完全增進裝置P1之效能。
當電路仍處於處此靜態時，電晶體N6的閘極電壓係低於正供電軌一電壓值，該電壓值為I*R(電阻420(R3)之值)加上電晶體427(Q5)之Vbe值。維持此一狀態長達一段適當時間，電流源I3將P4(一電容連接裝置)的閘極電壓下拉至夠低，使得電晶體N6接著重新承載來自電流源I3之電流。然而，此並非對電路之操作要求，下文將進一步說明。
在電路400下半部的相應電路中，當沒有任何電流流經電阻435(R1)時，NMOS電晶體455(N1)的閘極電壓被PNP射極隨耦器電晶體440(Q7)朝負供電軌下拉，PMOS電晶體P6之閘極電壓亦被下拉。來自電流源I5之電流因此被推動流經電晶體P6，將NMOS電晶體460(N2)之閘極電壓上拉，直到PNP射極隨耦器443(Q8)導通為止。由於電流流經電阻437(R2)，Q8將不導通，直到電晶體460(N2)之閘至源極電壓基本上大於一臨限Vgs為止，且因此完全增進裝置N2之效能。
當電路仍處於處此靜態時，電晶體P5的閘極電壓係高於負供電軌組一電壓降，該電壓降測得為I*R(電阻437(R2)之值)加上電晶體443(Q8)之Vbe值。維持此一狀態長達一段適當時間，電流源I4將電晶體N3(一電容連接裝置)的閘極電壓上拉至夠高，使得電晶體P5重新承載來自電流源I4之電流。同樣地，此並非對電路之操作要求，下文將進一步說明。
電路400所達成的改良最佳地表現在邏輯狀態間之轉換。由於電路400係全差動式，以上有關在一靜態邏輯時所發生的種種的描述，對相反的靜態邏輯而言皆為顛倒。同樣地，以下描述的功能係針對從上述之狀態轉換至一相反狀態的情況。對一相反狀況進行描述，反應了與轉換至上述靜態相關聯的情形。
在一轉換時，當連接至電晶體410(Q1)及402(Q3)之基極的輸入電壓下降低於電晶體412(Q2)及405(Q4)之基極的輸入電壓時，電流源407(I0)及415(I1)之電流被導引至相應差動對之集極上的另一相對電阻。對四個BJT射極隨耦器(電晶體427、430、440及443)之基極輸入端起反應的電路功能，係與參照第3圖所示電路300描述的功能相同。
由於電晶體410(Q1)集極處之電流跌降，電阻420(R3)將電晶體427(Q5)之基極電壓上拉至正供電軌。由於電晶體427(Q5)係一射極隨耦器電晶體，因此其直接上拉電晶體445(P1)之閘極端，快速地將其關閉，如參照第3圖所述之情形。然而，電晶體427(Q5)亦上拉電路400中電晶體N6之閘極電壓。因為電晶體P4(電容連接裝置)被充電至比臨限Vgs大得多的一電壓，電晶體N6被開啟，其操作為一切換器將PMOS裝置P4及P2之閘極連接起來，以主動下拉輸出裝置450(P2)之閘極電壓。因為由輸入訊號(經由電晶體Q1-R3-Q5-N6)來主動地驅動，時間基雜訊與電流源I3之雜訊無關。
在差動電路400之相應部分電路中，來自電流源415(I1)之電流被電晶體412(Q2)拉動並流經電阻425(R4)，因此下拉射極隨耦器電晶體430(Q6)之基極電壓。如上述參照第3圖之說明，這樣無法確保電晶體450(P2)之閘極電壓被主動地拉低。然而，在電路400中，因為此處所述的N6切換器的操作，電晶體450(P2)之閘極電壓被快速拉低。由於電晶體450之閘極係處於一低電壓，電晶體N5被關閉，這是因為電容連接P3裝置使電晶體N5之源極端不會立即被電流源I2下拉。當電晶體P3之閘極被下拉至夠低時，電晶體N5接著開始傳導電流。發生此情況的確切時間點會因來自電流源I2的雜訊而變動(時間相關雜訊)。然而，這種來自電流源I2的雜訊不會影響輸出，因此訊號路徑之相位雜訊表現不會因電流源之雜訊而降級。
此外，對電路400之下半部分而言，由於來自電晶體405(Q4)之集極的電流跌降，導致電晶體437(R2)將電晶體443(Q8)之基極電壓下拉至負供電軌。電晶體443(Q8)亦為一射極隨耦器，其接著直接下拉電晶體460(N2)之閘極電壓。如此可快速關閉電晶體460，如此處參照第3圖所述之情況。然而，在電路400中，電晶體443(Q8)亦下拉P5之閘極電壓。因為相較於P5之閘極電壓，電容連接裝置N3被充電至比臨限Vgs高出許多的一電壓，電晶體P5被開啟，其操作為一切換器將NMOS裝置N3及N1之閘極端連接起來。依此方式，電路400主動上拉輸出裝置N1之閘極電壓。此外，因為N1之閘極係由輸入訊號(經由Q4-R2-Q8-P5)主動驅動，時間基雜訊與電流源I4之雜訊無關。
至於電路400下半部之其它部分的操作，電流源407(I0)之電流被電晶體402(Q3)重新導向並流經電阻435(R1)，因此上拉射極隨耦電晶體440(Q7)之基極電壓。如針對第3圖所示電路300之說明，這樣不能確保電晶體455(N1)之閘極電壓被主動地拉高。然而，在電路400中，由於此處所述的電晶體P5的相關切換器操作，電晶體455(N1)之閘極電壓被快速拉高。由於電晶體455之閘極電壓處於一較高電壓，電晶體P6被關閉，這是因為電容連接裝置N4使電晶體P6之源極端不會立即被電流源I5上拉。依此方式，僅當電晶體N4之閘極被拉得夠高時，電晶體P6重新傳導電流。發生此情況的確切時間點會因來自電流源I5的雜訊而變動。然而，此種雜訊不會影響輸出，因此訊號路徑之相位雜訊表現不會因電流源之雜訊而降級。
如此處所揭示之電路400之操作，所述之轉換具有被主動拉高的輸出裝置455(N1)及445(P1)二者的閘極電壓，及被被主動拉低的N1及P1之共用連接汲極，其皆具有最小的新增相位雜訊。此外，輸出裝置460(N2)及450(P2)二者之閘極電壓皆被主動拉低，且其共用連接汲極被主動地拉高，同時具有最小的新增相位雜訊。
在本發明某些實施例中，所用的電容係實現成電容連接MOSFET，如第4圖所示，可選擇MOSFET的極性類型以匹配由電容主動連接的裝置的類型。例如，裝置P3係一PMOS裝置，其可被選擇來匹配PMOS裝置P1。同樣地，裝置P4係一PMOS類型，其匹配PMOS裝置P2。如此可更容易地以尺寸設計來控制此二者間的電容比例，同時亦可較有效地追蹤由於溫度及晶圓處理所導致的變異。然而，其它配置亦係可能的。舉例而言，所用的電容亦可使用不同建構方式來製成，諸如一平行板電容或一具有相反極性的二極體連接MOSFET。
在本發明之某些實施例中，為了多種原因可選擇其電容值大於輸出裝置電容值的電容連接MOSFET。例如，一輸出裝置之閘至汲極電容值會因米勒效應而倍增，而電容連接裝置不會經歷如此的米勒效應。在另一例中，輸出MOSFET及電容連接MOSFET二者之閘極每一者可在一整個訊號週期期間以相同電壓變化擺動。因此，在該二者之電容值被製成相等的情況下，當該二電容之間的MOSFET切換器關閉時造成電荷重分配而導致該二電容值經歷電壓變化，該電壓變化係該擺動的一半。由於輸出裝置之臨限Vgs一般係類似的但並非確切在一中途點(half-way point)處，因此希望能驅動輸出裝置閘極端超過電荷重分配之範圍內的中途點。此可由一大型電容連接裝置實現。
一較大電容連接裝置可能存在一些相關問題。例如，發生在一非主動(inactive)轉換後的重新充電通常需要較長時間。相同充電時間所需的靜態電流可能增加。例如，若一電容連接裝置之電容值並未比輸出裝置之電容值大50%以上或大100%，則相較於第3圖所示電路為了得到相同轉換速度且仍保有改善相雜訊所需的電流，所汲取的額外電流係小的。
電路400的另一相關特徵說明如下。電阻上的電壓擺動，加上射極隨耦器的Vbe值，再加上切換器MOSFET的Vgs值，所得值接近一等於或超過總供應電壓的電壓值。例如，當電路400可操作在一5V電壓供應上時，其亦適合以一3.3V供應電壓操作。在工業標準10%的容差下，所供應的電壓可低達3V。在電阻處具有800mVp-p擺動及射極隨耦器具有800mV的Vbe情況下，可消耗超過一半的供應電壓。
切換器MOSFET可以源極遠離電軌(主體一般常聯結至該電軌)的方式操作。如此會增加臨限電壓Vgs，除非主體可浮接(float)並聯結至源極端。在某些實例中，這不是一定可行的，而在某些情況下，這可能是不想要發生的情形。在BJT Vbe為900mV及MOSFET Vgs可能為1.2V時所處溫度的最糟情況下，從電軌起算的總電壓橫跨2.9V，僅為電流源I2-I5留下100mV的餘裕(headroom)。在存在接地彈跳(bounce)或其它動態擺動的情況下，此寬限可能完全消逝。
上述問題即使存在，就電路400而言並非致命的，原因如下。一電流源當符合餘裕(compliance headroom)不足時會良性跌降(例如，以MOSFET輸出裝置實現的電流源)，在電路400中一般可接受這種電流源。雖然電容連接MOSFET可停止充電，然而在停止充電那一刻，此一電容連接MOSFET可能已具有大部分的所需電壓變化，因此已儲存了大部分所需電荷。在此情況下，不需要使切換器MOSFET導通電流。這可消除射極隨耦器在其汲極上之偏壓，這是由於在轉換時射極隨耦器對輸出MOSFET之Cgs放電，且可具有足夠的偏壓電流量以將電荷拉出。
在轉換完成後，Q5-Q8的射極可只是保持閒置而不會有負面副作用。若在一節點處有漏電流，電壓可能漂移，導致異常行為或限制操作的最低頻率。若在一特定應用無法接受這情形，可加入一小型電流源以解決此問題。此一加入的電流源可設置成電流源I2-I5之值的十分之一或少於電流源I2-I5之值，以能夠獨立提供最小偏壓位準給每一射極隨耦器。因為相較於I2-I5的連接，Q5-Q8的射極係在切換器MOSFET的另一側，通常具有大量餘裕給此類小型額外電流源。
在第4圖所示的示例性實施例中，電容連接MOSFET係連接至用於個別半電路中的供應電壓。應瞭解到，此配置並非必要，本發明可實現為將此類電容連接至任何靜態或準靜態節點。如本領域所熟知的，CMOS電路系統在轉換期間從電壓供應軌引起大的電流尖波，因此可在電源供應上造成相當大的電壓「彈跳」。電路系統400之示例配置某種程度上對此情況免疫。
納入切換器MOSFET N5、N6、P5及P6，可因此藉由全力加速MOSFET N1、N2、P1及P2之開啟速度，來改善電路400之效能，使其比電路300之效能更佳。一般而言，他們不負責關閉MOSFET N1、N2、P1及P2，而電路400中的射極隨耦器Q5、Q6、Q7及Q8使其關閉快速。切換器MOSFET會在關鍵轉換(即，其中一特定切換器MOSFET正開啟其相關聯的MOSFET N1、N2、P1或P2的轉換)中適當時間造成來自相應電容連接MOSFET的電流激增。切換器MOSFET在其它轉換期間並非關鍵。切換器MOSFET N5及P6在開啟裝置P1及N2的轉換期間係關鍵的。切換器MOSFET N6及P5在開啟裝置P2及N1的轉換期間係關鍵的。
需注意到，切換器MOSFET電晶體N5、N6、P5及P6的設計標準可與電路400中所示的其它MOSFET大大不同。每一切換器MOSFET在關鍵轉換時被驅動作為一切換器，並在其它轉換時關閉，僅在其間的閒置時間期間具有主動線性操作。在這些情況中，任何位置的此一切換器MOSFET的雜訊並非與輸出MOSFET或BJT電晶體的雜訊幾乎一樣重要。因此，當輸出裝置(例如，P1、P2、N1及N2)需要設計成具有最小可能雜訊時，可基於諸如切換速度或通道電阻的其它標準來最佳化切換器MOSFET。
為了完全利用本發明之優點，第4圖所示之電路400可以可儘可能快速地轉換的輸入來驅動。如前所述，當因其它原因而可適用此特性時，具有鎖存器或遲滯作用的一前級可能足以確保轉換可快速發生。
相較於第3圖所示的習知電路300，第4圖所示的電路400在實體實現上亦係有利的。一般由用於高速電路設計的輸出電容所控制的第3圖中電流源I2-I5(350、367、352及370)之輸出阻抗，直接影響電路300之相位雜訊表現。這是因為第3圖中的此等電流源降低輸出閘驅動節點的偏斜率(skew rate)。然而，依據本發明，如第4圖所示的四個電流源I2-I5具有一電容與其連接，且該電容為此處所述之改良的一部分。採用此種電路配置，電流源之輸出電容就不那麼重要，而第4圖中電流源I2-I5的輸出電容可實際幫助改善相位雜訊表現。
在第4圖所示的示例性實現中，類似電路元件之值一般可製成相同或相近。例如，R3=R4=R1=R2，I0=I1，且I2=I3=I4=I5。此外，為了差動對稱性，I2=I3，I4=I5，R3=R4，且R1=R2。然而，應瞭解到，在示例性實施例中不需要其它的一致性或相似性。例如，在NPN速度比PNP速度快得多的程序中，相對於下半部電路(435及437)，針對上半部電路(420及425)偏斜電流源I2-I5及電阻之間的關係係有利的。進行此一偏斜的另一原因可為─存在NMOS對PMOS臨限Vgs的極度不平衡狀態，在此情況下所欲乘積I1×R3可相對於乘積I0×R1而偏斜。此設計變化全部係在本發明範疇內。可基於NMOS與PMOS雜訊表現的差異來建立對輸出MOSFET裝置通道長度及寬度的較佳偏斜。也就是說，NMOS及PMOS裝置N1、N2及P1、P2需要不同的幾何尺寸(長度、寬度)，使得該二對裝置之雜訊位準係可比較的。
第5圖顯示依本發明之一實施例的一全差動與互補式電路的實施範例，其用於由習知ECL邏輯驅動一組MOSFET閘極端以產生標準LVDS邏輯訊號。此電路產生具有第4圖的相位雜訊改良的低電壓差動訊號(Low Voltage Differential Signaling,LVDS)輸出。
LVDS係由TIA/EIA-644-A標準定義，且一般會需要比第5圖所示電路更多的電路，例如主動控制至少一3.5mA電流源以確保輸出偏移電壓(定義於標準中)符合規格4.1.2。用於執行此功能的電路系統及其它符合規定所必需的物，可屬於習知結構而仍能實現第5圖的相位雜訊改善。
藉由引導3.5mA電流源通過N9及N12操控N通道MOSFET或通過N10及N11操控N通道MOSFET，來產生LVDS訊號。當在LVDS接收器處結合100歐姆差動終端時，可依此方式產生一為350mV的差動電壓。為了開啟NMOS裝置N9及N12，其閘極節點(其與P1及N7之汲極聯結)必需被拉高。為了開啟NMOS裝置N10及N11，其閘極節點(其與P2及N8之汲極聯結)必需被拉高。
第5圖之操作與第4圖上四個標示為N1、N2、P1及P2的MOSFET之操作相同。第4圖中電路可用於驅動操控MOSFET N5-N8，以產生LVDS訊號。然而，在轉換期間，當只有裝置N11及N12開啟而N9及N10未開啟時，存在一短暫瞬時。當只有N11及N12開啟時，低3.5mA電流槽可以動態方式下拉輸出線，可能導致難以符合LVDS標準之規格4.1.5─動態輸出訊號平衡。
分別將N7及N8 NMOS裝置加入至N1及N2之汲極中，改變當產生LVDS訊號時的動態行為。明確地說，在P1之汲極由低位準升至高位準而因此P2的汲極由高位準降至低位準的轉換中，一旦電壓隨耦器Q5及切換器MOSFET N5拉低P1之閘極，則P1之汲極會上升。然而，與第4圖不同的是，一旦電壓隨耦器Q8及切換器MOSFET P6拉高N2之閘極，則P2之汲極會被拉低。此外，P1之汲極電壓必需升高以足以開啟交叉耦合裝置N8。此時，N2之汲極能夠拉低P2之汲極。
藉由提供具有在下降邊緣(而非在上升邊緣)延遲的閘極驅動訊號的操控NMOS裝置N9-N12，動態輸出訊號平衡被改善。當P1之汲極的上升速度比P2之汲極的下降速度快時，N9及N10關閉的時間長度會大大縮短或基本上為零。
第6圖顯示依本發明之一實施例的一全差動與互補式電路的另一不同實施例，其用於由習知ECL邏輯驅動一組MOSFET閘極端以產生標準LVDS邏輯訊號。在電路600中，用於從N1、N2、P1及P2提供的CMOS驅動轉換至一LVDS輸出的輸出部分，係由第5圖所示的其之鏡像替代。
第6圖中之操控MOSFET現為PMOS裝置P9至P12，動態輸出訊號平衡可惡化到裝置P11及P12會關閉而裝置P9或P10會開啟的程度。第6圖採用與第5圖之電路500所達目的相同的功能方法來降低此惡化情形發生，其係藉由改變閘驅動訊號之邊緣之時間來達成。在此例中，如同N1及N2之汲極，交叉耦合裝置P7及P8延遲訊號之上升邊緣而非下降邊緣。
在某些情況下，第6圖所示的電路600可能會遭遇到一些問題。例如，在TIA/EIA-644-A標準下的低位準輸出可能比接地點還小1V，而不足以完全增進操控裝置P11及P12之效能。一般而言，可能需要浮接井(well)以避免主體效應(bulk effect)。然而，相較於驅動第5圖中之操控裝置N9及N10，一被供給1.8V電源供應的裝置可更輕易解決此問題。
存在多種實現方式來實施本發明。例如，可將第4-6圖中包含P1及P2驅動電路的上半部電路與第2圖之輸出連接結合使用，以產生可提供與第1圖之電路相比具有改良的相位雜訊位準的一電路。雖然輸入差動電晶體對402、410、405及412(Q1及Q4)顯示為BJT，然而其亦可應用MOSFET來實現。為了節省電源，第4-6圖所示的I2-I5電流源可依據電路之操作頻率而動態地改變。或者，可使用一非線性電流源，一旦電容連接MOSFET被充分充電時，其可降至一較低閒置值。
亦可將電壓隨耦器從BJT射極隨耦器改變成MOSFET或甚至JFET源極隨耦器。PNP/P-FET對NPN/N-FET的極性不變，且接至電路的電壓隨耦器連接亦不變。如本領域所熟知的，由於Vbe及Vgs(on) 位準不同，需要對偏壓位準進行某些小的改變。要進行此一替換，電壓隨耦器輸入端由一BJT基極改變成一FET閘極，輸出端由一BJT射極改變成一FET源極，而電源供應端由一BJT集極改變成一FET汲極。
所例示的實現方式具有相容於ECL(emitter-coupled logic，射極耦接邏輯)的輸入。近年來，CML(current-mode logci，電流模式邏輯)激增。本領域之技藝人士同意，可採用省略輸入處的差動對並將差動電流饋送給電阻R1至R4的替代方案。當然，藉由在必要時使用適當的位準轉換及阻抗改變，來調適輸入接收電路以接受任何小訊號邏輯輸入訊號，這種作法應為可能的。
第4-6圖包括本領域技藝人士所熟知的電流源，其可使用BJT或MOSFET來實現，在某些例子中甚至可僅使用電阻來實現。
本發明已參照某些特定示例性實施例進行說明，其中之用語僅作為一般敘述性用語，不應視為限制性用語。在所附申請專利範圍之範疇內，可對本發明進行修改而不會悖離本發明各方面之範疇或精神。雖然已參照特定結構、動作及材料來描述本發明，不應將本發明限制於所揭示的特定特徵，而可以多種形式來實作，其中某些實作方式可能與此處所揭露之實施例相當不同，且本發明之範疇延伸至所有均等結果、動作及材料，如同包含於所附申請專利範圍之範疇內。
100．．．電路
105．．．電阻
110．．．電阻
115．．．電晶體
120．．．電晶體
125．．．偏壓電流
130．．．射極隨耦器
135．．．射極隨耦器
140．．．偏壓電流
145．．．偏壓電流
150．．．PMOS
155．．．PMOSFET
200．．．電路
210．．．PMOSFET
220．．．PMOSFET
230．．．CMOS反相器
240．．．CMOS反相器
300．．．電路
305．．．偏壓電流
310．．．輸入電晶體
315．．．輸入電晶體
320．．．輸入電晶體
325．．．輸入電晶體
330．．．偏壓電流
335．．．電阻
340．．．電阻
345．．．電壓隨耦器
350．．．電流源
352．．．電流源
355．．．電阻
357．．．電阻
360．．．電壓隨耦器
365．．．電壓隨耦器
367．．．電流源
370．．．電流源
375．．．電壓隨耦器
377．．．PMOSFET
380．．．PMOSFET
385．．．NMOSFET
390．．．NMOSFET
400．．．全差動與互補式電路
402．．．電晶體
405．．．電晶體
407．．．電流源
410．．．電晶體
412．．．電晶體
415．．．電流源
420．．．電阻
425．．．電阻
427．．．射極隨耦器
430．．．射極隨耦器
435．．．電阻
437．．．電阻
440．．．射極隨耦器
443．．．射極隨耦器
445．．．PMOSFET
450．．．PMOSFET
455．．．NMOSFET
460．．．NMOSFET
470．．．切換電路
500．．．電路
502．．．電晶體
505．．．電晶體
507．．．電流源
510．．．電晶體
512．．．電晶體
515．．．電流源
520．．．電阻
525．．．電阻
527．．．射極隨耦器
530．．．射極隨耦器
535．．．電阻
537．．．電阻
540．．．射極隨耦器
543．．．射極隨耦器
545．．．PMOSFET
550．．．PMOSFET
555．．．NMOSFET
560．．．NMOSFET
570．．．切換電路
600．．．電路
602．．．電晶體
605．．．電晶體
607．．．電流源
610．．．電晶體
612．．．電晶體
615．．．電流源
620．．．電阻
625．．．電阻
627．．．射極隨耦器
630．．．射極隨耦器
635．．．電阻
637．．．電阻
640．．．射極隨耦器
643．．．射極隨耦器
645．．．PMOSFET
650．．．PMOSFET
655．．．NMOSFET
660．．．NMOSFET
670．．．切換電路
此處主張及(或)描述之本發明已如前述以範例實施例進一步說明，並參照圖示詳細描述這些範例實施例，這些實施例並非限制性的範例實施例。在數個所有圖示中，類似元件符號代表類似結構。
第1圖(先前技術)圖示用於由習知ECL邏輯驅動一PMOS閘對的一電路；
第2圖(先前技術)顯示用以產生習知CMOS邏輯訊號之先前技術手段；
第3圖(先前技術)顯示一電路之全差動與互補實現，該電路用以由ECL邏輯驅動一組MOSFET閘極端以產生習知CMOS邏輯訊號；
第4圖顯示依據本發明之具體實施例之一全差動與互補式電路之示例性具體實施例，該電路用以由習知ECL邏輯驅動一組MOSFET閘極端以產生習知CMOS邏輯訊號；
第5圖顯示依據本發明之具體實施例之一全差動與互補式電路之示例性具體實施例，該電路用以由習知ECL邏輯驅動一組MOSFET閘極端以產生標準LVDS邏輯訊號；及
第6圖顯示依據本發明之具體實施例之一全差動與互補式電路之另一替代具體實施例，該電路用以由習知ECL邏輯驅動一組MOSFET閘極端以產生標準LVDS邏輯訊號。
400．．．全差動與互補式電路
402．．．電晶體
405．．．電晶體
407．．．電流源
410．．．電晶體
412．．．電晶體
415．．．電流源
420．．．電阻
425．．．電阻
427．．．射極隨耦器
430．．．射極隨耦器
435．．．電阻
437．．．電阻
440．．．射極隨耦器
443．．．射極隨耦器
445．．．PMOSFET
450．．．PMOSFET
455．．．NMOSFET
460．．．NMOSFET
470．．．切換電路

Claims (44)

  1. 一種用於一CMOS時脈驅動器的設備，包含：一第一輸入接收電路，用於接收小訊號邏輯輸入；一第一電壓隨耦器電路，該第一電壓隨耦器電路係耦接至該第一輸入接收電路，以用於產生一第一組電壓隨耦器輸出；一第一輸出電路，該第一輸出電路係耦接至該第一電壓隨耦器電路，以用於接收該第一組電壓隨耦器輸出作為輸入，並產生輸出訊號；一第一切換電路，該第一電壓隨耦器電路係耦接至該第一切換電路；及第一電容及第二電容，該第一電容及該第二電容包含電荷儲存器；其中該第一切換電路係耦接至該第一組電壓隨耦器輸出且耦接至該第一電容及該第二電容，且係配置用於降低該等輸出訊號之相位雜訊位準。
  2. 如申請專利範圍第1項所述之設備，其中該等輸出訊號相應於互補式金氧半導體(CMOS)輸出訊號。
  3. 如申請專利範圍第1項所述之設備，其中該第一切換電路包含：一第一子電路，該第一子電路係耦接至該第一組電壓隨 耦器輸出之一第一輸出，且該第一子電路係耦接至一第一電流源；及一第二子電路，該第二子電路係耦接至該第一組電壓隨耦器輸出之一第二輸出，且該第二子電路係耦接至一第二電流源；其中該第一及第二子電路係相互耦接。
  4. 如申請專利範圍第3項所述之設備，其中該第一子電路包含：一第一P通道金氧半導體(PMOS)電晶體，該第一P通道金氧半導體(PMOS)電晶體之汲極係耦接至該第一組電壓隨耦器輸出之該第一輸出，而該第一P通道金氧半導體(PMOS)電晶體之源極係耦接至該第一電流源及該第一電容。
  5. 如申請專利範圍第4項所述之設備，其中該第二子電路包含：一第二PMOS電晶體，該第二PMOS電晶體之汲極係耦接至該第一組電壓隨耦器輸出之該第二輸出，而該第二PMOS電晶體之源極係耦接至一第二電流源及該第二電容，其中該第一PMOS電晶體之閘極係連接至該第二PMOS電晶體之汲極，而該第二PMOS電晶體之閘極係連接至該第一PMOS電晶體之汲極。
  6. 如申請專利範圍第5項所述之設備，其中：該第一電容相應於一第一N通道金氧半導體(NMOS)電晶體，該第一N通道金氧半導體(NMOS)電晶體之閘極係連接至該第一PMOS電晶體之源極，而該第一N通道金氧半導體(NMOS)電晶體之源極端及汲極端係相互連接；及該第二電容相應於一第二NMOS電晶體，該第二NMOS電晶體之閘極係連接至該第二PMOS電晶體之源極，而該第二NMOS電晶體之源極端及汲極端係相互連接。
  7. 如申請專利範圍第5項所述之設備，其中該第一電容及該第二電容之個別第二端皆聯結至一負供電軌。
  8. 如申請專利範圍第5項所述之設備，其中該第二電壓隨耦器電路包含：一第二電壓隨耦器子電路，該第二電壓隨耦器子電路之輸入係連接至該第二PNP電晶體之集極及一第二電阻，該第二電壓隨耦器子電路之輸出係連接至該第一切換電路中該第二PMOS電晶體之汲極，而該第二電壓隨耦器子電路之供應電源係連接至一負供電軌，其中該第一電阻及該第二電阻係連接至一負供電軌。
  9. 如申請專利範圍第4項所述之設備，其中該第一輸入接收電路包含： 一第一PNP電晶體，該第一PNP電晶體之基極係連接至該等小訊號邏輯輸入之一第一輸入，而該第一PNP電晶體之射極係連接至一第三電流源；及一第二PNP電晶體，該第二PNP電晶體之基極係連接至該等小訊號邏輯輸入之一第二輸入，而該第二PNP電晶體之射極係連接至該第三電流源；以及其中該第一電壓隨耦器電路包含：一第一電壓隨耦器子電路，該第一電壓隨耦器子電路之輸入係連接至該第一PNP電晶體之集極及一第一電阻，該第一電壓隨耦器子電路之輸出係連接至該第一切換電路中該第一PMOS電晶體之汲極，而該第一電壓隨耦器子電路之供應電源係連接至一負供電軌。
  10. 如申請專利範圍第9項所述之設備，其中該第一輸出電路包含：一第三NMOS電晶體，該第三NMOS電晶體之閘極係連接至該第一電壓隨耦器子電路之輸出，該第三NMOS電晶體之源極係連接至一負供電軌，而該第三NMOS電晶體之汲極係連接以接收該等輸出訊號之一第一輸出訊號；及一第四NMOS電晶體，該第四NMOS電晶體之閘極係連接至該第二電壓隨耦器子電路之輸出，該第四NMOS電晶體之源極係連接至一負供電軌，而該第四NMOS電晶體之汲極係連接以接收該等輸出訊號之一第二輸出訊號。
  11. 如申請專利範圍第1項所述之設備，其中該等小訊號邏輯輸入係射極耦接邏輯(ECL)輸入。
  12. 如申請專利範圍第1項所述之設備，其中該第一輸入接收電路包含：一第一PNP電晶體，該第一PNP電晶體之基極係連接至該等小訊號邏輯輸入之一第一輸入，而該第一PNP電晶體之射極係連接至一第三電流源；及一第二PNP電晶體，該第二PNP電晶體之基極係連接至該等小訊號邏輯輸入之一第二輸入，而該第二PNP電晶體之射極係連接至該第三電流源。
  13. 如申請專利範圍第12項所述之設備，其中該第三電流源的一實現方式包括以下至少一者：一雙載子接面電晶體(BJT)；一金氧半導體場效電晶體(MOSFET)；一電阻；及上述之任意結合。
  14. 如申請專利範圍第1項所述之設備，更包含一互補式電路，包含：一第二輸入接收電路，用於接收該等小訊號邏輯輸入；一第二電壓隨耦器電路，該第二電壓隨耦器電路係耦接至該第二輸入接收電路，以用於產生一第二組電壓隨耦器 輸出；一第二輸出電路，該第二輸出電路係耦接至該第二電壓隨耦器電路，以用於接收該第二組電壓隨耦器輸出作為輸入，並產生該等輸出訊號；及一第二切換電路，該第二切換電路係連接至該第二組電壓隨耦器輸出，且係配置用於降低該等輸出訊號之相位雜訊位準。
  15. 如申請專利範圍第14項所述之設備，其中該第二切換電路包含：一第三子電路，該第三子電路係連接至該第二組電壓隨耦器輸出之一第一輸出，且係耦接至一第四電流源；及一第四子電路，該第四子電路係連接至該第二組電壓隨耦器輸出之一第二輸出，且係耦接至一第五電流源，其中該第三子電路及該第四子電路係相互耦接。
  16. 如申請專利範圍第15項所述之設備，其中該第三子電路包含：一第五NMOS電晶體，該第五NMOS電晶體之汲極係耦接至該第二組電壓隨耦器輸出之第一輸出，該第五NMOS電晶體之源極係耦接至該第四電流源及一第三電容。
  17. 如申請專利範圍第16項所述之設備，其中該第四子電路包含： 一第六NMOS電晶體，該第六NMOS電晶體之汲極係耦接至該第二組電壓隨耦器輸出之該第二輸出，該第六NMOS電晶體之源極係耦接至一第五電流源及一第四電容，其中該第五NMOS電晶體之閘極係連接至該第六NMOS電晶體之汲極，該第六NMOS電晶體之閘極係連接至該第五NMOS電晶體之汲極。
  18. 如申請專利範圍第17項所述之設備，其中：該第三電容相應於一第三PMOS電晶體，該第三PMOS電晶體之閘極係連接至該第五NMOS電晶體之源極，而該第三PMOS電晶體之源極端及汲極端係相互連接；及該第四電容相應於一第四PMOS電晶體，該第四PMOS電晶體之閘極係連接至該第六NMOS電晶體之源極，而該第四PMOS電晶體之源極端及汲極端係相互連接。
  19. 如申請專利範圍第17項所述之設備，其中該第三電容及該第四電容之個別第二端皆聯結至一正供電軌。
  20. 如申請專利範圍第14項所述之設備，其中該第二輸入接收電路包含：一第一NPN電晶體，該第一NPN電晶體之基極係連接至該等小訊號邏輯輸入之一第一邏輯輸入，而該第一NPN電晶體之射極係連接至一第六電流源；及 一第二NPN電晶體，該第二NPN電晶體之基極係連接至該等小訊號邏輯輸入之一第二邏輯輸入，而該第二NPN電晶體之射極係連接至該第六電流源。
  21. 如申請專利範圍第20項所述之設備，其中該第二電壓隨耦器電路包含：一第三電壓隨耦器子電路，該第三電壓隨耦器子電路之輸入係連接至該第一NPN電晶體之集極及一第三電阻，該第三電壓隨耦器子電路之輸出係連接至該第二切換電路之該第三子電路中該第五NMOS電晶體之汲極，而該第三電壓隨耦器子電路之供應電源係連接至一正供電軌；一第四電壓隨耦器子電路，該第四電壓隨耦器子電路之輸入係連接至該第二NPN電晶體之集極及一第四電阻，該第四電壓隨耦器子電路之輸出係連接至該第二切換電路之該第四子電路中該第六NMOS電晶體之汲極，而該第四電壓隨耦器子電路之供應電源係連接至一正供電軌，其中該第三電阻及該第四電阻係連接至一正供電軌。
  22. 如申請專利範圍第21項所述之設備，其中該第二輸出電路包含：一第五PMOS電晶體，該第五PMOS電晶體之閘極係連接至該第三電壓隨耦器子電路之輸出，該第五PMOS電晶體之源極係連接至一正供電軌，而該第五PMOS電晶體之汲極係連接至該等輸出訊號之一第一輸出訊號；及 一第六PMOS電晶體，該第六PMOS電晶體之閘極係連接至該第四電壓隨耦器子電路之輸出，該第六PMOS電晶體之源極係連接至一正供電軌，而該第六PMOS電晶體之汲極係連接至該等輸出訊號之一第二輸出訊號。
  23. 如申請專利範圍第14項所述之設備，更包含一低電壓差動訊號(LVDS)輸出電路，該低電壓差動訊號(LVDS)輸出電路係耦接至該第一輸出電路及該第二輸出電路以產生LVDS輸出訊號。
  24. 如申請專利範圍第23項所述之設備，其中該LVDS輸出電路包含：一第五子電路，該第五子電路係耦接至該第一輸出電路及該第二輸出電路之該等輸出訊號；及一第六子電路，該第六子電路係耦接至該第一輸出電路之該等輸出訊號，且該第五子電路係配置成：基於該第一輸出電路之該等輸出訊號而產生LVDS輸出訊號。
  25. 如申請專利範圍第24項所述之設備，其中該第五子電路包含：一第七PMOS電晶體，該第七PMOS電晶體之汲極係連接至來自該第一輸出電路之該等輸出訊號之一第一輸出訊號，而該第七PMOS電晶體之源極係連接至來自該第二輸出電路之該等輸出訊號之一第一輸出訊號；及 一第八PMOS電晶體，該第八PMOS電晶體之汲極係連接至來自該第一輸出電路之該等輸出訊號之一第二輸出訊號，而該第八PMOS電晶體之源極係連接至來自該第二輸出電路之該等輸出訊號之一第二輸出訊號，其中該第七PMOS電晶體之一閘極係連接至該第八PMOS電晶體之汲極，及該第八PMOS電晶體之一閘極係連接至該第七PMOS電晶體之汲極。
  26. 如申請專利範圍第25項所述之設備，其中該第六子電路包含：一第九PMOS電晶體，該第九PMOS電晶體之閘極係連接至來自該第一輸出電路之該等輸出訊號之一第一輸出訊號，該第九PMOS電晶體之源極係連接至一第七電流源，而該第九PMOS電晶體之汲極係連接至該等LVDS輸出訊號之一第一輸出訊號；一第十PMOS電晶體，該第十PMOS電晶體之閘極係連接至來自該第一輸出電路之該等輸出訊號之一第二輸出訊號，該第十PMOS電晶體之源極係連接至該第七電流源，而該第十PMOS電晶體之汲極係連接至該等LVDS輸出訊號之一第二輸出訊號；一第十一PMOS電晶體，該第十一PMOS電晶體之閘極係連接至來自該第一輸出電路之該等輸出訊號之該第二輸出訊號，該第十一PMOS電晶體之汲極係連接至一第八電 流源，而該第十一PMOS電晶體之源極係連接至該等LVDS輸出訊號之該第一輸出訊號；及一第十二PMOS電晶體，該第十二PMOS電晶體之閘極係連接至來自該第一輸出電路之該等輸出訊號之該第一輸出訊號，該第十二PMOS電晶體之汲極係連接至該第八電流源，而該第十二PMOS電晶體之源極係連接至該等LVDS輸出訊號之該第二輸出訊號。
  27. 如申請專利範圍第23項所述之設備，其中該LVDS輸出電路包含：一第五子電路，該第五子電路係耦接至該第一輸出電路及該第二輸出電路之該等輸出訊號；及一第六子電路，該第六子電路係耦接至該第二輸出電路之該等輸出訊號，且該第五子電路係配置成：基於該第二輸出電路之該等輸出訊號而產生LVDS輸出訊號。
  28. 如申請專利範圍第27項所述之設備，其中該第五子電路包含：一第七NMOS電晶體，該第七NMOS電晶體之汲極係連接至來自該第二輸出電路之該等輸出訊號之一第一輸出訊號，而該第七NMOS電晶體之源極係連接至來自該第一輸出電路之該等輸出訊號之一第一輸出訊號；及一第八NMOS電晶體，該第八NMOS電晶體之汲極係連接至來自該第二輸出電路之該等輸出訊號之一第二輸出訊 號，而該第八NMOS電晶體之源極係連接至來自該第一輸出電路之該等輸出訊號之一第二輸出訊號，其中該第七NMOS電晶體之一閘極係連接至該第八PMOS電晶體之汲極，及該第八NMOS電晶體之一閘極係連接至該第七NMOS電晶體之汲極。
  29. 如申請專利範圍第28項所述之設備，其中該第六子電路包含：一第九NMOS電晶體，該第九NMOS電晶體之閘極係連接至來自該第二輸出電路之該等輸出訊號之一第一輸出訊號，該第九NMOS電晶體之汲極係連接至一第七電流源，而該第九NMOS電晶體之源極係連接至該等LVDS輸出訊號之一第一輸出訊號；一第十NMOS電晶體，該第十NMOS電晶體之閘極係連接至來自該第二輸出電路之該等輸出訊號之一第二輸出訊號，該第十NMOS電晶體之汲極係連接至該第七電流源，而該第十NMOS電晶體之源極係連接至該等LVDS輸出訊號之一第二輸出訊號；一第十一NMOS電晶體，該第十一NMOS電晶體之閘極係連接至來自該第二輸出電路之該等輸出訊號之該第二輸出訊號，該第十一NMOS電晶體之源極係連接至一第八電流源，而該第十一NMOS電晶體之汲極係連接至該等LVDS輸出訊號之該第一輸出訊號；及 一第十二NMOS電晶體，該第十二NMOS電晶體之閘極係連接至來自該第二輸出電路之該等輸出訊號之該第一輸出訊號，該第十二NMOS電晶體之源極係連接至該第八電流源，而該第十二NMOS電晶體之汲極係連接至該等LVDS輸出訊號之該第二輸出訊號。
  30. 一種用於一時脈驅動器的設備，包含：一輸入接收電路，用於接收小訊號邏輯輸入；一電壓隨耦器電路，該電壓隨耦器電路係耦接至該輸入接收電路，以用於產生複數個電壓隨耦器輸出；一輸出電路，該輸出電路係耦接至該電壓隨耦器電路，以用於接收該複數個電壓隨耦器輸出作為輸入，並產生輸出訊號；一第一切換電路，該電壓隨耦器電路係耦接至該第一切換電路；及第一電容及第二電容，該第一電容及該第二電容包含電荷儲存器；其中該切換電路係連接至該複數個電壓隨耦器輸出且耦接至該第一電容及該第二電容，且係配置用於降低該等輸出訊號之相位雜訊位準。
  31. 如申請專利範圍第30項所述之設備，其中該等小訊號邏輯輸入係射極耦接邏輯(ECL)輸入。
  32. 如申請專利範圍第29項所述之設備，其中：該輸入接收電路包括第一輸入接收電路及第二輸入接收電路；該電壓隨耦器電路包括第一電壓隨耦器電路及第二電壓隨耦器電路；及該輸出電路包括第一輸出電路及第二輸出電路。
  33. 如申請專利範圍第32項所述之設備，其中該切換電路包含：一第一切換電路，該第一切換電路係耦接至該第一電壓隨耦器及該第一輸出電路；一第二切換電路，該第二切換電路係耦接至該第二電壓隨耦器及該第二輸出電路。
  34. 如申請專利範圍第33項所述之設備，其中該第一切換電路包含：一第一子電路，該第一子電路係連接至該第一電壓隨耦器電路之該等電壓隨耦器輸出之一第一輸出，且係耦接至一第一電流源；及一第二子電路，該第二子電路係連接至該第一電壓隨耦器電路之該等電壓隨耦器輸出之一第二輸出，且係耦接至一第二電流源，其中該第一子電路及該第二子電路係相互耦接。
  35. 如申請專利範圍第34項所述之設備，其中該第一子電路包含：一第一p通道金氧半導體(PMOS)電晶體，該第一p通道金氧半導體(PMOS)電晶體之汲極係耦接至該第一電壓隨耦器電路之該第一輸出，而該第一p通道金氧半導體(PMOS)電晶體之源極係耦接至該第一電流源及該第一電容。
  36. 如申請專利範圍第35項所述之設備，其中該第二子電路包含：一第二PMOS電晶體，該第二PMOS電晶體之汲極係耦接至該第一電壓隨耦器電路之該第二輸出，而該第二PMOS電晶體之源極係耦接至該第二電流源及該第二電容，其中該第一PMOS電晶體之閘極係連接至該第二PMOS電晶體之汲極，而該第二PMOS電晶體之閘極係連接至該第一PMOS電晶體之汲極。
  37. 如申請專利範圍第36項所述之設備，其中：該第一電容相應於一第一n通道金氧半導體(NMOS)電晶體，該第一n通道金氧半導體(NMOS)電晶體之閘極係連接至該第一PMOS電晶體之源極，而該第一n通道金氧半導體(NMOS)電晶體之源極端及汲極端係相互連接；及該第二電容相應於一第二NMOS電晶體，該第二NMOS電晶體之閘極係連接至該第二PMOS電晶體之源極，而該第二NMOS電晶體之源極端及汲極端係相互連接。
  38. 如申請專利範圍第36項所述之設備，其中該第一電容及該第二電容之個別第二端皆聯結至一負供電軌。
  39. 如申請專利範圍第33項所述之設備，其中該第二切換電路包含：一第三子電路，該第三子電路係連接至該第二電壓隨耦器電路之一第一輸出，且係耦接至一第三電流源；及一第四子電路，該第四子電路係連接至該第二電壓隨耦器電路之一第二輸出，且係耦接至一第四電流源，其中該第三子電路及該第四子電路係相互耦接。
  40. 如申請專利範圍第39項所述之設備，其中該第三子電路包含：一第三NMOS電晶體，該第三NMOS電晶體之汲極係耦接至該第二電壓隨耦器電路之該第一輸出，而該第三NMOS電晶體之源極係耦接至該第三電流源及一第三電容。
  41. 如申請專利範圍第39項所述之設備，其中該第四子電路包含：一第四NMOS電晶體，該第四NMOS電晶體之汲極係耦接至該第二電壓隨耦器電路之該第二輸出，而該第四NMOS電晶體之源極係耦接至一第四電流源及一第四電 容，及該第三NMOS電晶體之閘極係連接至該第四NMOS電晶體之汲極，該第四NMOS電晶體之閘極係連接至該第三NMOS電晶體之汲極。
  42. 如申請專利範圍第41項所述之設備，其中：該第三電容相應於一第三PMOS電晶體，該第三PMOS電晶體之閘極係連接至該第三NMOS電晶體之源極，而該第三PMOS電晶體之源極端及汲極端係相互連接；及該第四電容相應於一第四PMOS電晶體，該第四PMOS電晶體之閘極係連接至該第四NMOS電晶體之源極，而該第四PMOS電晶體之源極端及汲極端係相互連接。
  43. 如申請專利範圍第41項所述之設備，其中該第三電容及該第四電容之個別第二端皆聯結至一正供電軌。
  44. 一種用於一CMOS時脈驅動器的設備，包含：一輸入接收電路，用於接收小訊號邏輯輸入；一電壓隨耦器電路，該電壓隨耦器電路係耦接至該輸入接收電路，以用於產生一電壓隨耦器輸出；及一輸出電路，該輸出電路係耦接至該電壓隨耦器電路，以用於接收該電壓隨耦器輸出作為輸入，並產生一輸出訊號；一切換電路，該電壓隨耦器電路係耦接至該切換電路； 及至少一電容，包含一或更多個電荷儲存器；其中該切換電路係耦接至該電壓隨耦器輸出且耦接至該至少一電容，且係配置用於降低該輸出訊號之相位雜訊位準。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10845404B2 (en) 2017-06-27 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Jitter noise detector
JP2019169208A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置
DE102020205403A1 (de) 2020-04-29 2021-11-04 Robert Bosch Gesellschaft mit beschränkter Haftung Pegelumsetzer und Schaltungsanordnung umfassend solche Pegelumsetzer
US11764204B2 (en) * 2020-06-18 2023-09-19 Analog Devices, Inc. Electrostatic discharge and overdrive protection circuitry

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437171A (en) * 1982-01-07 1984-03-13 Intel Corporation ECL Compatible CMOS memory
EP0219867B1 (en) * 1985-10-23 1993-12-29 Nec Corporation Logic circuit
US5255225A (en) * 1989-04-05 1993-10-19 Hitachi, Ltd. Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit
US5019726A (en) * 1989-10-13 1991-05-28 Advanced Micro Devices, Inc. BiCMOS ECL-to-CMOS conversion circuit
US5216298A (en) * 1989-12-14 1993-06-01 Mitsubishi Denki Kabushiki Kaisha ECL input buffer for BiCMOS
JPH04172713A (ja) * 1990-11-06 1992-06-19 Fujitsu Ltd レベル変換回路
EP0501085B1 (en) 1991-02-28 1996-10-02 International Business Machines Corporation Level-shifter circuit for high-speed low-power biCMOS ECL to CMOS input buffers
JPH04335297A (ja) * 1991-05-09 1992-11-24 Mitsubishi Electric Corp 半導体集積回路装置のための入力バッファ回路
EP0590818A3 (en) * 1992-10-02 1994-05-11 Nat Semiconductor Corp Ecl-to-bicmos/cmos translator
US5463345A (en) * 1993-01-07 1995-10-31 Nec Corporation Circuit for converting unipolar input to bipolar output
US5459412A (en) * 1993-07-01 1995-10-17 National Semiconductor Corporation BiCMOS circuit for translation of ECL logic levels to MOS logic levels
DE4409453A1 (de) * 1994-03-18 1995-09-21 Thomson Brandt Gmbh BiCMOS-Pegelwandler ECL-CMOS
JP3380371B2 (ja) * 1995-06-22 2003-02-24 三菱電機株式会社 広帯域増幅器
US5767702A (en) * 1996-06-07 1998-06-16 Kabushiki Kaisha Toshiba Switched pull down emitter coupled logic circuits
US5900746A (en) * 1996-06-13 1999-05-04 Texas Instruments Incorporated Ultra low jitter differential to fullswing BiCMOS comparator with equal rise/fall time and complementary outputs
US5754059A (en) * 1997-01-14 1998-05-19 International Business Machines Corporation Multi-stage ECL-to-CMOS converter with wide dynamic range and high symmetry
US6008667A (en) * 1997-11-19 1999-12-28 Texas Instruments Incorporated Emitter-coupled logic to CMOS logic converter and method of operation
KR100537053B1 (ko) * 1998-12-25 2005-12-16 후지쯔 가부시끼가이샤 푸쉬풀형 증폭 회로
US6366140B1 (en) * 1999-07-01 2002-04-02 Vitesse Semiconductor Corporation High bandwidth clock buffer
JP3507738B2 (ja) * 1999-11-30 2004-03-15 松下電器産業株式会社 レーザ駆動装置
US6552577B1 (en) * 2000-02-16 2003-04-22 Analog Devices, Inc. Differential emitter-coupled logic buffer having reduced power dissipation
DE10155526C2 (de) 2001-11-12 2003-09-04 Infineon Technologies Ag LVDS-Treiber für kleine Versorungsspannungen
US7061273B2 (en) * 2003-06-06 2006-06-13 Rambus Inc. Method and apparatus for multi-mode driver
US7345528B2 (en) * 2005-05-10 2008-03-18 Texas Instruments Incorporated Method and apparatus for improved clock preamplifier with low jitter
TW200913491A (en) 2007-09-11 2009-03-16 Richtek Technology Corp Level shift electric circuit
TWI337455B (en) * 2007-09-12 2011-02-11 Univ Nat Chiao Tung Power controlling apparatus applied to biochip and operating method thereof
US7646219B2 (en) * 2008-06-05 2010-01-12 Texas Instruments Incorporated Translator circuit having internal positive feedback

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