JP2002353787A - コンパレータ及びアナログディジタルコンバータ - Google Patents
コンパレータ及びアナログディジタルコンバータInfo
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- 238000010586 diagram Methods 0.000 description 16
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- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 238000005070 sampling Methods 0.000 description 3
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
-
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-
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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Abstract
(57)【要約】
【課題】回路素子数が削減されたコンパレータ及びアナ
ログディジタルコンバータを提供すること。 【解決手段】信号電圧入力端子１と、基準電圧入力端子
２と、スイッチ３と、スイッチ４と、容量５と、スイッ
チ６と、インバータ７と、トライステートインバータ８
と、制御入力端子９と、インバータ１７と、インバータ
１８と、スイッチ１９と、インバータ２０と、インバー
タ２１と、出力端子２２と、を備えている。
ログディジタルコンバータを提供すること。 【解決手段】信号電圧入力端子１と、基準電圧入力端子
２と、スイッチ３と、スイッチ４と、容量５と、スイッ
チ６と、インバータ７と、トライステートインバータ８
と、制御入力端子９と、インバータ１７と、インバータ
１８と、スイッチ１９と、インバータ２０と、インバー
タ２１と、出力端子２２と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、信号電圧と基準電
圧とを比較するコンパレータ、及びこのコンパレータを
備えるアナログディジタルコンバータに関し、特に、回
路素子数が削減されたコンパレータ及びアナログディジ
タルコンバータに関する。
圧とを比較するコンパレータ、及びこのコンパレータを
備えるアナログディジタルコンバータに関し、特に、回
路素子数が削減されたコンパレータ及びアナログディジ
タルコンバータに関する。
【０００２】
【従来の技術】入力されるアナログ信号を高速に符号化
してディジタル信号に変換するフラッシュ型アナログデ
ィジタルコンバータの従来例の構成として、図８に示す
構成が知られている。図８に示すように、従来例のアナ
ログディジタルコンバータは、コンパレータ６１〜６ｎ
が、アナログ信号入力端子４１からの入力電圧と、抵抗
ラダー４２により高電位側電圧ＶＲＨと低電位側電圧Ｖ
ＲＬとを分圧して生成されるｎレベルの基準電圧との比
較を行い、比較結果がデータ保持回路７１〜７ｎに格納
され、エンコーダ４３が比較結果を符号化ディジタル信
号に変換してディジタル信号出力端子４４に出力する構
成になっている。
してディジタル信号に変換するフラッシュ型アナログデ
ィジタルコンバータの従来例の構成として、図８に示す
構成が知られている。図８に示すように、従来例のアナ
ログディジタルコンバータは、コンパレータ６１〜６ｎ
が、アナログ信号入力端子４１からの入力電圧と、抵抗
ラダー４２により高電位側電圧ＶＲＨと低電位側電圧Ｖ
ＲＬとを分圧して生成されるｎレベルの基準電圧との比
較を行い、比較結果がデータ保持回路７１〜７ｎに格納
され、エンコーダ４３が比較結果を符号化ディジタル信
号に変換してディジタル信号出力端子４４に出力する構
成になっている。
【０００３】また、コンパレータ６１〜６ｎとしてはチ
ョッパ型コンパレータが用いられ、データ保持回路７１
〜７ｎのそれぞれとしては図９に示す構成が一般的に用
いられる。データ入力端子８１からの入力データは、デ
ータ格納時に閉じるスイッチ８２を介して正帰還接続さ
れたインバータ８３及びインバータ８４からなるマスタ
側フリップフロップに入力され、マスタ側フリップフロ
ップの出力は、スイッチ８２と逆相で開閉するスイッチ
８５を介して正帰還接続されたインバータ８６及びイン
バータ８７によるスレーブ側フリップフロップに入力さ
れ、スレーブ側フリップフロップからの出力データがデ
ータ出力端子８８に出力されるようになっている。
ョッパ型コンパレータが用いられ、データ保持回路７１
〜７ｎのそれぞれとしては図９に示す構成が一般的に用
いられる。データ入力端子８１からの入力データは、デ
ータ格納時に閉じるスイッチ８２を介して正帰還接続さ
れたインバータ８３及びインバータ８４からなるマスタ
側フリップフロップに入力され、マスタ側フリップフロ
ップの出力は、スイッチ８２と逆相で開閉するスイッチ
８５を介して正帰還接続されたインバータ８６及びイン
バータ８７によるスレーブ側フリップフロップに入力さ
れ、スレーブ側フリップフロップからの出力データがデ
ータ出力端子８８に出力されるようになっている。
【０００４】
【発明が解決しようとする課題】しかし、近年ではアナ
ログディジタルコンバータの多ビット化や高精度化のた
め回路規模が増大するのにしたがい、レイアウト規模の
縮小化のために回路素子数の削減が求められている。例
えば、図８において８ビットフラッシュ型アナログディ
ジタルコンバータを構成しようとすると、ｎ＝２５５で
あるから、コンパレータを２５５個を備え、さらにコン
パレータと同数の２５５個のデータ保持回路を備える必
要があり、コンパレータとデータ保持回路とを単純に組
み合わせる構成では全体の素子数が膨大なものになると
いう問題がある。
ログディジタルコンバータの多ビット化や高精度化のた
め回路規模が増大するのにしたがい、レイアウト規模の
縮小化のために回路素子数の削減が求められている。例
えば、図８において８ビットフラッシュ型アナログディ
ジタルコンバータを構成しようとすると、ｎ＝２５５で
あるから、コンパレータを２５５個を備え、さらにコン
パレータと同数の２５５個のデータ保持回路を備える必
要があり、コンパレータとデータ保持回路とを単純に組
み合わせる構成では全体の素子数が膨大なものになると
いう問題がある。
【０００５】本発明は、かかる問題点に鑑みてなされた
ものであって、回路素子数が削減されたコンパレータ及
びアナログディジタルコンバータを提供することを目的
とする。
ものであって、回路素子数が削減されたコンパレータ及
びアナログディジタルコンバータを提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明のコンパレータの
第１の構成は、信号電圧と基準電圧とを選択して出力す
る第１のスイッチ手段と、前記第１のスイッチ手段の出
力を一端に受ける容量と、入力端が前記容量の他端に接
続される第１のインバータと、前記第１のインバータの
出力端と前記第１のインバータの前記入力端との間に接
続される第２のスイッチ手段と、入力端が前記出力端に
接続されるトライステートインバータと、入力端が前記
トライステートインバータの出力端に接続される第１の
ラッチ手段と、一端が前記第１のラッチ手段の出力端に
接続される第３のスイッチ手段と、入力端が前記第３の
スイッチ手段の他端に接続される第２のラッチ手段と、
を備えることを特徴とする。
第１の構成は、信号電圧と基準電圧とを選択して出力す
る第１のスイッチ手段と、前記第１のスイッチ手段の出
力を一端に受ける容量と、入力端が前記容量の他端に接
続される第１のインバータと、前記第１のインバータの
出力端と前記第１のインバータの前記入力端との間に接
続される第２のスイッチ手段と、入力端が前記出力端に
接続されるトライステートインバータと、入力端が前記
トライステートインバータの出力端に接続される第１の
ラッチ手段と、一端が前記第１のラッチ手段の出力端に
接続される第３のスイッチ手段と、入力端が前記第３の
スイッチ手段の他端に接続される第２のラッチ手段と、
を備えることを特徴とする。
【０００７】また、本発明のコンパレータの第２の構成
は、信号電圧を一端に受ける第１のスイッチ手段と、一
端が前記第１のスイッチ手段の他端に接続される第１の
容量と、入力端が前記容量の他端に接続される第１のイ
ンバータと、前記第１のインバータの出力端と前記第１
のインバータの前記入力端との間に接続される第２のス
イッチ手段と、入力端が前記出力端に接続されるトライ
ステートインバータと、入力端が前記トライステートイ
ンバータの出力端に接続される第１のラッチ手段と、一
端が前記第１のラッチ手段の出力端に接続される第３の
スイッチ手段と、入力端が前記第３のスイッチ手段の他
端に接続される第２のラッチ手段と、基準電圧を一端に
受ける第４のスイッチ手段と、一端が前記第４のスイッ
チ手段の他端に接続される第２の容量と、入力端が前記
第２の容量の他端に接続される第２のインバータと、前
記第２のインバータの出力端と前記第２のインバータの
前記入力端との間に接続される第５のスイッチ手段と、
前記第２のインバータの前記出力端に接続される第３の
容量と、一端が前記第１のインバータの前記出力端に接
続される第４の容量と、前記第４の容量の他端と前記第
２のインバータの前記入力端との間に接続される第６の
スイッチ手段と、一端が前記第２のインバータの前記出
力端に接続される第５の容量と、前記第５の容量の他端
と前記第１のインバータの前記入力端との間に接続され
る第７のスイッチ手段と、前記第１の容量の前記一端と
前記第２の容量の前記一端との間に接続される第８のス
イッチ手段と、を備えることを特徴とする。
は、信号電圧を一端に受ける第１のスイッチ手段と、一
端が前記第１のスイッチ手段の他端に接続される第１の
容量と、入力端が前記容量の他端に接続される第１のイ
ンバータと、前記第１のインバータの出力端と前記第１
のインバータの前記入力端との間に接続される第２のス
イッチ手段と、入力端が前記出力端に接続されるトライ
ステートインバータと、入力端が前記トライステートイ
ンバータの出力端に接続される第１のラッチ手段と、一
端が前記第１のラッチ手段の出力端に接続される第３の
スイッチ手段と、入力端が前記第３のスイッチ手段の他
端に接続される第２のラッチ手段と、基準電圧を一端に
受ける第４のスイッチ手段と、一端が前記第４のスイッ
チ手段の他端に接続される第２の容量と、入力端が前記
第２の容量の他端に接続される第２のインバータと、前
記第２のインバータの出力端と前記第２のインバータの
前記入力端との間に接続される第５のスイッチ手段と、
前記第２のインバータの前記出力端に接続される第３の
容量と、一端が前記第１のインバータの前記出力端に接
続される第４の容量と、前記第４の容量の他端と前記第
２のインバータの前記入力端との間に接続される第６の
スイッチ手段と、一端が前記第２のインバータの前記出
力端に接続される第５の容量と、前記第５の容量の他端
と前記第１のインバータの前記入力端との間に接続され
る第７のスイッチ手段と、前記第１の容量の前記一端と
前記第２の容量の前記一端との間に接続される第８のス
イッチ手段と、を備えることを特徴とする。
【０００８】また、本発明のコンパレータの第３の構成
は、信号電圧と基準電圧とを選択して出力する第１のス
イッチ手段と、前記第１のスイッチ手段の出力を一端に
受ける容量と、入力端が前記容量の他端に接続される第
１のインバータと、前記第１のインバータの出力端と前
記第１のインバータの前記入力端との間に接続される第
２のスイッチ手段と、入力端が前記出力端に接続される
第１のトライステートインバータと、入力端が前記第１
のトライステートインバータの出力端に接続される第２
のインバータと、入力端が前記第２のインバータの出力
端に接続され出力端が前記第２のインバータの前記入力
端に接続される第２のトライステートインバータと、一
端が前記第２のインバータの前記出力端に接続される第
３のスイッチ手段と、入力端が前記第３のスイッチ手段
の他端に接続される第４のインバータと、入力端が前記
第４のインバータの出力端に接続され出力端が前記第４
のインバータの前記入力端に接続される第３のトライス
テートインバータと、を備えることを特徴とする。
は、信号電圧と基準電圧とを選択して出力する第１のス
イッチ手段と、前記第１のスイッチ手段の出力を一端に
受ける容量と、入力端が前記容量の他端に接続される第
１のインバータと、前記第１のインバータの出力端と前
記第１のインバータの前記入力端との間に接続される第
２のスイッチ手段と、入力端が前記出力端に接続される
第１のトライステートインバータと、入力端が前記第１
のトライステートインバータの出力端に接続される第２
のインバータと、入力端が前記第２のインバータの出力
端に接続され出力端が前記第２のインバータの前記入力
端に接続される第２のトライステートインバータと、一
端が前記第２のインバータの前記出力端に接続される第
３のスイッチ手段と、入力端が前記第３のスイッチ手段
の他端に接続される第４のインバータと、入力端が前記
第４のインバータの出力端に接続され出力端が前記第４
のインバータの前記入力端に接続される第３のトライス
テートインバータと、を備えることを特徴とする。
【０００９】また、本発明のコンパレータの第１の構成
が、前記第１のスイッチ手段により前記信号電圧が選択
され、前記第２のスイッチ手段が閉じ、前記トライステ
ートインバータの前記出力端がハイインピーダンス状態
となり、前記第３のスイッチ手段が閉じる期間の後に、
前記第１のスイッチ手段により前記基準電圧が選択さ
れ、前記第２のスイッチ手段が開き、前記トライステー
トインバータがインバータとして動作し、前記第３のス
イッチ手段が開く期間を有することを特徴とする。
が、前記第１のスイッチ手段により前記信号電圧が選択
され、前記第２のスイッチ手段が閉じ、前記トライステ
ートインバータの前記出力端がハイインピーダンス状態
となり、前記第３のスイッチ手段が閉じる期間の後に、
前記第１のスイッチ手段により前記基準電圧が選択さ
れ、前記第２のスイッチ手段が開き、前記トライステー
トインバータがインバータとして動作し、前記第３のス
イッチ手段が開く期間を有することを特徴とする。
【００１０】また、本発明のコンパレータの第２の構成
が、前記第１のスイッチ手段、前記第２のスイッチ手
段、前記第４のスイッチ手段及び前記第５のスイッチ手
段が閉じ、前記第８のスイッチ手段が開き、前記トライ
ステートインバータの前記出力端がハイインピーダンス
状態となり、前記第３のスイッチ手段が閉じる期間の後
に、前記第１のスイッチ手段、前記第２のスイッチ手
段、前記第４のスイッチ手段及び前記第５のスイッチ手
段が開き、前記第８のスイッチ手段が閉じ、前記トライ
ステートインバータがインバータとして動作し、前記第
３のスイッチ手段が開く期間を有することを特徴とす
る。
が、前記第１のスイッチ手段、前記第２のスイッチ手
段、前記第４のスイッチ手段及び前記第５のスイッチ手
段が閉じ、前記第８のスイッチ手段が開き、前記トライ
ステートインバータの前記出力端がハイインピーダンス
状態となり、前記第３のスイッチ手段が閉じる期間の後
に、前記第１のスイッチ手段、前記第２のスイッチ手
段、前記第４のスイッチ手段及び前記第５のスイッチ手
段が開き、前記第８のスイッチ手段が閉じ、前記トライ
ステートインバータがインバータとして動作し、前記第
３のスイッチ手段が開く期間を有することを特徴とす
る。
【００１１】また、本発明のコンパレータの第３の構成
が、前記第１のスイッチ手段により前記信号電圧が選択
され、前記第２のスイッチ手段が閉じ、前記第１のトラ
イステートインバータの前記出力端及び前記第３のトラ
イステートインバータの前記出力端がハイインピーダン
ス状態となり、前記第２のトライステートインバータが
インバータとして動作し、前記第３のスイッチ手段が閉
じる期間の後に、前記第１のスイッチ手段により前記基
準電圧が選択され、前記第２のスイッチ手段が開き、前
記第１のトライステートインバータ及び前記第３のトラ
イステートインバータがインバータとして動作し、前記
第２のトライステートインバータの前記出力端がハイイ
ンピーダンス状態となり、前記第３のスイッチ手段が開
く期間を有することを特徴とする。
が、前記第１のスイッチ手段により前記信号電圧が選択
され、前記第２のスイッチ手段が閉じ、前記第１のトラ
イステートインバータの前記出力端及び前記第３のトラ
イステートインバータの前記出力端がハイインピーダン
ス状態となり、前記第２のトライステートインバータが
インバータとして動作し、前記第３のスイッチ手段が閉
じる期間の後に、前記第１のスイッチ手段により前記基
準電圧が選択され、前記第２のスイッチ手段が開き、前
記第１のトライステートインバータ及び前記第３のトラ
イステートインバータがインバータとして動作し、前記
第２のトライステートインバータの前記出力端がハイイ
ンピーダンス状態となり、前記第３のスイッチ手段が開
く期間を有することを特徴とする。
【００１２】また、本発明のアナログディジタルコンバ
ータの第１の構成は、同一の信号電圧を受ける複数の第
１の構成のコンパレータと、前記コンパレータのそれぞ
れに基準電圧を与える分圧手段と、前記コンパレータの
それぞれの出力を受け符号化ディジタル信号を出力する
エンコーダと、を備えることを特徴とする。
ータの第１の構成は、同一の信号電圧を受ける複数の第
１の構成のコンパレータと、前記コンパレータのそれぞ
れに基準電圧を与える分圧手段と、前記コンパレータの
それぞれの出力を受け符号化ディジタル信号を出力する
エンコーダと、を備えることを特徴とする。
【００１３】また、本発明のアナログディジタルコンバ
ータの第２の構成は、同一の信号電圧を受ける複数の第
２の構成のコンパレータと、前記コンパレータのそれぞ
れに基準電圧を与える分圧手段と、前記コンパレータの
それぞれの出力を受け符号化ディジタル信号を出力する
エンコーダと、を備えることを特徴とする。
ータの第２の構成は、同一の信号電圧を受ける複数の第
２の構成のコンパレータと、前記コンパレータのそれぞ
れに基準電圧を与える分圧手段と、前記コンパレータの
それぞれの出力を受け符号化ディジタル信号を出力する
エンコーダと、を備えることを特徴とする。
【００１４】また、本発明のアナログディジタルコンバ
ータの第３の構成は、同一の信号電圧を受ける複数の第
３の構成のコンパレータと、前記コンパレータのそれぞ
れに基準電圧を与える分圧手段と、前記コンパレータの
それぞれの出力を受け符号化ディジタル信号を出力する
エンコーダと、を備えることを特徴とする。
ータの第３の構成は、同一の信号電圧を受ける複数の第
３の構成のコンパレータと、前記コンパレータのそれぞ
れに基準電圧を与える分圧手段と、前記コンパレータの
それぞれの出力を受け符号化ディジタル信号を出力する
エンコーダと、を備えることを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の第１の実施の形
態のコンパレータの構成図である。図１に示すように、
本発明の第１の実施の形態のコンパレータは、信号電圧
入力端子１と、基準電圧入力端子２と、スイッチ３と、
スイッチ４と、容量５と、スイッチ６と、インバータ７
と、トライステートインバータ８と、制御入力端子９
と、インバータ１７と、インバータ１８と、スイッチ１
９と、インバータ２０と、インバータ２１と、出力端子
２２と、を備えている。
を参照して説明する。図１は、本発明の第１の実施の形
態のコンパレータの構成図である。図１に示すように、
本発明の第１の実施の形態のコンパレータは、信号電圧
入力端子１と、基準電圧入力端子２と、スイッチ３と、
スイッチ４と、容量５と、スイッチ６と、インバータ７
と、トライステートインバータ８と、制御入力端子９
と、インバータ１７と、インバータ１８と、スイッチ１
９と、インバータ２０と、インバータ２１と、出力端子
２２と、を備えている。
【００１６】アナログ信号電圧は、信号電圧入力端子１
を介してスイッチ３に与えられ、比較用の基準電圧は、
基準電圧入力端子２を介してスイッチ４に与えられ、切
替スイッチ手段としてのスイッチ３及びスイッチ４が、
アナログ信号電圧と基準電圧とを選択して出力する。
を介してスイッチ３に与えられ、比較用の基準電圧は、
基準電圧入力端子２を介してスイッチ４に与えられ、切
替スイッチ手段としてのスイッチ３及びスイッチ４が、
アナログ信号電圧と基準電圧とを選択して出力する。
【００１７】容量５の一端が、スイッチ３及びスイッチ
４の選択出力を受け、インバータ７の入力端が、容量５
の他端に接続される。
４の選択出力を受け、インバータ７の入力端が、容量５
の他端に接続される。
【００１８】スイッチ６が、インバータ７の出力端とイ
ンバータ７の入力端との間に接続される。
ンバータ７の入力端との間に接続される。
【００１９】トライステートインバータ８の入力端１３
が、インバータ７の出力端に接続される。
が、インバータ７の出力端に接続される。
【００２０】インバータ１７の入力端が、トライステー
トインバータ８の出力端１４に接続される。
トインバータ８の出力端１４に接続される。
【００２１】インバータ１８の入力端が、インバータ１
７の出力端に接続され、インバータ１８の出力端が、イ
ンバータ１７の入力端に接続される。
７の出力端に接続され、インバータ１８の出力端が、イ
ンバータ１７の入力端に接続される。
【００２２】スイッチ１９の一端が、インバータ１７の
出力端に接続され、インバータ２０の入力端が、スイッ
チ１９の他端に接続される。
出力端に接続され、インバータ２０の入力端が、スイッ
チ１９の他端に接続される。
【００２３】インバータ２１の入力端が、インバータ２
０の出力端に接続され、インバータ２１の出力端が、イ
ンバータ２０の入力端に接続され、インバータ２０の出
力端が、出力端子２２に接続される。
０の出力端に接続され、インバータ２１の出力端が、イ
ンバータ２０の入力端に接続され、インバータ２０の出
力端が、出力端子２２に接続される。
【００２４】スイッチ３、スイッチ６及びスイッチ１９
は、制御信号φ１により開閉制御され、それぞれ、制御
信号φ１が論理Ｈレベルのとき閉じ、制御信号φ１が論
理Ｌレベルのとき開く。
は、制御信号φ１により開閉制御され、それぞれ、制御
信号φ１が論理Ｈレベルのとき閉じ、制御信号φ１が論
理Ｌレベルのとき開く。
【００２５】スイッチ４は、制御信号φ１の反転信号で
ある制御信号φ１Ｂにより開閉制御され、制御信号φ１
Ｂが論理Ｈレベルのとき閉じ、制御信号φ１Ｂが論理Ｌ
レベルのとき開く。
ある制御信号φ１Ｂにより開閉制御され、制御信号φ１
Ｂが論理Ｈレベルのとき閉じ、制御信号φ１Ｂが論理Ｌ
レベルのとき開く。
【００２６】トライステートインバータ８は、インバー
タ１０と、ＰチャネルＭＯＳトランジスタ１１と、Ｐチ
ャネルＭＯＳトランジスタ１２と、ＮチャネルＭＯＳト
ランジスタ１５と、ＮチャネルＭＯＳトランジスタ１６
と、を備えている。
タ１０と、ＰチャネルＭＯＳトランジスタ１１と、Ｐチ
ャネルＭＯＳトランジスタ１２と、ＮチャネルＭＯＳト
ランジスタ１５と、ＮチャネルＭＯＳトランジスタ１６
と、を備えている。
【００２７】ＰチャネルＭＯＳトランジスタ１１のソー
ス端に高電位側電源電圧ＶＤＤが与えられ、Ｐチャネル
ＭＯＳトランジスタ１２のソース端がＰチャネルＭＯＳ
トランジスタ１１のドレイン端に接続され、Ｎチャネル
ＭＯＳトランジスタ１６のソース端に低電位側電源電圧
ＶＳＳが与えられ、ＮチャネルＭＯＳトランジスタ１５
のソース端がＮチャネルＭＯＳトランジスタ１６のドレ
イン端に接続され、ＰチャネルＭＯＳトランジスタ１２
のゲート端とＮチャネルＭＯＳトランジスタ１５のゲー
ト端とが互いに接続されて入力端１３をなし、Ｐチャネ
ルＭＯＳトランジスタ１２のドレイン端とＮチャネルＭ
ＯＳトランジスタ１５のドレイン端とが互いに接続され
て出力端１４をなす。
ス端に高電位側電源電圧ＶＤＤが与えられ、Ｐチャネル
ＭＯＳトランジスタ１２のソース端がＰチャネルＭＯＳ
トランジスタ１１のドレイン端に接続され、Ｎチャネル
ＭＯＳトランジスタ１６のソース端に低電位側電源電圧
ＶＳＳが与えられ、ＮチャネルＭＯＳトランジスタ１５
のソース端がＮチャネルＭＯＳトランジスタ１６のドレ
イン端に接続され、ＰチャネルＭＯＳトランジスタ１２
のゲート端とＮチャネルＭＯＳトランジスタ１５のゲー
ト端とが互いに接続されて入力端１３をなし、Ｐチャネ
ルＭＯＳトランジスタ１２のドレイン端とＮチャネルＭ
ＯＳトランジスタ１５のドレイン端とが互いに接続され
て出力端１４をなす。
【００２８】ＮチャネルＭＯＳトランジスタ１６のゲー
ト端がインバータ１０の入力端に接続され、Ｐチャネル
ＭＯＳトランジスタ１１のゲート端がインバータ１０の
出力端に接続され、制御信号φ１Ｂが制御入力端子９を
介してインバータ１０の入力端に与えられる。
ト端がインバータ１０の入力端に接続され、Ｐチャネル
ＭＯＳトランジスタ１１のゲート端がインバータ１０の
出力端に接続され、制御信号φ１Ｂが制御入力端子９を
介してインバータ１０の入力端に与えられる。
【００２９】トライステートインバータ８は、制御信号
φ１Ｂが論理Ｈレベルのとき通常のインバータとして動
作し、制御信号φ１Ｂが論理Ｌレベルのとき出力端１４
がハイインピーダンス状態となる。
φ１Ｂが論理Ｈレベルのとき通常のインバータとして動
作し、制御信号φ１Ｂが論理Ｌレベルのとき出力端１４
がハイインピーダンス状態となる。
【００３０】次に動作を説明する。図２は、本発明の第
１の実施の形態のコンパレータの動作説明図である。先
ず、時間ｔ１から時間ｔ２までのサンプリング期間にお
いて、制御信号φ１が論理Ｈレベルとなり、制御信号φ
１Ｂが論理Ｌレベルとなるので、スイッチ３及びスイッ
チ６が閉じ、スイッチ４が開き、アナログ信号電圧が信
号電圧入力端子１からスイッチ３を介して容量５に入力
される。
１の実施の形態のコンパレータの動作説明図である。先
ず、時間ｔ１から時間ｔ２までのサンプリング期間にお
いて、制御信号φ１が論理Ｈレベルとなり、制御信号φ
１Ｂが論理Ｌレベルとなるので、スイッチ３及びスイッ
チ６が閉じ、スイッチ４が開き、アナログ信号電圧が信
号電圧入力端子１からスイッチ３を介して容量５に入力
される。
【００３１】このとき、インバータ７の入力端と出力端
とがスイッチ６により接続されるため、インバータ７の
入力端及び出力端の電圧はインバータ７の論理閾値電圧
に保たれ、容量５にアナログ信号電圧とインバータ７の
論理閾値電圧との差電圧分の電荷が保存される。
とがスイッチ６により接続されるため、インバータ７の
入力端及び出力端の電圧はインバータ７の論理閾値電圧
に保たれ、容量５にアナログ信号電圧とインバータ７の
論理閾値電圧との差電圧分の電荷が保存される。
【００３２】また、トライステートインバータ８は、出
力端１４がハイインピーダンス状態となり、スイッチ１
９が閉じるので、ラッチ手段としての正帰還接続された
インバータ１７及びインバータ１８からなるフリップフ
ロップが保持している前周期のデータが、次段のラッチ
手段としての正帰還接続されたインバータ２０及びイン
バータ２１からなるフリップフロップに保持され出力さ
れる。
力端１４がハイインピーダンス状態となり、スイッチ１
９が閉じるので、ラッチ手段としての正帰還接続された
インバータ１７及びインバータ１８からなるフリップフ
ロップが保持している前周期のデータが、次段のラッチ
手段としての正帰還接続されたインバータ２０及びイン
バータ２１からなるフリップフロップに保持され出力さ
れる。
【００３３】このとき、トライステートインバータ８に
おいて、ＰチャネルＭＯＳトランジスタ１１及びＮチャ
ネルＭＯＳトランジスタ１６が非導通となるため、貫通
電流は流れない。
おいて、ＰチャネルＭＯＳトランジスタ１１及びＮチャ
ネルＭＯＳトランジスタ１６が非導通となるため、貫通
電流は流れない。
【００３４】次に、時間ｔ２から時間ｔ３までの増幅期
間において、制御信号φ１が論理Ｌレベルとなり、制御
信号φ１Ｂが論理Ｈレベルとなるので、スイッチ３及び
スイッチ６が開き、スイッチ４が閉じ、基準電圧が基準
電圧入力端子２からスイッチ４を介して容量５に入力さ
れる。
間において、制御信号φ１が論理Ｌレベルとなり、制御
信号φ１Ｂが論理Ｈレベルとなるので、スイッチ３及び
スイッチ６が開き、スイッチ４が閉じ、基準電圧が基準
電圧入力端子２からスイッチ４を介して容量５に入力さ
れる。
【００３５】このとき、アナログ信号電圧と基準電圧と
の差電圧が、容量５のスイッチ４側の電極の電位変動分
となって、そのまま容量５のインバータ７側の電極に伝
わるため、その電位変動分がインバータ７により増幅さ
れて出力される。
の差電圧が、容量５のスイッチ４側の電極の電位変動分
となって、そのまま容量５のインバータ７側の電極に伝
わるため、その電位変動分がインバータ７により増幅さ
れて出力される。
【００３６】トライステートインバータ８は、通常のイ
ンバータとして動作し、インバータ７の出力電圧を増幅
して出力し、トライステートインバータ８の出力電圧
が、インバータ１７及びインバータ１８からなるフリッ
プフロップに保持される。
ンバータとして動作し、インバータ７の出力電圧を増幅
して出力し、トライステートインバータ８の出力電圧
が、インバータ１７及びインバータ１８からなるフリッ
プフロップに保持される。
【００３７】スイッチ１９は開いているので、インバー
タ１７及びインバータ１８からなるフリップフロップの
保持データは、次段のインバータ２０及びインバータ２
１からなるフリップフロップには保持されず、インバー
タ２０及びインバータ２１からなるフリップフロップは
前周期のデータを出力する。
タ１７及びインバータ１８からなるフリップフロップの
保持データは、次段のインバータ２０及びインバータ２
１からなるフリップフロップには保持されず、インバー
タ２０及びインバータ２１からなるフリップフロップは
前周期のデータを出力する。
【００３８】このとき、ＰチャネルＭＯＳトランジスタ
１１及びＮチャネルＭＯＳトランジスタ１６が導通状態
であり、インバータ７及びトライステートインバータ８
の論理閾値電圧は同等であるため、インバータ７の出力
電圧即ちトライステートインバータ８の入力電圧が論理
閾値電圧付近のとき、トライステートインバータ８には
貫通電流が流れる。
１１及びＮチャネルＭＯＳトランジスタ１６が導通状態
であり、インバータ７及びトライステートインバータ８
の論理閾値電圧は同等であるため、インバータ７の出力
電圧即ちトライステートインバータ８の入力電圧が論理
閾値電圧付近のとき、トライステートインバータ８には
貫通電流が流れる。
【００３９】以上説明したように、本発明の第１の実施
の形態のコンパレータの構成によれば、チョッパ型コン
パレータ部とデータ保持部とを一体化して回路素子数を
削減しているため、図８に示す従来例のフラッシュ型ア
ナログディジタルコンバータにおけるコンパレータ６１
〜６ｎ及びデータ保持回路７１〜７ｎを本発明の第１の
実施の形態のコンパレータに変更した場合、データ保持
回路７１〜７ｎのそれぞれにおける図９に示すスイッチ
８２相当のスイッチが不要となるため、例えば８ビット
であればｎ＝２５５であるから、２５５個のスイッチ素
子を削減することができ、スイッチ素子がＣＭＯＳ構成
である場合は、アナログディジタルコンバータ全体では
５１０個のトランジスタを削減することができるという
効果が得られる。
の形態のコンパレータの構成によれば、チョッパ型コン
パレータ部とデータ保持部とを一体化して回路素子数を
削減しているため、図８に示す従来例のフラッシュ型ア
ナログディジタルコンバータにおけるコンパレータ６１
〜６ｎ及びデータ保持回路７１〜７ｎを本発明の第１の
実施の形態のコンパレータに変更した場合、データ保持
回路７１〜７ｎのそれぞれにおける図９に示すスイッチ
８２相当のスイッチが不要となるため、例えば８ビット
であればｎ＝２５５であるから、２５５個のスイッチ素
子を削減することができ、スイッチ素子がＣＭＯＳ構成
である場合は、アナログディジタルコンバータ全体では
５１０個のトランジスタを削減することができるという
効果が得られる。
【００４０】次に、本発明の第２の実施の形態のコンパ
レータについて説明する。本発明の第２の実施の形態の
コンパレータの構成と、本発明の第１の実施の形態のコ
ンパレータの構成との相違部分は、制御入力端子９に入
力される制御信号φ１Ｂが制御信号φ２に変更され、ス
イッチ１９の開閉制御が制御信号φ１から制御信号φ２
の反転信号である制御信号φ２Ｂに変更される部分であ
る。その他の構成部分は同じであるため、同一構成部分
には同一符号を付し、詳細説明を省略する。
レータについて説明する。本発明の第２の実施の形態の
コンパレータの構成と、本発明の第１の実施の形態のコ
ンパレータの構成との相違部分は、制御入力端子９に入
力される制御信号φ１Ｂが制御信号φ２に変更され、ス
イッチ１９の開閉制御が制御信号φ１から制御信号φ２
の反転信号である制御信号φ２Ｂに変更される部分であ
る。その他の構成部分は同じであるため、同一構成部分
には同一符号を付し、詳細説明を省略する。
【００４１】トライステートインバータ８は、制御信号
φ２が論理Ｈレベルのとき通常のインバータとして動作
し、制御信号φ２が論理Ｌレベルのとき出力端１４がハ
イインピーダンス状態となる。
φ２が論理Ｈレベルのとき通常のインバータとして動作
し、制御信号φ２が論理Ｌレベルのとき出力端１４がハ
イインピーダンス状態となる。
【００４２】スイッチ１９は、制御信号φ２Ｂにより開
閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉
じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉
じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
【００４３】次に動作を説明する。図３は、本発明の第
２の実施の形態のコンパレータの動作説明図である。先
ず、時間ｔ１から時間ｔ２までのサンプリング期間の動
作は、制御信号φ２が論理Ｌレベルであり、制御信号φ
２Ｂが論理Ｈレベルであって、本発明の第１の実施の形
態のコンパレータの動作と全く同じである。
２の実施の形態のコンパレータの動作説明図である。先
ず、時間ｔ１から時間ｔ２までのサンプリング期間の動
作は、制御信号φ２が論理Ｌレベルであり、制御信号φ
２Ｂが論理Ｈレベルであって、本発明の第１の実施の形
態のコンパレータの動作と全く同じである。
【００４４】次に、時間ｔ２から時間ｔ３までの増幅期
間において、トライステートインバータ８が十分増幅動
作できるだけの最小時間を残して時間ｔ２より後に設定
した時間ｔ４から時間ｔ３までの期間に、制御信号φ２
が論理Ｈレベルとなり、制御信号φ２Ｂが論理Ｌレベル
となるので、トライステートインバータ８は、時間ｔ４
から時間ｔ３までの期間のみ通常のインバータとして動
作し、インバータ７の出力電圧を増幅して出力し、トラ
イステートインバータ８の出力電圧が、インバータ１７
及びインバータ１８からなるフリップフロップに保持さ
れ、スイッチ１９は開いているので、インバータ１７及
びインバータ１８からなるフリップフロップの保持デー
タは、次段のインバータ２０及びインバータ２１からな
るフリップフロップには保持されず、インバータ２０及
びインバータ２１からなるフリップフロップは前周期の
データを出力する。
間において、トライステートインバータ８が十分増幅動
作できるだけの最小時間を残して時間ｔ２より後に設定
した時間ｔ４から時間ｔ３までの期間に、制御信号φ２
が論理Ｈレベルとなり、制御信号φ２Ｂが論理Ｌレベル
となるので、トライステートインバータ８は、時間ｔ４
から時間ｔ３までの期間のみ通常のインバータとして動
作し、インバータ７の出力電圧を増幅して出力し、トラ
イステートインバータ８の出力電圧が、インバータ１７
及びインバータ１８からなるフリップフロップに保持さ
れ、スイッチ１９は開いているので、インバータ１７及
びインバータ１８からなるフリップフロップの保持デー
タは、次段のインバータ２０及びインバータ２１からな
るフリップフロップには保持されず、インバータ２０及
びインバータ２１からなるフリップフロップは前周期の
データを出力する。
【００４５】時間ｔ４から時間ｔ３までの期間に、Ｐチ
ャネルＭＯＳトランジスタ１１及びＮチャネルＭＯＳト
ランジスタ１６が導通状態であるため、インバータ７の
出力電圧即ちトライステートインバータ８の入力電圧が
論理閾値電圧付近のとき、トライステートインバータ８
には貫通電流が流れるが、トライステートインバータ８
の入力電圧を与えるインバータ７は、時間ｔ４より前の
時間ｔ２から増幅動作を開始し、時間ｔ４において既に
インバータ７の出力電圧は論理閾値電圧付近をはずれ安
定しているので、時間ｔ４から時間ｔ３までの期間にお
けるトライステートインバータ８の貫通電流は、本発明
の第１の実施の形態のコンパレータに比べ僅かとなる。
ャネルＭＯＳトランジスタ１１及びＮチャネルＭＯＳト
ランジスタ１６が導通状態であるため、インバータ７の
出力電圧即ちトライステートインバータ８の入力電圧が
論理閾値電圧付近のとき、トライステートインバータ８
には貫通電流が流れるが、トライステートインバータ８
の入力電圧を与えるインバータ７は、時間ｔ４より前の
時間ｔ２から増幅動作を開始し、時間ｔ４において既に
インバータ７の出力電圧は論理閾値電圧付近をはずれ安
定しているので、時間ｔ４から時間ｔ３までの期間にお
けるトライステートインバータ８の貫通電流は、本発明
の第１の実施の形態のコンパレータに比べ僅かとなる。
【００４６】また、時間ｔ２から時間ｔ４までの期間
に、制御信号φ２が論理Ｌレベルであり、制御信号φ２
Ｂが論理Ｈレベルであるため、トライステートインバー
タ８はハイインピーダンス状態とされ、貫通電流が完全
に零となる。
に、制御信号φ２が論理Ｌレベルであり、制御信号φ２
Ｂが論理Ｈレベルであるため、トライステートインバー
タ８はハイインピーダンス状態とされ、貫通電流が完全
に零となる。
【００４７】以上説明したように、本発明の第２の実施
の形態のコンパレータの構成によれば、トライステート
インバータ８及びスイッチ１９の制御を、時間ｔ２から
時間ｔ３までの増幅期間のうちの一部の期間に行うよう
にしたことにより、本発明の第１の実施の形態のコンパ
レータと同様に、回路素子数を削減することができるこ
とに加え、増幅期間におけるトライステートインバータ
８の貫通電流を低減することができ、したがって低消費
電流化及び低雑音化されたコンパレータを実現すること
ができるという効果が得られる。
の形態のコンパレータの構成によれば、トライステート
インバータ８及びスイッチ１９の制御を、時間ｔ２から
時間ｔ３までの増幅期間のうちの一部の期間に行うよう
にしたことにより、本発明の第１の実施の形態のコンパ
レータと同様に、回路素子数を削減することができるこ
とに加え、増幅期間におけるトライステートインバータ
８の貫通電流を低減することができ、したがって低消費
電流化及び低雑音化されたコンパレータを実現すること
ができるという効果が得られる。
【００４８】具体的な一例として、インバータ７及びト
ライステートインバータ８の電流能力を同等とした場
合、時間ｔ２から時間ｔ４までの期間が１周期の４分の
１程度であれば、コンパレータ単体又はアナログディジ
タルコンバータ全体として、１０〜２０％の消費電流を
削減することができる。
ライステートインバータ８の電流能力を同等とした場
合、時間ｔ２から時間ｔ４までの期間が１周期の４分の
１程度であれば、コンパレータ単体又はアナログディジ
タルコンバータ全体として、１０〜２０％の消費電流を
削減することができる。
【００４９】次に、図４は、本発明の第３の実施の形態
のコンパレータの構成図であり、本発明の第３の実施の
形態のコンパレータの構成と、本発明の第２の実施の形
態のコンパレータの構成との相違部分は、コンパレータ
の入力部分を平衡型に変更した部分であり、その他の構
成部分は同じであるため、同一構成部分には同一符号を
付し、詳細説明を省略する。
のコンパレータの構成図であり、本発明の第３の実施の
形態のコンパレータの構成と、本発明の第２の実施の形
態のコンパレータの構成との相違部分は、コンパレータ
の入力部分を平衡型に変更した部分であり、その他の構
成部分は同じであるため、同一構成部分には同一符号を
付し、詳細説明を省略する。
【００５０】図４に示すように、本発明の第３の実施の
形態のコンパレータは、信号電圧入力端子１と、基準電
圧入力端子２と、スイッチ２３と、スイッチ２４と、容
量２５と、容量２６と、インバータ２７と、インバータ
２８と、スイッチ２９と、スイッチ３０と、容量３１
と、容量３２と、スイッチ３３と、スイッチ３４と、ス
イッチ３５と、容量３６と、トライステートインバータ
８と、制御入力端子９と、インバータ１７と、インバー
タ１８と、スイッチ１９と、インバータ２０と、インバ
ータ２１と、出力端子２２と、を備えている。
形態のコンパレータは、信号電圧入力端子１と、基準電
圧入力端子２と、スイッチ２３と、スイッチ２４と、容
量２５と、容量２６と、インバータ２７と、インバータ
２８と、スイッチ２９と、スイッチ３０と、容量３１
と、容量３２と、スイッチ３３と、スイッチ３４と、ス
イッチ３５と、容量３６と、トライステートインバータ
８と、制御入力端子９と、インバータ１７と、インバー
タ１８と、スイッチ１９と、インバータ２０と、インバ
ータ２１と、出力端子２２と、を備えている。
【００５１】アナログ信号電圧は、信号電圧入力端子１
を介してスイッチ２３の一端に与えられ、容量２５の一
端がスイッチ２３の他端に接続され、インバータ２７の
入力端が容量２５の他端に接続される。
を介してスイッチ２３の一端に与えられ、容量２５の一
端がスイッチ２３の他端に接続され、インバータ２７の
入力端が容量２５の他端に接続される。
【００５２】スイッチ２９が、インバータ２７の出力端
とインバータ２７の入力端との間に接続され、トライス
テートインバータ８の入力端１３が、インバータ２７の
出力端に接続される。
とインバータ２７の入力端との間に接続され、トライス
テートインバータ８の入力端１３が、インバータ２７の
出力端に接続される。
【００５３】比較用の基準電圧は、基準電圧入力端子２
を介してスイッチ２４の一端に与えられ、容量２６の一
端がスイッチ２４の他端に接続され、インバータ２８の
入力端が容量２６の他端に接続される。
を介してスイッチ２４の一端に与えられ、容量２６の一
端がスイッチ２４の他端に接続され、インバータ２８の
入力端が容量２６の他端に接続される。
【００５４】スイッチ３０が、インバータ２８の出力端
とインバータ２８の入力端との間に接続され、一端に低
電位側電源電圧ＶＳＳが与えられる容量３６が、インバ
ータ２８の出力端に接続される。
とインバータ２８の入力端との間に接続され、一端に低
電位側電源電圧ＶＳＳが与えられる容量３６が、インバ
ータ２８の出力端に接続される。
【００５５】容量３６はインバータ２７及びインバータ
２８の負荷条件を一致させるためのダミー容量であり、
容量３６の容量値はトライステートインバータ８の入力
端１３の容量値と等しく設定される。
２８の負荷条件を一致させるためのダミー容量であり、
容量３６の容量値はトライステートインバータ８の入力
端１３の容量値と等しく設定される。
【００５６】容量３１の一端がインバータ２７の出力端
に接続され、スイッチ３４が容量３１の他端とインバー
タ２８の入力端との間に接続される。
に接続され、スイッチ３４が容量３１の他端とインバー
タ２８の入力端との間に接続される。
【００５７】容量３２の一端がインバータ２８の出力端
に接続され、スイッチ３３が容量３２の他端とインバー
タ２７の入力端との間に接続される。
に接続され、スイッチ３３が容量３２の他端とインバー
タ２７の入力端との間に接続される。
【００５８】スイッチ３５が、容量２５のスイッチ２３
側の一端と容量２６のスイッチ２４側の一端との間に接
続される。
側の一端と容量２６のスイッチ２４側の一端との間に接
続される。
【００５９】スイッチ２３、スイッチ２４、スイッチ２
９及びスイッチ３０は、制御信号φ１により開閉制御さ
れ、それぞれ、制御信号φ１が論理Ｈレベルのとき閉
じ、制御信号φ１が論理Ｌレベルのとき開く。
９及びスイッチ３０は、制御信号φ１により開閉制御さ
れ、それぞれ、制御信号φ１が論理Ｈレベルのとき閉
じ、制御信号φ１が論理Ｌレベルのとき開く。
【００６０】スイッチ３５は、制御信号φ１の反転信号
である制御信号φ１Ｂにより開閉制御され、制御信号φ
１Ｂが論理Ｈレベルのとき閉じ、制御信号φ１Ｂが論理
Ｌレベルのとき開く。
である制御信号φ１Ｂにより開閉制御され、制御信号φ
１Ｂが論理Ｈレベルのとき閉じ、制御信号φ１Ｂが論理
Ｌレベルのとき開く。
【００６１】トライステートインバータ８は、制御信号
φ２が論理Ｈレベルのとき通常のインバータとして動作
し、制御信号φ２が論理Ｌレベルのとき出力端１４がハ
イインピーダンス状態となる。
φ２が論理Ｈレベルのとき通常のインバータとして動作
し、制御信号φ２が論理Ｌレベルのとき出力端１４がハ
イインピーダンス状態となる。
【００６２】スイッチ１９は、制御信号φ２Ｂにより開
閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉
じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉
じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
【００６３】スイッチ３３及びスイッチ３４は、制御信
号φ３により開閉制御され、それぞれ、制御信号φ３が
論理Ｈレベルのとき閉じ、制御信号φ３が論理Ｌレベル
のとき開く。
号φ３により開閉制御され、それぞれ、制御信号φ３が
論理Ｈレベルのとき閉じ、制御信号φ３が論理Ｌレベル
のとき開く。
【００６４】次に動作を説明する。図５は、本発明の第
３の実施の形態のコンパレータの動作説明図である。先
ず、時間ｔ１から時間ｔ２までのサンプリング期間にお
いて、制御信号φ１が論理Ｈレベルとなり、制御信号φ
１Ｂが論理Ｌレベルとなり、制御信号φ２が論理Ｌレベ
ルとなり、制御信号φ２Ｂが論理Ｈレベルとなり、制御
信号φ３が論理Ｈレベルとなるので、スイッチ２３、ス
イッチ２４、スイッチ２９、スイッチ３０が閉じ、スイ
ッチ３５が開き、アナログ信号電圧が信号電圧入力端子
１からスイッチ２３を介して容量２５に入力され、同時
に、基準電圧が基準電圧入力端子２からスイッチ２４を
介して容量２６に入力される。
３の実施の形態のコンパレータの動作説明図である。先
ず、時間ｔ１から時間ｔ２までのサンプリング期間にお
いて、制御信号φ１が論理Ｈレベルとなり、制御信号φ
１Ｂが論理Ｌレベルとなり、制御信号φ２が論理Ｌレベ
ルとなり、制御信号φ２Ｂが論理Ｈレベルとなり、制御
信号φ３が論理Ｈレベルとなるので、スイッチ２３、ス
イッチ２４、スイッチ２９、スイッチ３０が閉じ、スイ
ッチ３５が開き、アナログ信号電圧が信号電圧入力端子
１からスイッチ２３を介して容量２５に入力され、同時
に、基準電圧が基準電圧入力端子２からスイッチ２４を
介して容量２６に入力される。
【００６５】このとき、インバータ２７の入力端と出力
端とがスイッチ２９により接続されるため、インバータ
２７の入力端及び出力端の電圧はインバータ２７の論理
閾値電圧に保たれ、容量２５にアナログ信号電圧とイン
バータ２７の論理閾値電圧との差電圧分の電荷が保存さ
れ、同時に、インバータ２８の入力端と出力端とがスイ
ッチ３０により接続されるため、インバータ２８の入力
端及び出力端の電圧はインバータ２８の論理閾値電圧に
保たれ、容量２６に基準電圧とインバータ２８の論理閾
値電圧との差電圧分の電荷が保存される。
端とがスイッチ２９により接続されるため、インバータ
２７の入力端及び出力端の電圧はインバータ２７の論理
閾値電圧に保たれ、容量２５にアナログ信号電圧とイン
バータ２７の論理閾値電圧との差電圧分の電荷が保存さ
れ、同時に、インバータ２８の入力端と出力端とがスイ
ッチ３０により接続されるため、インバータ２８の入力
端及び出力端の電圧はインバータ２８の論理閾値電圧に
保たれ、容量２６に基準電圧とインバータ２８の論理閾
値電圧との差電圧分の電荷が保存される。
【００６６】さらに、オフセットキャンセルのため、ス
イッチ３３及びスイッチ３４が閉じ、容量３１及び容量
３２には、トランジスタのばらつきにより生じるインバ
ータ２７の論理閾値電圧とインバータ２８の論理閾値電
圧との差電圧が充電される。
イッチ３３及びスイッチ３４が閉じ、容量３１及び容量
３２には、トランジスタのばらつきにより生じるインバ
ータ２７の論理閾値電圧とインバータ２８の論理閾値電
圧との差電圧が充電される。
【００６７】次に、時間ｔ２から時間ｔ３までの増幅期
間において、制御信号φ１が論理Ｌレベルとなり、制御
信号φ１Ｂが論理Ｈレベルとなるので、スイッチ２３、
スイッチ２４、スイッチ２９、スイッチ３０が開き、ス
イッチ３５が閉じ、容量２５及び容量２６に充電された
電荷が再配分され、インバータ２７及びインバータ２８
の入力端にはアナログ信号電圧と基準電圧との差電圧の
２分の１ずつが与えられ増幅される。
間において、制御信号φ１が論理Ｌレベルとなり、制御
信号φ１Ｂが論理Ｈレベルとなるので、スイッチ２３、
スイッチ２４、スイッチ２９、スイッチ３０が開き、ス
イッチ３５が閉じ、容量２５及び容量２６に充電された
電荷が再配分され、インバータ２７及びインバータ２８
の入力端にはアナログ信号電圧と基準電圧との差電圧の
２分の１ずつが与えられ増幅される。
【００６８】また、時間ｔ２から時間ｔ４までの期間に
制御信号φ３が論理Ｌレベルとなるので、容量３１及び
容量３２は一旦切り離され、時間ｔ４以降制御信号φ３
が論理Ｈレベルとなるので、インバータ２７及びインバ
ータ２８はオフセットキャンセルしながらラッチ動作に
入り、インバータ２７及びインバータ２８の出力電圧は
大きく増幅される。
制御信号φ３が論理Ｌレベルとなるので、容量３１及び
容量３２は一旦切り離され、時間ｔ４以降制御信号φ３
が論理Ｈレベルとなるので、インバータ２７及びインバ
ータ２８はオフセットキャンセルしながらラッチ動作に
入り、インバータ２７及びインバータ２８の出力電圧は
大きく増幅される。
【００６９】そして、時間ｔ４から時間ｔ３までの期間
にトライステートインバータ８による増幅が行われる。
にトライステートインバータ８による増幅が行われる。
【００７０】トライステートインバータ８、インバータ
１７、インバータ１８、スイッチ１９、インバータ２０
及びインバータ２１の動作については、本発明の第２の
実施の形態のコンパレータの動作と同じである。
１７、インバータ１８、スイッチ１９、インバータ２０
及びインバータ２１の動作については、本発明の第２の
実施の形態のコンパレータの動作と同じである。
【００７１】以上説明したように、本発明の第３の実施
の形態のコンパレータの構成によれば、平衡型のコンパ
レータとしたことにより、本発明の第２の実施の形態の
コンパレータと同様に、回路素子数を削減することがで
き、増幅期間におけるトライステートインバータ８の貫
通電流を低減することができ、したがって低消費電流化
及び低雑音化され、さらに同相雑音の影響を受けにくい
コンパレータを実現することができるという効果が得ら
れる。
の形態のコンパレータの構成によれば、平衡型のコンパ
レータとしたことにより、本発明の第２の実施の形態の
コンパレータと同様に、回路素子数を削減することがで
き、増幅期間におけるトライステートインバータ８の貫
通電流を低減することができ、したがって低消費電流化
及び低雑音化され、さらに同相雑音の影響を受けにくい
コンパレータを実現することができるという効果が得ら
れる。
【００７２】次に、図６は、本発明の第４の実施の形態
のコンパレータの構成図であり、本発明の第４の実施の
形態のコンパレータの構成と、本発明の第２の実施の形
態のコンパレータの構成との相違部分は、インバータ１
８がトライステートインバータ３７に変更され、インバ
ータ２１がトライステートインバータ３９に変更される
部分である。その他の構成部分は同じであるため、同一
構成部分には同一符号を付し、詳細説明を省略する。
のコンパレータの構成図であり、本発明の第４の実施の
形態のコンパレータの構成と、本発明の第２の実施の形
態のコンパレータの構成との相違部分は、インバータ１
８がトライステートインバータ３７に変更され、インバ
ータ２１がトライステートインバータ３９に変更される
部分である。その他の構成部分は同じであるため、同一
構成部分には同一符号を付し、詳細説明を省略する。
【００７３】トライステートインバータ８は、制御信号
φ２が論理Ｈレベルのとき通常のインバータとして動作
し、制御信号φ２が論理Ｌレベルのとき出力端１４がハ
イインピーダンス状態となる。
φ２が論理Ｈレベルのとき通常のインバータとして動作
し、制御信号φ２が論理Ｌレベルのとき出力端１４がハ
イインピーダンス状態となる。
【００７４】スイッチ１９は、制御信号φ２Ｂにより開
閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉
じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉
じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
【００７５】トライステートインバータ３７は、制御入
力端子３８に与えられる制御信号φ２Ｂが論理Ｈレベル
のとき通常のインバータとして動作し、制御信号φ２Ｂ
が論理Ｌレベルのとき出力端がハイインピーダンス状態
となる。
力端子３８に与えられる制御信号φ２Ｂが論理Ｈレベル
のとき通常のインバータとして動作し、制御信号φ２Ｂ
が論理Ｌレベルのとき出力端がハイインピーダンス状態
となる。
【００７６】トライステートインバータ３９は、制御入
力端子４０に与えられる制御信号φ２が論理Ｈレベルの
とき通常のインバータとして動作し、制御信号φ２が論
理Ｌレベルのとき出力端がハイインピーダンス状態とな
る。
力端子４０に与えられる制御信号φ２が論理Ｈレベルの
とき通常のインバータとして動作し、制御信号φ２が論
理Ｌレベルのとき出力端がハイインピーダンス状態とな
る。
【００７７】次に動作を説明する。制御信号φ２が論理
Ｌレベルとなり、制御信号φ２Ｂが論理Ｈレベルとなる
と、トライステートインバータ８は、出力端１４がハイ
インピーダンス状態となり、スイッチ１９が閉じるの
で、ラッチ手段としての正帰還接続されたインバータ１
７及びトライステートインバータ３７からなるフリップ
フロップが保持しているデータが、次段のインバータ２
０に出力される。
Ｌレベルとなり、制御信号φ２Ｂが論理Ｈレベルとなる
と、トライステートインバータ８は、出力端１４がハイ
インピーダンス状態となり、スイッチ１９が閉じるの
で、ラッチ手段としての正帰還接続されたインバータ１
７及びトライステートインバータ３７からなるフリップ
フロップが保持しているデータが、次段のインバータ２
０に出力される。
【００７８】また、制御信号φ２が論理Ｈレベルとな
り、制御信号φ２Ｂが論理Ｌレベルとなると、トライス
テートインバータ８は通常のインバータとして動作し、
トライステートインバータ８の出力電圧がインバータ１
７に与えられるが、スイッチ１９は開くので、ラッチ手
段としての正帰還接続されたインバータ２０及びトライ
ステートインバータ３９からなるフリップフロップがデ
ータを保持して出力する。
り、制御信号φ２Ｂが論理Ｌレベルとなると、トライス
テートインバータ８は通常のインバータとして動作し、
トライステートインバータ８の出力電圧がインバータ１
７に与えられるが、スイッチ１９は開くので、ラッチ手
段としての正帰還接続されたインバータ２０及びトライ
ステートインバータ３９からなるフリップフロップがデ
ータを保持して出力する。
【００７９】したがって、それぞれのフリップフロップ
へのデータ書き込み時に、トライステートインバータ８
の出力電圧とトライステートインバータ３７の出力電圧
が異なっているときでも、トライステートインバータ８
及びトライステートインバータ３７の貫通電流を防止す
ることができ、同様に、インバータ１７の出力電圧とト
ライステートインバータ３９の出力電圧が異なっている
ときでも、インバータ１７及びトライステートインバー
タ３９の貫通電流を防止することができる。
へのデータ書き込み時に、トライステートインバータ８
の出力電圧とトライステートインバータ３７の出力電圧
が異なっているときでも、トライステートインバータ８
及びトライステートインバータ３７の貫通電流を防止す
ることができ、同様に、インバータ１７の出力電圧とト
ライステートインバータ３９の出力電圧が異なっている
ときでも、インバータ１７及びトライステートインバー
タ３９の貫通電流を防止することができる。
【００８０】以上説明したように、本発明の第４の実施
の形態のコンパレータの構成によれば、本発明の第２の
実施の形態のコンパレータと同様に、回路素子数を削減
することができ、本発明の第２の実施の形態のコンパレ
ータに比べ、さらに貫通電流を低減することができ、し
たがって大幅に低消費電流化及び低雑音化されたコンパ
レータを実現することができるという効果が得られる。
の形態のコンパレータの構成によれば、本発明の第２の
実施の形態のコンパレータと同様に、回路素子数を削減
することができ、本発明の第２の実施の形態のコンパレ
ータに比べ、さらに貫通電流を低減することができ、し
たがって大幅に低消費電流化及び低雑音化されたコンパ
レータを実現することができるという効果が得られる。
【００８１】次に、図７は、本発明の第５の実施の形態
のアナログディジタルコンバータの構成図である。図７
に示すように、本発明の第５の実施の形態のアナログデ
ィジタルコンバータは、アナログ信号入力端子４１と、
抵抗ラダー４２と、エンコーダ４３と、ディジタル信号
出力端子４４と、コンパレータ５１〜５ｎ（ｎは自然
数）と、を備えている。
のアナログディジタルコンバータの構成図である。図７
に示すように、本発明の第５の実施の形態のアナログデ
ィジタルコンバータは、アナログ信号入力端子４１と、
抵抗ラダー４２と、エンコーダ４３と、ディジタル信号
出力端子４４と、コンパレータ５１〜５ｎ（ｎは自然
数）と、を備えている。
【００８２】コンパレータ５１〜５ｎのそれぞれには、
図１に示す本発明の第１の実施の形態のコンパレータが
適用される。
図１に示す本発明の第１の実施の形態のコンパレータが
適用される。
【００８３】コンパレータ５１〜５ｎのそれぞれが備え
る信号電圧入力端子１に対し、アナログ信号入力端子４
１を介して同一のアナログ信号電圧が入力される。
る信号電圧入力端子１に対し、アナログ信号入力端子４
１を介して同一のアナログ信号電圧が入力される。
【００８４】分圧手段としての抵抗ラダー４２が、高電
位側電圧ＶＲＨと低電位側電圧ＶＲＬとを直列接続され
た抵抗群により分圧して、互いに異なるｎレベルの基準
電圧を生成し、コンパレータ５１〜５ｎのそれぞれが備
える基準電圧入力端子２に対し、対応する基準電圧を与
える。
位側電圧ＶＲＨと低電位側電圧ＶＲＬとを直列接続され
た抵抗群により分圧して、互いに異なるｎレベルの基準
電圧を生成し、コンパレータ５１〜５ｎのそれぞれが備
える基準電圧入力端子２に対し、対応する基準電圧を与
える。
【００８５】エンコーダ４３が、コンパレータ５１〜５
ｎのそれぞれの比較結果出力を受け、比較結果に対応す
るコードに符号化して、符号化ディジタル信号をディジ
タル信号出力端子４４に出力する。
ｎのそれぞれの比較結果出力を受け、比較結果に対応す
るコードに符号化して、符号化ディジタル信号をディジ
タル信号出力端子４４に出力する。
【００８６】以上説明したように、本発明の第５の実施
の形態のアナログディジタルコンバータの構成によれ
ば、コンパレータ５１〜５ｎとして本発明の第１の実施
の形態のコンパレータを適用したことにより、アナログ
ディジタルコンバータ全体の回路素子数を削減すること
ができるという効果が得られる。
の形態のアナログディジタルコンバータの構成によれ
ば、コンパレータ５１〜５ｎとして本発明の第１の実施
の形態のコンパレータを適用したことにより、アナログ
ディジタルコンバータ全体の回路素子数を削減すること
ができるという効果が得られる。
【００８７】なお、本発明の第５の実施の形態のアナロ
グディジタルコンバータにおいて、コンパレータ５１〜
５ｎとして本発明の第１の実施の形態のコンパレータを
適用したが、これに代えて本発明の第２、第３及び第４
の実施の形態のコンパレータのうちの何れも適用するこ
とができ、本発明の第２、第３及び第４の実施の形態の
コンパレータによる効果と同じ効果が得られる。
グディジタルコンバータにおいて、コンパレータ５１〜
５ｎとして本発明の第１の実施の形態のコンパレータを
適用したが、これに代えて本発明の第２、第３及び第４
の実施の形態のコンパレータのうちの何れも適用するこ
とができ、本発明の第２、第３及び第４の実施の形態の
コンパレータによる効果と同じ効果が得られる。
【００８８】
【発明の効果】本発明による効果は、回路素子数が削減
され、また貫通電流が低減されることにより低消費電流
化及び低雑音化され、さらに同相雑音の影響を受けにく
いコンパレータ及びアナログディジタルコンバータを実
現することができることである。
され、また貫通電流が低減されることにより低消費電流
化及び低雑音化され、さらに同相雑音の影響を受けにく
いコンパレータ及びアナログディジタルコンバータを実
現することができることである。
【００８９】
【図１】本発明の第１及び第２の実施の形態のコンパレ
ータの構成図である。
ータの構成図である。
【図２】本発明の第１の実施の形態のコンパレータの動
作説明図である。
作説明図である。
【図３】本発明の第２の実施の形態のコンパレータの動
作説明図である。
作説明図である。
【図４】本発明の第３の実施の形態のコンパレータの構
成図である。
成図である。
【図５】本発明の第３の実施の形態のコンパレータの動
作説明図である。
作説明図である。
【図６】本発明の第４の実施の形態のコンパレータの構
成図である。
成図である。
【図７】本発明の第５の実施の形態のアナログディジタ
ルコンバータの構成図である。
ルコンバータの構成図である。
【図８】従来例のアナログディジタルコンバータの構成
図である。
図である。
【図９】従来例のアナログディジタルコンバータにおけ
るデータ保持回路の構成図である。
るデータ保持回路の構成図である。
１ 信号電圧入力端子 ２ 基準電圧入力端子 ３、４、６、１９、２３、２４、２９、３０、３３、３
４、３５ スイッチ ５、２５、２６、３１、３２、３６ 容量 ７、１０、１７、１８、２０、２１、２７、２８ イ
ンバータ ８、３７、３９ トライステートインバータ ９、３８、４０ 制御入力端子 １１、１２ ＰチャネルＭＯＳトランジスタ １５、１６ ＮチャネルＭＯＳトランジスタ ２２ 出力端子 ４１ アナログ信号入力端子 ４２ 抵抗ラダー ４３ エンコーダ ４４ ディジタル信号出力端子 ５１〜５ｎ、６１〜６ｎ コンパレータ ７１〜７ｎ データ保持回路 ８１ データ入力端子 ８２、８５ スイッチ ８３、８４、８６、８７ インバータ ８８ データ出力端子
４、３５ スイッチ ５、２５、２６、３１、３２、３６ 容量 ７、１０、１７、１８、２０、２１、２７、２８ イ
ンバータ ８、３７、３９ トライステートインバータ ９、３８、４０ 制御入力端子 １１、１２ ＰチャネルＭＯＳトランジスタ １５、１６ ＮチャネルＭＯＳトランジスタ ２２ 出力端子 ４１ アナログ信号入力端子 ４２ 抵抗ラダー ４３ エンコーダ ４４ ディジタル信号出力端子 ５１〜５ｎ、６１〜６ｎ コンパレータ ７１〜７ｎ データ保持回路 ８１ データ入力端子 ８２、８５ スイッチ ８３、８４、８６、８７ インバータ ８８ データ出力端子
Claims (9)
- 【請求項１】 信号電圧と基準電圧とを選択して出力す
る第１のスイッチ手段と、前記第１のスイッチ手段の出
力を一端に受ける容量と、入力端が前記容量の他端に接
続される第１のインバータと、前記第１のインバータの
出力端と前記第１のインバータの前記入力端との間に接
続される第２のスイッチ手段と、入力端が前記出力端に
接続されるトライステートインバータと、入力端が前記
トライステートインバータの出力端に接続される第１の
ラッチ手段と、一端が前記第１のラッチ手段の出力端に
接続される第３のスイッチ手段と、入力端が前記第３の
スイッチ手段の他端に接続される第２のラッチ手段と、
を備えることを特徴とするコンパレータ。 - 【請求項２】 信号電圧を一端に受ける第１のスイッチ
手段と、一端が前記第１のスイッチ手段の他端に接続さ
れる第１の容量と、入力端が前記容量の他端に接続され
る第１のインバータと、前記第１のインバータの出力端
と前記第１のインバータの前記入力端との間に接続され
る第２のスイッチ手段と、入力端が前記出力端に接続さ
れるトライステートインバータと、入力端が前記トライ
ステートインバータの出力端に接続される第１のラッチ
手段と、一端が前記第１のラッチ手段の出力端に接続さ
れる第３のスイッチ手段と、入力端が前記第３のスイッ
チ手段の他端に接続される第２のラッチ手段と、基準電
圧を一端に受ける第４のスイッチ手段と、一端が前記第
４のスイッチ手段の他端に接続される第２の容量と、入
力端が前記第２の容量の他端に接続される第２のインバ
ータと、前記第２のインバータの出力端と前記第２のイ
ンバータの前記入力端との間に接続される第５のスイッ
チ手段と、前記第２のインバータの前記出力端に接続さ
れる第３の容量と、一端が前記第１のインバータの前記
出力端に接続される第４の容量と、前記第４の容量の他
端と前記第２のインバータの前記入力端との間に接続さ
れる第６のスイッチ手段と、一端が前記第２のインバー
タの前記出力端に接続される第５の容量と、前記第５の
容量の他端と前記第１のインバータの前記入力端との間
に接続される第７のスイッチ手段と、前記第１の容量の
前記一端と前記第２の容量の前記一端との間に接続され
る第８のスイッチ手段と、を備えることを特徴とするコ
ンパレータ。 - 【請求項３】 信号電圧と基準電圧とを選択して出力す
る第１のスイッチ手段と、前記第１のスイッチ手段の出
力を一端に受ける容量と、入力端が前記容量の他端に接
続される第１のインバータと、前記第１のインバータの
出力端と前記第１のインバータの前記入力端との間に接
続される第２のスイッチ手段と、入力端が前記出力端に
接続される第１のトライステートインバータと、入力端
が前記第１のトライステートインバータの出力端に接続
される第２のインバータと、入力端が前記第２のインバ
ータの出力端に接続され出力端が前記第２のインバータ
の前記入力端に接続される第２のトライステートインバ
ータと、一端が前記第２のインバータの前記出力端に接
続される第３のスイッチ手段と、入力端が前記第３のス
イッチ手段の他端に接続される第４のインバータと、入
力端が前記第４のインバータの出力端に接続され出力端
が前記第４のインバータの前記入力端に接続される第３
のトライステートインバータと、を備えることを特徴と
するコンパレータ。 - 【請求項４】 前記第１のスイッチ手段により前記信号
電圧が選択され、前記第２のスイッチ手段が閉じ、前記
トライステートインバータの前記出力端がハイインピー
ダンス状態となり、前記第３のスイッチ手段が閉じる期
間の後に、前記第１のスイッチ手段により前記基準電圧
が選択され、前記第２のスイッチ手段が開き、前記トラ
イステートインバータがインバータとして動作し、前記
第３のスイッチ手段が開く期間を有することを特徴とす
る請求項１記載のコンパレータ。 - 【請求項５】 前記第１のスイッチ手段、前記第２のス
イッチ手段、前記第４のスイッチ手段及び前記第５のス
イッチ手段が閉じ、前記第８のスイッチ手段が開き、前
記トライステートインバータの前記出力端がハイインピ
ーダンス状態となり、前記第３のスイッチ手段が閉じる
期間の後に、前記第１のスイッチ手段、前記第２のスイ
ッチ手段、前記第４のスイッチ手段及び前記第５のスイ
ッチ手段が開き、前記第８のスイッチ手段が閉じ、前記
トライステートインバータがインバータとして動作し、
前記第３のスイッチ手段が開く期間を有することを特徴
とする請求項２記載のコンパレータ。 - 【請求項６】 前記第１のスイッチ手段により前記信号
電圧が選択され、前記第２のスイッチ手段が閉じ、前記
第１のトライステートインバータの前記出力端及び前記
第３のトライステートインバータの前記出力端がハイイ
ンピーダンス状態となり、前記第２のトライステートイ
ンバータがインバータとして動作し、前記第３のスイッ
チ手段が閉じる期間の後に、前記第１のスイッチ手段に
より前記基準電圧が選択され、前記第２のスイッチ手段
が開き、前記第１のトライステートインバータ及び前記
第３のトライステートインバータがインバータとして動
作し、前記第２のトライステートインバータの前記出力
端がハイインピーダンス状態となり、前記第３のスイッ
チ手段が開く期間を有することを特徴とする請求項３記
載のコンパレータ。 - 【請求項７】 同一の信号電圧を受ける複数の請求項１
記載のコンパレータと、前記コンパレータのそれぞれに
基準電圧を与える分圧手段と、前記コンパレータのそれ
ぞれの出力を受け符号化ディジタル信号を出力するエン
コーダと、を備えることを特徴とするアナログディジタ
ルコンバータ。 - 【請求項８】 同一の信号電圧を受ける複数の請求項２
記載のコンパレータと、前記コンパレータのそれぞれに
基準電圧を与える分圧手段と、前記コンパレータのそれ
ぞれの出力を受け符号化ディジタル信号を出力するエン
コーダと、を備えることを特徴とするアナログディジタ
ルコンバータ。 - 【請求項９】 同一の信号電圧を受ける複数の請求項３
記載のコンパレータと、前記コンパレータのそれぞれに
基準電圧を与える分圧手段と、前記コンパレータのそれ
ぞれの出力を受け符号化ディジタル信号を出力するエン
コーダと、を備えることを特徴とするアナログディジタ
ルコンバータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001156542A JP3621358B2 (ja) | 2001-05-25 | 2001-05-25 | コンパレータ及びアナログディジタルコンバータ |
| TW091110430A TW561693B (en) | 2001-05-25 | 2002-05-17 | Comparator and analog-to-digital converter |
| US10/151,415 US6624667B2 (en) | 2001-05-25 | 2002-05-20 | Comparator and analog-to-digital converter |
| CNB021203555A CN1252925C (zh) | 2001-05-25 | 2002-05-23 | 比较器和模数转换器 |
| KR1020020028614A KR20020090315A (ko) | 2001-05-25 | 2002-05-23 | 비교기 및 아날로그-디지털 변환기 |
| EP02090186A EP1261128A3 (en) | 2001-05-25 | 2002-05-24 | Comparator and analog-to-digital converter |
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|---|---|---|---|
| JP2001156542A JP3621358B2 (ja) | 2001-05-25 | 2001-05-25 | コンパレータ及びアナログディジタルコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002353787A true JP2002353787A (ja) | 2002-12-06 |
| JP3621358B2 JP3621358B2 (ja) | 2005-02-16 |
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ID=19000537
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP3621358B2 (ja) |
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| CN (1) | CN1252925C (ja) |
| TW (1) | TW561693B (ja) |
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|---|---|---|---|---|
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