TWI470939B - 類比至數位轉換器及其相關之校準比較器 - Google Patents

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Description

類比至數位轉換器及其相關之校準比較器
本發明係指一種用於一逐次漸進式類比至數位轉換器及其相關之校準比較器，尤指一種可大幅降低電能消耗與減少晶片使用面積的逐次漸進式類比至數位轉換器及其相關之校準比較器。
類比至數位轉換器(Analog to Digital Converter)可將真實世界中的類比訊號轉換為數位資料，再交由數位訊號處理裝置處理。隨著科技日趨普及，許多產品都具備多媒體功能，例如，影像及聲音訊號的壓縮或辨識，就必然包含有將影像及聲音的類比訊號，經由類比至數位轉換器轉換為數位資料，然後輸出給數位訊號處理器，進行資料之運算，再儲存於數位資料儲存裝置，或經由網路傳播。除此之外，各式感測元件的使用，例如，數位體溫計就是利用溫度感測器，產生類比的溫度訊號，經由類比至數位轉換器，將溫度訊號轉成數位型式，加以運算、校正及顯示。除此之外，在醫學、通訊及控制等領域，類比至數位轉換器的使用也愈來愈頻繁，幾乎可以說是無所不在。其中，逐次漸進式類比至數位轉換器(Successive Approximation Analog to Digital Converter，簡稱為SAR ADC)是類比至數位轉換器的一種常見的特殊型式，常見於取樣頻率屬於中等資料量或較低速的應用。
請參考第1圖，第1圖為習知技術中一逐次漸進式類比至數位轉換器10之示意圖。類比至數位轉換器10包含一取樣及保持電路100、一比較器102、一漸進式演算控制單元104及一數位至類比轉換器106。類比至數位轉換器10的操作方式如下，首先，取樣及保持電路100將一輸入訊號VIN取樣並維持在一取樣電壓VSIN。比較器102比較輸入取樣電壓VSIN與一類比電壓VCOM的大小，並將其比較結果輸出到漸進式演算控制單元104。漸進式演算控制單元104根據比較器102所輸出的比較結果，產生一數位資料DK，而數位至類比轉換器106則將數位資料DK轉換為類比電壓VCOM，並輸出到比較器102。
在類比至數位轉換器10中，漸進式控制單元104係根據比較器102的比較結果，以一次產生一個有效位元的方式，逐次產生具有多個有效位元的數位資料DK，使數位至類比轉換器106產生之類比電壓VCOM趨近於取樣電壓VSIN。依此循環，直到產生所有有效位元為止。一般而言，有效位元的數目與類比至數位轉換器10的精密度有關，有效位元的數目愈多，通常精密度就愈高，而上述的數位至類比轉換及比較的循環次數也就愈多。
然而，傳統逐次漸進式類比至數位轉換器必須具備一獨立的數位至類比轉換單元，因而衍生出一些技術上的困難點，茲敘述如下。請參考第2圖，第2圖為一以七位元為例之電荷重分配逐次漸進式類比至數位轉換器(Charge-Redistribution SAR ADC)20之示意圖。類比至數位轉換器20包含一取樣及保持電路200(未示於圖中)、一比較器202、一漸進式演算控制單元204、一數位至類比轉換單元206及一參考電壓輸出單元208。類比至數位轉換器20之架構與運作方式是類比至數位轉換器10一種特殊且常見的型式，特殊之處在於類比至數位轉換器20係利用一種電荷重分配的技術，達到數位至類比轉換的功能。另外，數位至類比轉換單元206，係由具不同電容值的電容C1～C7及電路開關S0～S7所形成。由於當電容C1～C7的端點位於同一電壓時，電容值大小決定儲存電荷的數量多少，數位至類比轉換單元206所包含的不同電容之間需具有精準的比例關係，進而可使電容C1～C7所儲存的電荷數量，以及數位至類比轉換單元206所輸出的類比電壓具足夠準確性。因此，電容C1～C7的電荷數量相對於電壓的線性度必須非常良好，以獲得精確的類比至數位轉換，而金屬-絕緣體-金屬式電容(Metal-Insulator-Metal，MIM)便符合上述條件。在習知半導體技術中，以金屬-絕緣體-金屬所建構的電容，其電荷數量相對於電壓的線性度遠較金屬氧化半導體式電容(MOS Capacitor)優良。然而，金屬-絕緣體-金屬式電容的單位面積電容值約1～2(fF/μm2 )，遠小於金屬氧化半導體式電容的單位面積電容值(約7fF/μm2 )。換句話說，相對於同樣的電容值，金屬-絕緣體-金屬式電容需占用大數倍的晶片面積。但是，金屬氧化半導體式電容的線性度不如金屬-絕緣體-金屬式電容，因此在類比至數位轉換器20的設計中不被採用。
除此之外，無論是類比至數位轉換器10的架構、或是類比至數位轉換器20的特殊架構，其中的數位至類比轉換單元206皆需使用參考電壓輸出單元208提供參考電壓VREF。根據實驗結果顯示，參考電壓輸出單元208所消耗的電力，大約占整體類比數位轉換器20所消耗電力的一半。然而，數位至類比轉換單元206是類比至數位轉換器20運作時不可或缺的部份，因此所耗費的大量電力亦不能免除。同時，由於參考電壓輸出單元208的電能消耗較大，類比至數位轉換器20也需耗費較大電能以維持其正常運作。
因此，本發明的目的即在於提供一種逐次漸進式類比至數位轉換器及其相關之校準比較器。
本發明揭露一種節省電源消耗之一類比至數位轉換器，包含有一取樣並保持單元，耦接於一外部差動輸入訊號，根據一取樣頻率訊號，取樣、保持及輸出一差動取樣訊號；一漸進式控制單元，耦接於該整合數位至類比轉換器的校準比較器，根據該比較器之比較結果，輸出一記憶體位址，並於類比至數位轉換完成時，輸出一轉換結果；一查找記憶體，耦接於該整合數位至類比轉換器的校準比較器及該漸進式控制單元，根據該記憶體位址，輸出一數位資料至該整合數位至類比轉換器的校準比較器之該複數個數位資料輸入埠；以及一校準比較器，耦接於該取樣並保持單元、該漸進式控制單元及該查找記憶體，比較該差動取樣訊號及一內建等效漂移電壓，輸出一比較結果，包含有一正輸入端，用來接收一差動取樣訊號之一正向訊號；一負輸入端，用來接收該差動取樣訊號之一負向訊號；一時序訊號輸入端，用來接收一時序訊號；一數位資料埠，用來接收一數位資料；一栓鎖單元，包含有一第一比較端、一第二比較端，一第一輸出端及一第二輸出端，用來比較該第一比較端與該第二比較端之一電路係數值之大小，以決定該第一輸出端及該第二輸出端之狀態值；一啟動開關，包含有一第一端，一第二端耦接於該時序訊號輸入端，及一第三端耦接於一地端，用來根據該時序訊號的大小，控制該第一端至該第三端的訊號連結；一第一可控可變電阻，耦接於該正輸入端、該栓鎖單元之該第一比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該正向訊號，調整該栓鎖單元之該第一比較端至該啟動開關之該第一端間之電阻值；一第二可控可變電阻，耦接於該負輸入端、該栓鎖單元之該第二比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該負向訊號，調整該栓鎖單元之該第二比較端至該啟動開關之該第一端間之電阻值；一重置開關模組，耦接於該時序訊號輸入端及該栓鎖單元，用來根據該時序訊號的大小，控制該栓鎖單元的狀態；一可控電容裝置，耦接於該栓鎖單元之該第一比較端、該栓鎖單元之該第二比較端及該地端，用來根據一數位資料，控制該第一比較端及該第二比較端至該地端的電容值；以及一輸出端，耦接於該栓鎖單元之該第一輸出端，用來輸出一比較結果。
本發明另揭露一種用於一逐次漸進式類比至數位轉換器的校準比較器，包含有一正輸入端，用來接收一差動取樣訊號之一正向訊號；一負輸入端，用來接收該差動取樣訊號之一負向訊號；一時序訊號輸入端，用來接收一時序訊號；一數位資料埠，用來接收一數位資料；一栓鎖單元，包含有一第一比較端、一第二比較端，一第一輸出端及一第二輸出端，用來比較該第一比較端與該第二比較端之一電路係數值之大小，以決定該第一輸出端及該第二輸出端之狀態值；一啟動開關，包含有一第一端，一第二端耦接於該時序訊號輸入端，及一第三端耦接於一地端，用來根據該時序訊號的大小，控制該第一端至該第三端的訊號連結；一第一可控可變電阻，耦接於該正輸入端、該栓鎖單元之該第一比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該正向訊號，調整該栓鎖單元之該第一比較端至該啟動開關之該第一端間之電阻值；一第二可控可變電阻，耦接於該負輸入端、該栓鎖單元之該第二比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該負向訊號，調整該栓鎖單元之該第二比較端至該啟動開關之該第一端間之電阻值；一重置開關模組，耦接於該時序訊號輸入端及該栓鎖單元，用來根據該時序訊號的大小，控制該栓鎖單元的狀態；一可控電容裝置，耦接於該栓鎖單元之該第一比較端、該栓鎖單元之該第二比較端及該地端，用來根據一數位資料，控制該第一比較端及該第二比較端至該地端的電容值；以及一輸出端，耦接於該栓鎖單元之該第一輸出端，用來輸出一比較結果。
習知技術中的類比至數位轉換器必須採用以金屬-絕緣體-金屬所建構的電容，導致晶片面積大增。究其原因，實係習知技術中的類比至數位轉換器之架構上的限制所導致。其中，最主要的原因在於習知技術必須採用電壓相對於電荷線性度良好之電容，否則類比至數位的轉換結果就會有相當大的誤差。此外，參考電壓VREF的存在，亦使習知技術中的類比至數位轉換器耗能較大。
如本發明之發明內容中所述，本發明的目的即在於提供一逐次漸進式類比至數位轉換器的全新架構，使用一校準模式及方法，使其可採用線性度較差的電容，而不影響轉換結果的精確度。並且，本發明之全新架構因不需使用如習知技術中的參考電壓VREF，因而可使耗電量大的問題一併得到解決。為方便清楚陳述本發明的操作方法及其實施方式，茲將本發明之實施方法、原理及形成要件，敘述於下：請參考第3A圖，第3A圖為本發明之一逐次漸進式類比至數位轉換器60之架構示意圖。類比數位轉換器60包含有一取樣並保持單元600、一漸進式控制單元602、一查找記憶體604及校準比較器30。其中，取樣並保持單元600係根據一取樣頻率訊號(未示於圖中)，接收一外部輸入差動訊號VIN，加以取樣，成為差動取樣訊號VSIN，並傳送至校準比較器30。漸進式控制單元602耦接於校準比較器30及查找記憶體604，用來控制類比至數位轉換器60的運作。漸進式控制單元602根據比較器的比較結果COMP，輸出一記憶體位址ADDR到查找記憶體604，並於類比至數位的動作全部完成時，輸出類比至數位轉換的轉換結果。此外，查找記憶體604耦接於校準比較器30及漸進式控制單元602，根據漸進式控制單元602所給予之記憶體位址ADDR，輸出一數位資料D至校準比較器30。
為提供類比至數位轉換器60適當的校準功能，必須附加一校準模組。請參考第3B圖，第3B圖為用於逐次漸進式類比數位轉換器60之一校準模組70之示意圖。校準模組70係操作於校準模式。其中，校準模組70包含有一標準電壓源700、一電壓選擇開關702、一校準控制器704、一計數器706以及一記憶體708。當類比數位轉換器60進入校準模式操作時，標準電壓源700用來在一電壓上標值VA及一電壓下標值VB之間，提供一定數量的標準電壓VD_1～VD_N。較佳地，這些標準電壓係平均分佈於電壓上標值VA及電壓下標值VB之間，其實施方式為串聯電阻R_1～R_K，其中一端耦接於電壓上標值VA，另一端耦接於電壓下標值VB，電阻與電阻之間即可耦接出所需之標準電壓VD_1～VD_N。電壓選擇開關702耦接於標準電壓源700，用來從上述標準電壓VD_1～VD_N中，選擇其中之一標準電壓SVD輸出至校準比較器。計數器706耦接於校準比較器30，用來提供數位資料DD。此數位資料DD係用來調整一等效漂移電壓EOV(關於等效漂移電壓EOV，請詳閱以下說明)。較佳地，當電壓選擇開關702耦接於一新的標準電壓VD_1～VD_N時，計數器706從最小值開始往上計數、或從最大值開始往下計數，用來根據校準比較器60的比較結果，決定計數器706是否應繼續計數。當比較結果顯示標準電壓值及等效漂移電壓EOV相等時(實際上，僅能判斷出達到最接近相等或次接近相等的狀態)，計數器706即停止計數，並耦接至下一個標準電壓。
另外，在第3B圖中，記憶體708係耦接於計數器706及電壓選擇開關702，用來當校準比較器30顯示等效漂移電壓EOV與標準電壓值相等時，於記憶體708中記錄此時之計數器706的計數值及標準電壓值(或是對應於標準電壓值之索引值或編號)。較佳地，記憶體708係為與類比至數位轉換器60共用的查找記憶體704。例如，有N個標準電壓VD_1～VD_N，當校準完成時，記憶體708應有N筆資料。此外，校準控制器704係耦接於電壓選擇開關702、計數器706及記憶體708，用來根據校準比較器30的比較結果，控制電壓選擇開關702、計數器706及記憶體708的動作。當電壓選擇開關702連接到一新的標準電壓VD_1～VD_N時，校準控制器704命令計數器706重新開始計數。當校準比較器30顯示等效漂移電壓EOV與標準電壓值達到最接近或次接近的狀態時，校準控制器704命令記憶體708記錄此時之標準電壓值(或對應於標準電壓值之一索引值或編號)及計數器706的計數值，直到所有標準電壓VD_1～VD_N都校準結束。
當逐次漸進式類比數位轉換器中校準模組70完成校準動作之後，本發明將自動轉換至第3A圖中之類比至數位轉換器60的正常操作模式。其中，有關校準模式與正常操作模式之間資料路徑(Data Path)的轉換所需之調變控制(Switching Control)電路當屬本領域具一般知識者所熟知，並根據上列描述予以實現，故不贅述或明示於圖中。
關於校準比較器30的細部結構，請參考第3C圖，第3C圖所示為本發明實施例之一校準比較器30之示意圖。校準比較器30包含一正輸入端IN_P、一負輸入端IN_N、一時序訊號輸入端314、一數位資料埠312、一重置開關模組300、一啟動開關302、一栓鎖單元304、一第一可控可變電阻306、一第二可控可變電阻308及一可控電容裝置310。正輸入端IN_P及負輸入端IN_N分別用來接收差動取樣訊號之正、負向訊號。較佳地，外部輸入差動訊號VIN經取樣後，成為差動取樣訊號VSIN，差動取樣訊號VSIN的正相訊號係耦接於校準比較器30的正輸入端IN_P，差動取樣訊號VSIN的負相訊號則係耦接於校準比較器30的負輸入端IN_N；此外，用於校準模式的電壓選擇開關702亦可將標準電壓SVD輸出至校準比較器的正輸入端IN_P，並將校準比較器的負輸入端IN_N接地，以作為校準時校準比較器所使用之電壓標準。其次，時序訊號輸入端314用來接收一時序訊號CLK，作為控制校準比較器30的時序基準。數位資料埠312用來接收一數位資料D，其包含D_1～D_N等N個位元。栓鎖單元304包含有一第一比較端CT1、一第二比較端CT2，一第一輸出端OP1及一第二輸出端OP2，用來比較第一比較端CT1及第二比較端CT2電路係數值的差異，以決定第一輸出端OP1及第二輸出端OP2之狀態值。啟動開關302用來根據時序訊號CLK的電壓，控制第一可控可變電阻306及第二可控可變電阻308至地端之間的訊號連結，以啟動比較動作。第一可控可變電阻306及第二可控可變電阻308分別耦接於差動取樣訊號的正輸入端IN_P及負輸入端IN_N，用來根據差動取樣訊號的正向訊號及負向訊號，分別調整第一比較端CT1及第二比較端CT2至啟動開關302之間的電阻值。重置開關模組300用來根據時序訊號CLK的大小，控制栓鎖單元304的狀態。較佳地，當時序訊號CLK到達一預設的電壓時(在此為一低電壓)，重置開關模組300將第一比較端CT1、第二比較端CT2、第一輸出端OP1及第二輸出端OP2等端點的電壓，重置於接近電源VCC的電壓值。可控電容裝置310耦接於第一比較端CT1、第二比較端CT2及地端GND，用來根據數位資料D，控制第一比較端CT1及第二比較端CT2至地端的電容值。此外，值得注意的是，設計者可選擇由第一輸出端OP1或第二輸出端OP2來輸出一比較結果。請參考第3C圖，第3C圖係利用第一輸出端OP1來輸出比較結果COMP。
簡單來說，重置開關模組300係於時序信號CLK低電位時導通，使第一比較端CT1、第二比較端CT2、第一輸出端OP1及第二輸出端OP2皆拉高到高電位，以進行重置栓鎖單元304的動作。啟動開關302亦受時序信號CLK控制，與重置開關模組300不同的是，啟動開關302係於時序信號CLK高電位時導通，用以啟動校準比較器30的比較動作。另外，栓鎖單元304係比較第一比較端CT1及第二比較端CT2電路係數值的差異，較佳地可為電阻值的差異、電容值的差異或是電阻值及電容值之乘積的差距。當校準比較器30啟動時，第一輸入端CT1與第二輸入端CT2係重置於相同的電壓(約等於電源VCC)，但是，因為第一輸入端CT1及第二輸入端CT2的電路係數的差異，促使第一輸入端CT1與第二輸入端CT2的電壓以不同的速度向低電壓趨近。其中，電阻值與電容值之乘積比較大的一端，其向低電壓趨近的速度較慢。反之，電阻值與電容值之乘積比較小的一端，則趨近速度較快。由於第一比較端CT1及第二比較端CT2等兩端的趨近速度不同，能使栓鎖單元304往不同的穩定狀態趨近。例如，第一比較端CT1向低電壓趨近的速度較快，則於栓鎖單元304狀態達成穩定時，第一輸出端OP1為高電壓，以及第二比較端CT2為低電壓。反之，若第二比較端CT2向低電壓趨近的速度較快，則於栓鎖單元304狀態達成穩定時，第一輸出端OP1為低電壓，以及第二比較端CT2是為高電壓。較佳地，由於校準比較器30的輸出端係耦接於第一輸出端OP1。最後，校準比較器30的比較結果就是第一輸出端OP1的穩定狀態電壓值。
因此，藉由差動取樣訊號控制第一可控可變電阻306及第二可控可變電阻308，本發明可分別控制第一輸入端CT1與第二輸入端CT2的電阻值。同時，藉由數位資料埠312所接收之數位資料D，控制可控電容裝置310，進而分別控制第一輸入端CT1及第二輸入端CT2的電容值。最後，藉由比較第一輸入端CT1與第二輸入端CT2的電阻值與電容值之乘積大小，決定校準比較器30的輸出電壓。除此之外，當第一輸入端CT1及第二輸入端CT2的電阻值分別固定於一定值時，亦可藉由僅調整其個別的電容值以決定校準比較器30的比較結果；或者，將第一輸入端CT1與第二輸入端CT2的電容值分別固定於一定值時，也可藉由單獨調整其個別的電阻值以決定校準比較器30的比較結果。
比如說，本發明可藉由固定差動取樣訊號，使第一輸入端CT1與第二輸入端CT2的電阻值分別固定於一定值。同時，藉由數位資料埠312所接收之數位資料D，控制可控電容裝置310，逐步改變第一比較端CT1相對於第二比較端CT2的電容值，並依次讀取校準比較器30的比較結果。則當校準比較器30的比較結果顯示第一輸入端CT1與第二輸入端CT2的電路係數係為最接近或次接近的狀態時，記錄差動取樣訊號與數位資料D之間的對應關係。較佳地，此對應關係中的任何一個數位資料D，可用來對應於一個標準電壓。如此一來，本發明即可利用此現象，藉以對校準比較器30進行校準動作。有關校準比較器30的校準方式與裝置，將於後文詳述。
值得注意的是，藉由數位資料埠312所接收之數位資料，控制可控電容裝置310，可視為於第一比較端CT1與第二比較端CT2之間，產生一個相應的電壓值。本發明稱此因不平衡所對應的電壓差為「等效漂移電壓」(Equivalent Offset Voltage)EOV。等效漂移電壓EOV原先係用於模擬一般操作放大器的兩個輸入端的電壓不平衡現象，這種不平衡現象一般導因於電路設計或晶片製造所產生的誤差所致。本發明係利用人為刻意造成兩個輸入端電路係數的不平衡現象，於校準比較器30的輸入端產生一電壓差異，並加以利用來比較訊號大小。因此，校準比較器30亦可視為係用以比較差動取樣訊號與等效漂移電壓EOV的裝置。較佳地，當差動取樣訊號大於等效漂移電壓EOV時，校準比較器30的比較結果為一高電壓(邏輯值為1)；反之，當差動取樣訊號小於等效漂移電壓EOV時，校準比較器30的比較結果為一低電壓(邏輯值為0)。
簡而言之，校準比較器30係藉由正輸入端IN_P及負輸入端IN_N的電壓及數位資料埠312所接收之數位資料，決定栓鎖單元304的穩定狀態，並作為校準比較器30的比較結果。校準比較器30既可以用來將一筆數位資料D轉換成一等效漂移電壓EOV，用來與一外部電壓做電壓大小的比較。另外，也可以藉由改變數位資料D，針對一標準電壓，進行校準的工作，得到數位資料D所對應的等效漂移電壓EOV。
需注意的是，第3C圖所示之校準比較器30係為本發明之實施例示意圖，本領域具通常知識者當可根據不同需求，做適當之修飾，而不限於此。舉例來說，請參考第4圖，第4圖為校準比較器30之電路示意圖。在第4圖中，第一可控可變電阻306及第二可控可變電阻308係分別由電晶體MN3及電晶體MN4所形成。電晶體MN3及電晶體MN4的閘極分別耦接於正輸入端IN_P及負輸入端IN_N，用來接收差動取樣訊號。啟動開關302係由電晶體MN5所形成，其在時序訊號CLK為高電壓時導通，以啟動校準比較器30的比較動作。重置開關模組300係由電晶體MP3、MP4、MP5及MP6所形成，分別用以實現一重置開關，以在時序訊號CLK為低電壓時導通，從而將第一比較端CT1、第二比較端CT2、第一輸出端OP1及第二輸出端OP2重置於高電壓。栓鎖單元304係由電晶體MN1、MP1、MN2及MP2所形成。其中，電晶體MN1及MP1形成一第一反相器INV1，而電晶體MN2及MP2形成一第二反相器INV2。第一反相器INV1的輸出端與第二反相器INV2的輸入端相連結，且第二反相器INV2的輸出端與第一反相器INV1的輸入端相連結，形成一可以暫存一位元資料的栓鎖裝置304。由於第一輸入端CT1係耦接於栓鎖單元304中電晶體MN1的源極，若電晶體MN1的源極電壓較高，則由電晶體MP1及電晶體MN1所形成的第一反相器INV1的驅動能力變小。如果同一時間，耦接於第二輸入端CT2的電晶體MN2的源極電壓較低，則由電晶體MP2及電晶體MN2所形成的第二反相器INV2的驅動能力變大。如此一來，擁有較強驅動能力的反相器將決定栓鎖單元304的穩定狀態。以上述情形為例，電晶體MP2及電晶體MN2所形成的第二反相器INV2的驅動能力較大，將使第一輸出端OP1的輸出為低電壓。反之，若電晶體MN1的源極電壓較低，由電晶體MP1及電晶體MN1所形成之第一反相器INV1的驅動能力較大，則將使第一輸出端OP1的輸出為高電壓。
值得注意的是，根據電路原理，場效電晶體汲極與源極之間的導電度(conductivity)會隨汲極至源極之間的通道電場強度的增強而增加，故經由控制電晶體的閘極至源極的電壓差，可以改變電晶體之汲極與源極之間的導電度。因此，於電晶體MN3及MN4之長寬皆相同的情況下，電晶體汲極與源極之間的導電度係正比於電晶體的通道電阻，因而可以藉由電晶體的閘極至源極電壓差，調整電晶體的通道電阻。可控可變電阻306及308因此可以分別用電晶體MN3及MN4實現。
此外，為方便清楚解釋可控電容裝置310，請繼續參考第4圖。第4圖中的可控電容裝置310係由單一位元的數位資料D_1所控制，其中包含正邊開關SP_1、負邊開關SN_1、反相器INV_1及電容CC_1。正邊開關SP_1及負邊開關SN_1分別由電晶體MN6及MN7所形成，用來控制第一比較端CT1及第二比較端CT2對電容CC_1的連結。反相器INV_1係由電晶體MP_N1及MN1_N1所形成，用以產生位元資料D_1的反相訊號YD_1。電容CC_1係由一金屬氧化半導體式電容所形成，作為提供第一比較端CT1或第二比較端CT2所能觀測的電容值。
在第4圖中，可控電容裝置310僅包含一電容，實際上，可控電容裝置310亦可根據不同需求，而有超過一個以上的電容。請參考第5A圖，第5A圖顯示校準比較器30之另一實施例示意圖。為清楚顯示多於一個可控電容次單元的可控電容裝置310的電路耦接受方法，在第5A圖中，可控電容裝置310包含有可控電容次單元CU_1及CU_2，並由二位元的數位資料D(包含位元D_1及D_2)控制這兩個可控電容次單元(CU_1及CU_2)。可控電容次單元CU_1包含有電晶體MN6所形成的正邊開關、電晶體MN7所形成的負邊開關、一反相器(未示於圖中)及一由金屬氧化半導體式電容所形成的電容元件CC_1。電晶體MN6的閘極耦接於數位資料D之位元D_1，而電晶體MN7的閘極耦接於位元D_1的反相訊號YD_1。可控電容次單元CU_2包含有一電晶體MN8所形成的正邊開關、一電晶體MN9所形成的負邊開關、一反相器(未示於圖中)及一由金屬氧化半導體式電容所形成的電容元件CC_2。電晶體MN8的閘極耦接於數位資料D之位元D_2，而電晶體MN9的閘極耦接於位元D_2的反相訊號YD_2。其中，電容元件CC_2的電容值為電容元件CC_1的一倍；因此，可藉由控制位元D_1及位元D_2，於第一比較端CT1及第二比較端CT2之間產生四階(即二的二次方階)大小不同的電容值。除此之外，其它運作方法皆完全相同於前述，故不予贅述。
請參考第5B圖，第5B圖為校準比較器30之另一實施例示意圖。在第5B圖中，可控電容裝置310包含有可控電容次單元CU_1～CU_N。其中，可控電容次單元CU_1～CU_N之每一可控電容次單元皆包含有一正邊開關、一負邊開關、一反相器及一電容。因此，N個可控電容次單元CU_1～CU_N共包含有N個正邊開關SP_1～SP_N、N個負邊開關SN_1～SN_N、N個反相器INV_1～INV_N及N個電容CC_1～CC_N。其中，電容CC_1～CC_N的電容值係呈二進位比例關係。此外，在第5B圖中，一數位資料埠312用來接收數位資料D(含D_1～D_N等位元)。較佳地，數位資料D的位元數對應於可控電容裝置310的數目，其代表一個二進位之數字，用以表示特定物理量或數字的大小，例如電壓的位準。由於可控電容次單元CU_1～CU_N中的電容值為一呈二進位比例關係的序列，使每一可控電容次單元CU_1～CU_N與數位資料D中的每一個位元D_1～D_N一對一對應，並一對一耦接，例如，D_1耦接於CU_1、D_2耦接於CU_2、…、以及D_N耦接於CU_N等等。如此一來，數位資料D所代表的大小即可一對一的對應於所有可控電容次單元中電容值的不同組合。因此，可藉由控制位元D_1～D_N，於第一比較端CT1及第二比較端CT2產生二的N次方階大小不同的電容值。因此，可進一步藉由輸入數位資料D，控制第一比較端CT1及第二比較端CT2所能觀測到的電容多寡，以產生二的N次方階大小不同的等效漂移電壓EOV，作為與差動取樣訊號比較之用。此外，在第5B圖中，除了明顯標示可控電容次單元CU_1～CU_N之外，其餘的電路與運作方法皆完全相同於前述，故不予贅述。
因此，當需要增加數位至類比轉換的精準度時，校準比較器30祇需增加數位資料D的位元數及可控電容次單元CU_1～CU_N的數目，即可增加數位至類比轉換的精準度。其中，由於可控電容次單元中的電容CC_1~CC_N皆可由金屬氧化半導體式電容(MOS Capacitor)形成，以節省晶片面積。依實驗量測結果，金屬氧化半導體式電容的單位面積電容值約為7fF/μm2 。因此，金屬氧化半導體式電容所佔的晶片面積可遠較一般所使用的金屬-絕緣體-金屬式電容(單位面積電容值約為1～2fF/μ㎡)減少許多。
以上為本發明中所使用之校準比較器的實施方法、原理及構成要件。根據上述之校準比較器，本發明得以建立一類比至數位轉換器的全新架構。校準比較器30可根據多階段的比較與判斷方式，對每一筆取樣後的差動取樣訊號VSIN執行複數次的比較動作，每一次的比較動作均能產生一新的有效位元，使數位資料D所對應的等效漂移電壓EOV逐步趨近差動取樣訊號VSIN。記憶體位址ADDR所對應的數位資料D係對應於校準比較器30的等效漂移電壓EOV。簡言之，類比至數位轉換器60的漸進式控制單元602係根據校準比較器30的比較結果COMP判斷下一階段的等效漂移電壓EOV所對應的記憶體位址ADDR，並輸出給查找記憶體604。校準比較器30根據查找記憶體604所輸出的數位資料D，以控制可控電容次單元CU_1～CU_N(有關數位資料D及可控電容次單元CU_1～CU_N，請參考第5B圖)，產生下一階段的等效漂移電壓EOV，以趨近差動取樣訊號VSIN。漸進式控制單元602每做一次判斷的動作，類比至數位轉換器60便產生一個新的有效位元，依此循環，直到產生所有有效位元為止。值得注意的是，為符合精確度的要求，查找記憶體604所輸出的數位資料D的位元數應至少大於校準比較器所輸出記憶體位址ADDR的位元數。
由此可知，由於本發明所揭露的的類比至數位轉換器60所使用之校準比較器30係整合數位至類比轉換功能，因而可以免除習知技術中數位至類比轉換單元106，進而節省電力的消耗。此外，類比至數位轉換器60可於開機時，以及需要重新校準的情況發生時，進行校準比較器30的校準動作，以建立或更新查找記憶體604中數位資料D與等效漂移電壓EOV的對應關係。以下介紹的用以校準類比至數位轉換器60之校準模組的操作。
綜上所述，本發明與習知技術之一主要技術差異，在於本發明使用一整合數位至類比轉換功能的比較器，使習知技術中數位至類比轉換單元得以去除。同時，免除了習知技術中數位至類比轉換單元所需使用的參考電壓電路，因而節省許多電力。經由特有的校準程序，本發明之類比至數位轉換器可儲存比較器之數位資料與等效漂移電壓之函數關係，使本發明無需使用線性度良好的電容裝置，即可進行精準的類比至數位轉換。經由使用高單位面積電容值的金屬氧化半導體式電容，電容所占用的晶片面積因而大幅減少。
總而言之，藉由設計一類比至數位轉換器的獨特架構與整合數位至類比轉換功能的比較器，以取代習知的數位至類比轉換單元，本發明可有效達成大幅節約電能與減少晶片面積的功效。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、20．．．類比至數位轉換器
100．．．取樣及保持電路
102、202．．．比較器
104、204．．．漸進式演算控制單元
106、206．．．數位至類比轉換器
208．．．參考電壓輸出單元
30．．．校準比較器
300．．．重置開關模組
302．．．啟動開關
304．．．栓鎖單元
306．．．第一可控可變電阻
308．．．第二可控可變電阻
310．．．可控電容裝置
312．．．數位資料埠
314．．．時序訊號輸入端
60．．．類比數位轉換器
600．．．取樣並保持單元
602．．．漸進式控制單元
604．．．查找記憶體
70．．．校準模組
700．．．標準電壓源
702．．．電壓選擇開關
704．．．校準控制器
706．．．計數器
708．．．記憶體
IN_P．．．正輸入端
IN_N．．．負輸入端
VA．．．電壓上標值
VB．．．電壓下標值
CT1．．．第一比較端
CT2．．．第二比較端
OP1．．．第一輸出端
OP2．．．第二輸出端
VCC‧‧‧電源
GND‧‧‧地端
R_1~R_K‧‧‧電阻
C1~C7‧‧‧電容
S0~S7‧‧‧電路開關
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
VD_1~VD_N、SVD‧‧‧標準電壓
EOV‧‧‧等效漂移電壓
CU_1~CU_N‧‧‧可控電容次單元
MP1~MP6、MP_N1‧‧‧PMOS電晶體
MN1~MN9、MN_N1‧‧‧NMOS電晶體
SP_1~SP_N‧‧‧正邊開關
SN_1~SN_N‧‧‧負邊開關
INV_1~INV_N‧‧‧反相器
CC_1~CC_N‧‧‧電容
VIN‧‧‧輸入訊號
VSIN‧‧‧取樣電壓
VCOM‧‧‧類比電壓
CLK‧‧‧時序訊號
DK、D‧‧‧數位資料
D_1~D_N‧‧‧位元資料
YD_1~YD_N‧‧‧D_1~D_N的反相訊號
第1圖為習知技術中一逐次漸進式類比至數位轉換器之示意圖。
第2圖為習知技術中一電荷重分配逐次漸進式類比至數位轉換器之示意圖。
第3A圖為根據本發明之一逐次漸進式類比至數位轉換器之架構示意圖。
第3B圖為根據本發明之一逐次漸進式類比至數位轉換器中校準模組之示意圖。
第3C圖為一根據本發明之校準比較器之架構示意圖。
第4圖為一單一位元之校準比較器的實施例示意圖。
第5A圖為一雙位元之校準比較器的實施例示意圖。
第5B圖為一多位元之校準比較器的實施例示意圖。
30‧‧‧校準比較器
60‧‧‧類比數位轉換器
600‧‧‧取樣並保持單元
602‧‧‧漸進式控制單元
604‧‧‧查找記憶體

Claims (43)

  1. 一種節省電源消耗之類比至數位轉換器，包含有：一取樣並保持單元，耦接於一外部差動輸入訊號，根據一取樣頻率訊號，取樣、保持及輸出一差動取樣訊號；一漸進式控制單元，耦接於該整合數位至類比轉換器的校準比較器，根據該比較器之比較結果，輸出一記憶體位址，並於類比至數位轉換完成時，輸出一轉換結果；一查找記憶體，耦接於該整合數位至類比轉換器的校準比較器及該漸進式控制單元，根據該記憶體位址，輸出一數位資料至該整合數位至類比轉換器的校準比較器之該複數個數位資料輸入埠；以及一校準比較器，耦接於該取樣並保持單元、該漸進式控制單元及該查找記憶體，比較該差動取樣訊號及一內建等效漂移電壓，輸出一比較結果，包含有：一正輸入端，用來接收一差動取樣訊號之一正向訊號；一負輸入端，用來接收該差動取樣訊號之一負向訊號；一時序訊號輸入端，用來接收一時序訊號；一數位資料埠，用來接收一數位資料；一栓鎖單元，包含有一第一比較端、一第二比較端，一第一輸出端及一第二輸出端，用來比較該第一比較端與該第二比較端之一電路係數值之大小，以決定該第一輸出端及該第二輸出端之狀態值； 一啟動開關，包含有一第一端，一第二端耦接於該時序訊號輸入端，及一第三端耦接於一地端，用來根據該時序訊號的大小，控制該第一端至該第三端的訊號連結；一第一可控可變電阻，耦接於該正輸入端、該栓鎖單元之該第一比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該正向訊號，調整該栓鎖單元之該第一比較端至該啟動開關之該第一端間之電阻值；一第二可控可變電阻，耦接於該負輸入端、該栓鎖單元之該第二比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該負向訊號，調整該栓鎖單元之該第二比較端至該啟動開關之該第一端間之電阻值；一重置開關模組，耦接於該時序訊號輸入端及該栓鎖單元，用來根據該時序訊號的大小，控制該栓鎖單元的狀態；一可控電容裝置，耦接於該栓鎖單元之該第一比較端、該栓鎖單元之該第二比較端及該地端，用來根據一數位資料，控制該第一比較端及該第二比較端至該地端的電容值；以及一輸出端，耦接於該栓鎖單元之該第一輸出端，用來輸出一比較結果。
  2. 如請求項1所述之類比至數位轉換器，另包含一校準模組，用來校準該類比至數位轉換器。
  3. 如請求項2所述之類比至數位轉換器，其中該校準模組包含有：一標準電壓源，用來於一電壓上標值及一電壓下標值之間，提供複數個標準電壓值；一電壓選擇開關，耦接於該標準電壓源及該正輸入端，用來由該複數個標準電壓值中選擇一標準電壓值輸出至該正輸入端；一計數器，耦接於該校準控制器、該記憶體及該校準比較器，用來產生一計數結果；一記憶體，耦接於該計數器，用來於該校準比較器顯示該比較結果相等時，於一對應於該標準電壓值之一記憶體位址記錄該計數器之該計數結果；以及一校準控制器，耦接於該校準比較器，用來於該校準比較器顯示該比較結果相等時，控制該記憶體記錄該計數器之該計數結果。
  4. 如請求項1所述之類比至數位轉換器，其中該第一可控可變電阻係一N型金氧半電晶體(NMOS)，該N型金氧半電晶體之一汲極耦接於該栓鎖單元之該第一比較端，一閘極耦接於該正輸入端，以及一源極耦接於該啟動開關之該第一端。
  5. 如請求項1所述之類比至數位轉換器，其中該第二可控可變電阻係一N型金氧半電晶體(NMOS)，該N型金氧半電晶體之一汲極耦接於該栓鎖單元之該第二比較端，一閘極耦接於該負輸入端，以及一源極耦接於該啟動開關之該第一端。
  6. 如請求項1所述之類比至數位轉換器，其中該啟動開關係一N型金氧半電晶體(NMOS)，該啟動開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  7. 如請求項1所述之類比至數位轉換器，其中該重置開關模組包含有：一第一重置開關，包含有一第一端耦接於一電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第一比較端，用來根據時序訊號，導通該第一端至該第三端的連結；一第二重置開關，包含有一第一端耦接於該電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第一輸出端，用來根據時序訊號，導通該第一端至該第三端的連結；一第三重置開關，包含有一第一端耦接於該電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第二輸出端，用來根據時序訊號，導通該第一端至該第 三端的連結；以及一第四重置開關，包含有一第一端耦接於該電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第二比較端，用來根據時序訊號，導通該第一端至該第三端的連結。
  8. 如請求項7所述之類比至數位轉換器，其中該第一重置開關、該第二重置開關、該第三重置開關及該第四重置開關皆為P型金氧半電晶體(PMOS)，且每一重置開關之該第一端係一源極，該第二端係一閘極，以及該第三端係一汲極。
  9. 如請求項1所述之類比至數位轉換器，其中該栓鎖單元包含有：一第一反相器，耦接於一電源、該第一比較端、該第一輸出端及該第二輸出端，用來根據該電源及該第一比較端之訊號，輸出該第一輸出端之訊號的反相結果至該第二輸出端；以及一第二反相器，耦接於該電源、該第二比較端、該第一輸出端及該第二輸出端，用來根據該電源及第二比較端之訊號，輸出該第二輸出端之訊號的反相結果至該第一輸出端。
  10. 如請求項9所述之類比至數位轉換器，其中該第一反相器包含有：一P型金氧半電晶體(PMOS)，其一閘極耦接於該第一輸出端， 一源極耦接於該電源，及一汲極耦接於該第二輸出端；以及一N型金氧半電晶體(NMOS)，其一閘極耦接於該第一輸出端，一源極耦接於該第一比較端，及一汲極耦接於該第二輸出端。
  11. 如請求項9所述之類比至數位轉換器，其中該第二反相器包含有：一P型金氧半電晶體(PMOS)，其一閘極耦接於該第二輸出端，一源極耦接於該電源，及一汲極耦接於該第一輸出端；以及一N型金氧半電晶體(NMOS)，其一閘極耦接於該第二輸出端，一源極耦接於該第二比較端，及一汲極耦接於該第一輸出端。
  12. 如請求項1所述之類比至數位轉換器，其中該可控電容裝置包含有：一電容，包含有一第一端，及一第二端耦接於該地端；一正邊開關，包含有一第一端耦接於該栓鎖單元之該第一比較端，一第二端耦接於該數位資料，及一第三端耦接於該電容，用來根據該數位資料的訊號大小，導通該第一端至該第三端的訊號連結；一反相器，用來產生該數位資料之反相結果；以及 一負邊開關，包含有一第一端耦接於該栓鎖單元之該第二比較端，一第二端耦接於該反相器，及一第三端耦接於該電容，用來根據該數位資料的反相訊號大小，導通該第一端至該第三端的訊號連結。
  13. 如請求項12所述之類比至數位轉換器，該正邊開關係一N型金氧半電晶體(NMOS)，該正邊開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  14. 如請求項12所述之類比至數位轉換器，該負邊開關係一N型金氧半電晶體(NMOS)，該正邊開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  15. 如請求項1所述之類比至數位轉換器，其中該電路係數值係一電阻值。
  16. 如請求項1所述之類比至數位轉換器，其中該電路係數值係一電容值。
  17. 如請求項1所述之類比至數位轉換器，其中該電路係數值係一電容值及一電阻值之乘積。
  18. 如請求項1所述之類比至數位轉換器，該電容係一金屬氧化半 導體式電容(MOS Capacitor)。
  19. 如請求項1所述之類比至數位轉換器，其中該可控電容裝置包含有：複數個電容，每一電容包含有一第一端，及一第二端耦接於該地端；複數個正邊開關，每一正邊開關包含有一第一端耦接於該栓鎖單元之該第一比較端，一第二端耦接於該數位資料，及一第三端耦接於該複數個電容之一電容，用來根據該數位資料的訊號大小，導通該第一端至該第三端的訊號連結；複數個反相器，每一反相器用來產生該數位資料之反相結果；以及複數個負邊開關，每一負邊開關包含有一第一端耦接於該栓鎖單元之該第二比較端，一第二端耦接於該反相器，及一第三端耦接於該複數個電容之一電容，用來根據該數位資料的反相訊號大小，導通該第一端至該第三端的訊號連結。
  20. 如請求項19所述之類比至數位轉換器，該複數個電容的電容值係呈二進位比例關係。
  21. 如請求項19所述之類比至數位轉換器，該複數個電容皆為金屬氧化半導體式電容(MOS Capacitor)。
  22. 如請求項19所述之類比至數位轉換器，該複數個正邊開關皆為N型金氧半電晶體(NMOS)，每一正邊開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  23. 如請求項19所述之類比至數位轉換器，該複數個負邊開關皆為N型金氧半電晶體(NMOS)，每一負邊開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  24. 一種用於一類比至數位轉換器之校準比較器，包含有：一正輸入端，用來接收一差動取樣訊號之一正向訊號；一負輸入端，用來接收該差動取樣訊號之一負向訊號；一時序訊號輸入端，用來接收一時序訊號；一數位資料埠，用來接收一數位資料；一栓鎖單元，包含有一第一比較端、一第二比較端，一第一輸出端及一第二輸出端，用來比較該第一比較端與該第二比較端之一電路係數值之大小，以決定該第一輸出端及該第二輸出端之狀態值；一啟動開關，包含有一第一端，一第二端耦接於該時序訊號輸入端，及一第三端耦接於一地端，用來根據該時序訊號的大小，控制該第一端至該第三端的訊號連結；一第一可控可變電阻，耦接於該正輸入端、該栓鎖單元之該第一比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該正向訊號，調整該栓鎖單元之該第一比較端至該 啟動開關之該第一端間之電阻值；一第二可控可變電阻，耦接於該負輸入端、該栓鎖單元之該第二比較端及該啟動開關之該第一端，用來根據該差動取樣訊號之該負向訊號，調整該栓鎖單元之該第二比較端至該啟動開關之該第一端間之電阻值；一重置開關模組，耦接於該時序訊號輸入端及該栓鎖單元，用來根據該時序訊號的大小，控制該栓鎖單元的狀態，該重置開關模組包含有：一第一重置開關，包含有一第一端耦接於一電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第一比較端，用來根據時序訊號，導通該第一端至該第三端的連結；一第二重置開關，包含有一第一端耦接於該電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第一輸出端，用來根據時序訊號，導通該第一端至該第三端的連結；一第三重置開關，包含有一第一端耦接於該電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第二輸出端，用來根據時序訊號，導通該第一端至該第三端的連結；以及一第四重置開關，包含有一第一端耦接於該電源，一第二端耦接於該時序訊號輸入端，及一第三端耦接於該栓鎖單元之該第二比較端，用來根據時序訊號，導 通該第一端至該第三端的連結；一可控電容裝置，耦接於該栓鎖單元之該第一比較端、該栓鎖單元之該第二比較端及該地端，用來根據一數位資料，控制該第一比較端及該第二比較端至該地端的電容值；以及一輸出端，耦接於該栓鎖單元之該第一輸出端，用來輸出一比較結果。
  25. 如請求項24所述之校準比較器，其中該第一可控可變電阻係一N型金氧半電晶體(NMOS)，該N型金氧半電晶體之一汲極耦接於該栓鎖單元之該第一比較端，一閘極耦接於該正輸入端，以及一源極耦接於該啟動開關之該第一端。
  26. 如請求項24所述之校準比較器，其中該第二可控可變電阻係一N型金氧半電晶體(NMOS)，該N型金氧半電晶體之一汲極耦接於該栓鎖單元之該第二比較端，一閘極耦接於該負輸入端，以及一源極耦接於該啟動開關之該第一端。
  27. 如請求項24所述之校準比較器，其中該啟動開關係一N型金氧半電晶體(NMOS)，該啟動開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  28. 如請求項24所述之校準比較器，其中該第一重置開關、該第二重置開關、該第三重置開關及該第四重置開關皆為P型金氧 半電晶體(PMOS)，且每一重置開關之該第一端係一源極，該第二端係一閘極，以及該第三端係一汲極。
  29. 如請求項24所述之校準比較器，其中該栓鎖單元包含有：一第一反相器，耦接於一電源、該第一比較端、該第一輸出端及該第二輸出端，用來根據該電源及該第一比較端之訊號，輸出該第一輸出端之訊號的反相結果至該第二輸出端；以及一第二反相器，耦接於該電源、該第二比較端、該第一輸出端及該第二輸出端，用來根據該電源及第二比較端之訊號，輸出該第二輸出端之訊號的反相結果至該第一輸出端。
  30. 如請求項29所述之校準比較器，其中該第一反相器包含有：一P型金氧半電晶體(PMOS)，其一閘極耦接於該第一輸出端，一源極耦接於該電源，及一汲極耦接於該第二輸出端；以及一N型金氧半電晶體(NMOS)，其一閘極耦接於該第一輸出端，一源極耦接於該第一比較端，及一汲極耦接於該第二輸出端。
  31. 如請求項29所述之校準比較器，其中該第二反相器包含有：一P型金氧半電晶體(PMOS)，其一閘極耦接於該第二輸出端，一源極耦接於該電源，及一汲極耦接於該第一輸出端；以 及一N型金氧半電晶體(NMOS)，其一閘極耦接於該第二輸出端，一源極耦接於該第二比較端，及一汲極耦接於該第一輸出端。
  32. 如請求項24所述之校準比較器，其中該可控電容裝置包含有：一電容，包含有一第一端，及一第二端耦接於該地端；一正邊開關，包含有一第一端耦接於該栓鎖單元之該第一比較端，一第二端耦接於該數位資料，及一第三端耦接於該電容，用來根據該數位資料的訊號大小，導通該第一端至該第三端的訊號連結；一反相器，用來產生該數位資料之反相結果；以及一負邊開關，包含有一第一端耦接於該栓鎖單元之該第二比較端，一第二端耦接於該反相器，及一第三端耦接於該電容，用來根據該數位資料的反相訊號大小，導通該第一端至該第三端的訊號連結。
  33. 如請求項32所述之校準比較器，該正邊開關係一N型金氧半電晶體(NMOS)，該正邊開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  34. 如請求項32所述之校準比較器，該負邊開關係一N型金氧半電晶體(NMOS)，該正邊開關之該第一端係一汲極，該第二 端係一閘極，以及該第三端係一源極。
  35. 如請求項24所述之校準比較器，其中該電路係數值係一電阻值。
  36. 如請求項24所述之校準比較器，其中該電路係數值係一電容值。
  37. 如請求項24所述之校準比較器，其中該電路係數值係一電容值及一電阻值之乘積。
  38. 如請求項24所述之校準比較器，該電容係一金屬氧化半導體式電容(MOS Capacitor)。
  39. 如請求項24所述之校準比較器，其中該可控電容裝置包含有：複數個電容，每一電容包含有一第一端，及一第二端耦接於該地端；複數個正邊開關，每一正邊開關包含有一第一端耦接於該栓鎖單元之該第一比較端，一第二端耦接於該數位資料，及一第三端耦接於該複數個電容之一電容，用來根據該數位資料的訊號大小，導通該第一端至該第三端的訊號連結；複數個反相器，每一反相器用來產生該數位資料之反相結果；以及複數個負邊開關，每一負邊開關包含有一第一端耦接於該栓鎖單元之該第二比較端，一第二端耦接於該反相器，及一第 三端耦接於該複數個電容之一電容，用來根據該數位資料的反相訊號大小，導通該第一端至該第三端的訊號連結。
  40. 如請求項39所述之校準比較器，該複數個電容的電容值係呈二進位比例關係。
  41. 如請求項39所述之校準比較器，該複數個電容皆為金屬氧化半導體式電容(MOS Capacitor)。
  42. 如請求項39所述之校準比較器，該複數個正邊開關皆為N型金氧半電晶體(NMOS)，每一正邊開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
  43. 如請求項39所述之校準比較器，該複數個負邊開關皆為N型金氧半電晶體(NMOS)，每一負邊開關之該第一端係一汲極，該第二端係一閘極，以及該第三端係一源極。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110620583A (zh) * 2018-06-20 2019-12-27 新唐科技股份有限公司 逐次逼近式模拟数字转换器和其校正方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5656029B2 (ja) * 2010-02-09 2015-01-21 日本電気株式会社 Ａ／ｄ変換装置及びａ／ｄ変換補正方法
US8525719B2 (en) * 2010-03-17 2013-09-03 Texas Instruments Incorporated Deutschland, Gmbh Electronic device and method for analog to digital conversion using successive approximation
JP2011211371A (ja) * 2010-03-29 2011-10-20 Panasonic Corp 逐次比較型ａｄ変換器用クロック生成回路
TWI426712B (zh) * 2010-05-25 2014-02-11 Sitronix Technology Corp Analog - to - digital conversion circuit
US8441380B2 (en) * 2011-05-20 2013-05-14 Texas Instruments Incorporated Method and apparatus for performing data conversion with non-uniform quantization
US8344925B1 (en) * 2011-05-26 2013-01-01 Cadence Design Systems, Inc. System and method for adaptive timing control of successive approximation analog-to-digital conversion
US8576102B2 (en) * 2011-12-05 2013-11-05 Stmicroelectronics International N.V. Calibration method and circuit
US8730081B2 (en) * 2012-03-19 2014-05-20 Omnivision Technologies, Inc. Calibration in multiple slope column parallel analog-to-digital conversion for image sensors
US9356586B2 (en) 2013-03-12 2016-05-31 Qualcomm Incorporated Circuit and method to extend a signal comparison voltage range
CN104052451B (zh) * 2013-03-15 2017-11-03 台湾积体电路制造股份有限公司 MiM电容器
US9502886B2 (en) * 2013-03-15 2016-11-22 Taiwan Semiconductor Manufacturing Company Limited MiM capacitor
US9386240B1 (en) * 2015-03-12 2016-07-05 Omnivision Technologies, Inc. Compensation for dual conversion gain high dynamic range sensor
US9774339B2 (en) 2015-09-28 2017-09-26 Board Of Regents, The University Of Texas System Statistical estimation-based noise reduction technique for low power successive approximation register analog-to-digital converters
US9356615B1 (en) * 2015-11-06 2016-05-31 Inphi Corporation Systems and methods for comparator calibration
CN107017889B (zh) * 2017-02-16 2020-04-24 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种逐次逼近式模数转换器
KR102429421B1 (ko) * 2018-02-14 2022-08-04 에스케이하이닉스 주식회사 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치
US10680636B2 (en) * 2018-03-26 2020-06-09 Samsung Electronics Co., Ltd. Analog-to-digital converter (ADC) with reset skipping operation and analog-to-digital conversion method
US10348322B1 (en) * 2018-06-26 2019-07-09 Nxp Usa, Inc. On-chip trimming circuit and method therefor
CN112955102B (zh) 2018-09-21 2023-05-02 彼得李 一种传感电路
CN110266288B (zh) * 2019-07-29 2024-08-06 中国电子科技集团公司第五十四研究所 一种具有一阶滤波作用的电路时间常数自动校准电路
CN112468746B (zh) * 2020-11-13 2023-04-07 中国电子科技集团公司第二十四研究所 一种焦平面数字化像元增益微调电路
TWI748800B (zh) * 2020-12-17 2021-12-01 瑞昱半導體股份有限公司 電流導向式比較器與電容控制方法
TWI791248B (zh) * 2021-07-26 2023-02-01 新唐科技股份有限公司 動態比較器與使用其的電路系統

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320426B1 (en) * 2000-12-18 2001-11-20 Topic Semiconductor Corp. Self-calibrating circuit of high speed comparator
US6448911B1 (en) * 2001-07-30 2002-09-10 Cirrus Logic, Inc. Circuits and methods for linearizing capacitor calibration and systems using the same
TW561693B (en) * 2001-05-25 2003-11-11 Nec Electronics Corp Comparator and analog-to-digital converter
TW200737725A (en) * 2006-03-22 2007-10-01 Faraday Tech Corp Comparator and method for operating thereof
TW200742266A (en) * 2006-04-27 2007-11-01 Beyond Innovation Tech Co Ltd Comparator, analog-to-digital converter and a layout method thereof
TW200929878A (en) * 2007-12-28 2009-07-01 Ind Tech Res Inst Comparator
US7583218B2 (en) * 2007-11-08 2009-09-01 Advantest Corporation Comparator and A-D converter

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400302B1 (en) * 2001-02-26 2002-06-04 Analog Devices, Inc. Quasi-differential successive-approximation structures and methods for converting analog signals into corresponding digital signals
US6608582B2 (en) * 2001-06-29 2003-08-19 Intel Corporation A/D conversion using a variable offset comparator
US7161512B1 (en) * 2005-06-16 2007-01-09 Qualcomm Inc. Gain error correction in an analog-to-digital converter
US7741981B1 (en) * 2008-12-30 2010-06-22 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Dual-use comparator/op amp for use as both a successive-approximation ADC and DAC

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320426B1 (en) * 2000-12-18 2001-11-20 Topic Semiconductor Corp. Self-calibrating circuit of high speed comparator
TW561693B (en) * 2001-05-25 2003-11-11 Nec Electronics Corp Comparator and analog-to-digital converter
US6448911B1 (en) * 2001-07-30 2002-09-10 Cirrus Logic, Inc. Circuits and methods for linearizing capacitor calibration and systems using the same
TW200737725A (en) * 2006-03-22 2007-10-01 Faraday Tech Corp Comparator and method for operating thereof
TW200742266A (en) * 2006-04-27 2007-11-01 Beyond Innovation Tech Co Ltd Comparator, analog-to-digital converter and a layout method thereof
US7583218B2 (en) * 2007-11-08 2009-09-01 Advantest Corporation Comparator and A-D converter
TW200929878A (en) * 2007-12-28 2009-07-01 Ind Tech Res Inst Comparator

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110620583A (zh) * 2018-06-20 2019-12-27 新唐科技股份有限公司 逐次逼近式模拟数字转换器和其校正方法
US10623011B2 (en) 2018-06-20 2020-04-14 Nuvoton Technology Corporation Successive approximation analog-to-digital converter and calibration method thereof
CN110620583B (zh) * 2018-06-20 2023-07-28 新唐科技股份有限公司 逐次逼近式模拟数字转换器和其校正方法

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