CN115694491A - 阵列级动态比较器的全局失调校准方法及电路 - Google Patents

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CN115694491A CN202211312838.5A CN202211312838A CN115694491A CN 115694491 A CN115694491 A CN 115694491A CN 202211312838 A CN202211312838 A CN 202211312838A CN 115694491 A CN115694491 A CN 115694491A
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虞致国
许鑫
顾晓峰
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Abstract

本发明公开了一种阵列级动态比较器的全局失调校准方法及电路，属于集成电路技术领域。本发明通过全局共用一套高精度校准信号发生电路，比较器只需要增加校准逻辑电路和校准及存储电路，有效平衡了校准精度和面积开销的矛盾，获得高精度校准信号的同时极大的减小了平均到每个比较器的校准电路面积开销。采用同一校准信号源有利于阵列中比较器间的匹配，减小了由于传统独立校准电路带来的比较器间失配，提高了阵列级匹配性，提升了失调校准精度，可应用于阵列级动态比较器的全局校准。

Description

阵列级动态比较器的全局失调校准方法及电路
技术领域
本发明涉及阵列级动态比较器的全局失调校准方法及电路，属于集成电路技术领域。
背景技术
在图像传感器、存算一体芯片等领域，随着器件尺寸减小，阵列规模扩大，模拟信号处理电路受到阵列宽度的限制，面积需要尽可能减小。在主流的列级信号处理电路中每列需要一个模数转换器(ADC)，ADC的面积在电路整体占比较大，因此需要在较小的面积下提高转换精度。其中，动态比较器电路作为模拟信号到数字信号的重要模块，需要有很高的比较精度。然而随着工艺参数的波动，造成动态比较器输出端产生等效输入失调，失调电压可以达到十几毫伏，对比较精度造成了很大的影响。比较器的失调电压会造成ADC的动态输入范围减小，也会降低转换精度。
对于两级动态比较器，失调电压由预放大级失调和锁存级失调组成，比较器失调电压可以表示为：
Figure BDA0003907719110000011
其中，VOS是比较器失调电压，VOS,PREAMP、VOS,LATCH分别是预放大级和锁存级的等效输入失调电压，A为预放大级增益。由上述公式可以看出，失调主要由预放大级产生，当前现有的校准方案在保持预放大级较高增益条件下，主要是对预放大级进行失调校准。
预放大级失调主要是由输入管阈值电压(VTH)、宽长比(W/L)和负载(R)失配造成的：
Figure BDA0003907719110000012
Figure BDA0003907719110000013
其中，ΔVTH是输入管的阈值电压失调，AVT是与工艺有关的参数，ΔW/L、ΔR分别是宽长比和负载的失配。
目前常见的校准方法主要有以自动调零和相关双采样为代表的失调电压存储方法以及采用数字辅助的模拟微调方法。其中失调电压存储方法需要在比较器时序中额外加入一个校准周期，每次比较前将失调电压存储在电容上并在比较时将其减去，从而消除失调电压的影响。这种方法在电路中引入大容性负载，影响电路的速度和带宽，不适合用于高速动态比较器的校准。数字辅助的模拟微调技术是针对高速动态比较器的主流技术，校准电路根据比较器的结果，在比较器其中一条信号路径上施加由数字电路控制的校准电压，改变相应路径上的延时、电流或负载，从而抵消失调，包括：基于体电压微调的失调校准方法(CN113765519A)、基于电流补偿的校准方法(CN106059583A)、基于可调电荷泵的校准方法(CN110460335A)等。这类方法只需要在比较器上添加较少的器件，对电路速度影响不大，但是校准精度受到校准范围和步长的限制，高精度校准一般需要尽可能覆盖各工艺角下可能出现的失调电压值，同时校准步长尽可能小，这样就导致校准周期过长，校准电压发生电路面积过大等问题。
阵列级动态比较器是指大规模阵列式信号处理电路中使用的动态比较器。上述校准方法虽然都可以实现较好的校准效果，但是应用于阵列级动态比较器时都存在着面积消耗巨大的问题，并且分别校准每比较器的方案会导致校准后，阵列中不同位置的比较器仍然存在失配，校准精度较差。因此需要一种针对阵列级动态比较器的全局校准方法。
发明内容
为了解决目前的失调校准电路和方法应用于阵列级动态比较器时，存在面积消耗大、校准精度较差的问题，本发明提供了一种阵列级动态比较器全局失调校准方法及电路，所述技术方案如下：
本发明的第一个目的在于提供一种阵列级动态比较器的全局失调校准电路，所述全局失调校准电路包括：校准电压发生电路、校准逻辑电路和校准及存储电路；
所述校准电压发生电路，用于产生校准电压供给所有阵列校准电路使用；
所述校准逻辑电路，根据比较器的输出产生校准信号控制所述全局失调校准电路实施复位、开始校准、结束校准的操作；
所述校准及存储电路，用于在校准过程中通过改变校准参数抵消失调的影响，并对所述校准电压进行采样，将其存储在相应的储能元件或者储能模块中，并在结束校准时保持该校准电压，供后续比较器正常工作时消除失调的影响；
所述校准参数包括：电压、电流和延时参数。
可选的，所述校准电压发生电路，包括：N bit计数器及N bit数模转换器；
通过时钟信号触发所述计数器，实现每个时钟周期下所述计数器输出加一的操作；所述计数器输出作为所述数模转换器的输入信号，通过所述数模转换器输出阶梯式的电压信号，作为校准电压信号。
可选的，所述校准逻辑电路包括：校准状态转换逻辑电路和校准开关转换逻辑电路；
所述校准状态转换逻辑电路包括触发器DFF1～DFF4，或门OR1～OR2，反相器INV1，与门AND1；其中触发器DFF1、DFF3的数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_P；触发器DFF2、DFF4的数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_N；触发器DFF1、DFF2的置位信号输入端连接至校准复位信号PRE；
触发器DFF1、DFF2输出经所述或门OR1产生本地第一校准周期信号ZN1，经所述反相器INV1产生本地第二校准周期信号ZN2，所述本地第二校准周期信号ZN2作为触发器DFF3、DFF4的置位信号；触发器DFF3、DFF4输出经所述或门OR2产生本地第二校准周期使能信号EN2；所述本地第二校准周期使能信号EN2与全局校准使能信号EN经所述与门AND1后产生输入短接开关信号OC；
所述校准开关转换逻辑电路包括触发器DFF5～DFF11，与门AND2～AND3；其中，所述本地第一校准周期信号ZN1与所述校准复位信号PRE经所述与门AND2产生复位信号连接至触发器DFF5、DFF6的复位信号输入端；触发器DFF5、DFF6的数据输入端D连接至电源VDD；触发器DFF5时钟输入端CLK连接至比较器输出COMP_N，触发器DFF6时钟输入端CLK连接至比较器输出COMP_P；触发器DFF5的正输出端Q作为第一校准周期的P侧开关信号SCP，并连接至触发器DFF7的时钟输入端；触发器DFF5负输出端连接至触发器DFF8的时钟输入端；触发器DFF6的正输出端Q作为第一校准周期的N侧开关信号SCN，并连接至触发器DFF9的时钟输入端；触发器DFF6负输出端连接至触发器DFF10的时钟输入端；触发器DFF7、DFF9的数据输入端D连接至GND，置位信号连接至所述校准复位信号PRE；触发器DFF8、DFF10的数据输入端D分别连接至比较器的输出COMP_N、COMP_P，置位信号连接至所述本地第二校准周期信号ZN2；触发器DFF7的输出作为第一校准周期P侧开关信号SCP_GND，触发器DFF8的输出作为第二校准周期N侧开关信号SFN，触发器DFF9的输出作为第一校准周期N侧开关信号SCN_GND，触发器DFF10的输出作为第二校准周期P侧开关信号SFP。所述本地第二校准周期信号ZN2、本地第二校准周期使能信号EN2、全局第二校准周期信号ENF经过与门AND3产生本地第二校准周期开关信号SF，并作为触发器DFF11时钟信号；触发器DFF11的数据输入端连接至GND，置位信号连接至所述校准复位信号PRE，输出信号作为本地第二校准周期开关信号SF_GND。
可选的，所述校准及存储电路包括：校准模块、存储模块；
所述存储模块负责存储校准电压信号，保持电压信号并将电压信号连接至校准模块；所述校准模块根据存储模块的电压信号，改变所述校准参数以抵消失调的影响。
可选的，所述校准及存储电路包括：电流补偿及存储电路、延时可调及存储电路；
所述电流补偿及存储电路包括：辅助放电NMOS管、第一存储电容和第一选通开关；所述第一选通开关根据校准逻辑电路的控制信号将所述辅助放电NMOS管的栅极、所述第一存储电容的上极板接到低电平GND或者第一校准电压信号VOC1；所述辅助放电NMOS管根据栅极所加的第一校准电压信号VOC1改变通过的电流ID，抵消失调的影响；所述第一存储电容负责存储并保持校准电压。
可选的，所述延时可调电路及存储电路包括：PMOS管PM7、PM8，NMOS管NM9、NM10，第二存储电容CF和第二选通开关；
所述第二选通开关根据校准逻辑电路的控制信号将PMOS管PM7的栅极、第二存储电容CF的上极板接到低电平GND或者第二校准电压信号VOC2；PMOS管PM8、NM9组成反相器，NMOS管NM10的漏极与NMOS管NM9的源极相连，源极接GND；PMOS管PM7作为延时MOS管，源极接VDD，漏极与PMOS管PM8的源极相连，PMOS管PM7根据栅极所加的第二校准电压信号VOC2改变CLK_N与CLKD之间的上升沿延时；所述第二存储电容CF负责存储并保持校准电压。
可选的，所述储能元件包括：电容。
本发明的第二个目的在于提供一种阵列级动态比较器的全局失调校准方法，基于上述的阵列级动态比较器的全局失调校准电路实现，包括：
步骤一：由所述校准电压发生电路产生阶梯式变化的校准电压信号，输出至所有比较器的校准逻辑电路、校准及存储电路；
步骤二：校准周期开始，比较器根据时钟信号输出第一组比较结果；校准逻辑电路根据比较结果，判断校准侧，输出控制信号将校准及存储电路连接至校准电压发生电路；
步骤三：校准电压阶梯式变化，直到比较器输出极性发生反转；校准逻辑电路检测到极性反转，输出控制信号将存储电路浮空，校准电压保持在存储电路中；并结束此比较器校准周期；
步骤四：校准电压继续阶梯式变化，直到输出电压达到满量程，此时校准电压发生电路停止变化，阵列中所有比较器应当结束校准，各比较器的校准电压被保持，比较器失调校准结束。
本发明的第三个目的在于提供一种存算一体芯片，所述存算一体芯片包含上述的阵列级动态比较器的全局失调校准电路。
本发明的第四个目的在于提供一种图像传感器，包括上述的阵列级动态比较器的全局失调校准电路。
本发明有益效果是：
本发明的阵列级动态比较器全局失调校准方法及电路，通过全局共用一套高精度校准信号发生电路，比较器只需要增加校准逻辑电路和校准及存储电路，解决了校准精度和面积开销之间的矛盾，达到了增加较小面积的情况下实现较高的校准精度。同时可以将本方法扩展为两步式校准，解决了校准精度和时间的矛盾。并且因为采用同一校准信号发生电路，减小了由于传统独立校准电路带来的比较器间失配，提高了阵列级匹配性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的阵列级动态比较器的全局失调校准的整体结构图。
图2是本发明实施例二提供的两步式校准逻辑电路图，其中(a)为校准状态转换逻辑电路图，(b)是校准开关转换逻辑电路图。
图3是本发明实施例三提供的校准及存储电路图，其中(a)为电流补偿及存储电路图，(b)为延时可调及存储电路图。
图4是本发明实施例三提供的校准电压发生电路输入信号范围与可校准失调电压范围，其中(a)第一校准电压与可校准失调电压范围，(b)第二校准电压与可校准失调电压范围。
图5是本发明实施例三提供的动态比较器及校准电路图。
图6是本发明实施例三提供的校准时序图。
图7是本发明实施例三校准前的失调电压正态分布曲线图。
图8是本发明实施例三校准后的失调电压正态分布曲线图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一：
本实施例提供一种阵列级动态比较器的全局失调校准电路，参见图1，包括：校准信号发生电路、校准逻辑电路及校准及存储电路；
一种阵列级动态比较器的全局失调校准电路，其特征在于，所述全局失调校准电路包括：校准信号电压发生电路、校准逻辑电路及校准信号及存储电路；
所述校准信号电压发生电路，用于产生校准信号供给全片所有阵列校准电路使用；
所述校准逻辑电路，根据所述校准信号控制所述全局失调校准电路实施复位、开始校准、结束校准的操作；
所述校准信号及存储电路，用于在校准过程中通过改变电压、电流和延时等参数抵消失调的影响，并对所述校准信号进行采样，将其存储在相应的储能元件(如电容)或者储能电路中，并在结束校准时保持该校准信号，供后续比较器正常工作时消除失调的影响。
实施例二：
本实施例的校准逻辑电路如图2所示，为一种两步式校准逻辑电路，包括校准状态转换逻辑电路和校准开关转换逻辑电路。
校准状态转换逻辑电路和校准开关转换逻辑电路；所述校准状态转换逻辑电路包括触发器DFF1～DFF4，或门OR1～OR2，反相器INV1，与门AND1。其中DFF1、DFF3数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_P；DFF2、DFF4数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_N；DFF1、DFF2置位信号输入端连接至校准复位信号PRE。DFF1、DFF2输出经或门OR1产生本地第一校准周期信号ZN1，经反相器INV1产生本地第二校准周期信号ZN2，ZN2作为DFF3、DFF4置位信号；DFF3、DFF4输出经或门OR2产生本地第二校准周期使能信号EN2；EN2与全局校准使能信号EN经与门AND1后产生输入短接开关信号OC。
所述校准开关转换逻辑电路包括触发器DFF5～DFF11，与门AND2～AND3。其中，本地第一校准周期信号ZN1与校准复位信号PRE经与门AND2产生复位信号连接至DFF5、DFF6的复位信号输入端。DFF5、DFF6数据输入端D连接至VDD。DFF5时钟输入端CLK连接至比较器输出COMP_N，DFF6时钟输入端CLK连接至比较器输出COMP_P。DFF5正输出端Q作为第一校准周期P侧开关信号SCP，并连接至DFF7的时钟输入端；DFF5负输出端连接至DFF8的时钟输入端。DFF6正输出端Q作为第一校准周期N侧开关信号SCN，并连接至DFF9的时钟输入端；DFF6负输出端连接至DFF10的时钟输入端。DFF7、DFF9数据输入端D连接至GND，置位信号连接至校准复位信号PRE；DFF8、DFF10数据输入端D分别连接至比较器输出COMP_N、COMP_P，置位信号连接至本地第二校准周期信号ZN2。DFF7的输出作为第一校准周期P侧开关信号SCP_GND，DFF8的输出作为第二校准周期N侧开关信号SFN，DFF9的输出作为第一校准周期N侧开关信号SCN_GND，DFF10的输出作为第二校准周期P侧开关信号SFP。本地第二校准周期信号ZN2、本地第二校准周期使能信号EN2、全局第二校准周期信号ENF经过与门AND3产生本地第二校准周期开关信号SF，并作为DFF11时钟信号。DFF11数据输入端连接至GND，置位信号连接至校准复位信号PRE，输出信号作为本地第二校准周期开关信号SF_GND。
校准前首先由校准复位信号PRE产生低电平，校准逻辑电路进行复位。校准复位信号变为高电平后，全局校准使能信号EN变为高电平，输入短接开关信号OC为高电平，将比较器输入端连接到共模电平。校准逻辑电路接收比较器输出信号COMP_P、COMP_N，此时两个信号必然是一个保持低电平，一个由低电平跳变为高电平。此上升沿触发DFF1、DFF6(或DFF2、DFF5)，使得SCN(或SCP)变为高电平，控制N侧(或P侧)校准电路断开与GND的连接，并连接到第一校准电压发生电路。在第一校准周期结束前，比较器输出极性会发生反转，即之前保持低电平的输出由低电平变为高电平，另一个变为低电平。此时触发DFF2(或DFF1)，使本地第一校准周期信号ZN1变为低电平，结束第一校准周期。本地第二校准周期信号ZN2变为高电平，触发器DFF4(或DFF3)由比较器对应输出信号触发，此时本地第二校准周期使能信号EN2保持高电平。本地第一校准周期信号ZN1变为低电平，复位DFF5、DFF6，使DFF5(或DFF6)负输出端由低电平变为高电平，触发DFF8(或DFF10)输出高电平，将比较器的相应侧连接至第二校准电路。当全局第二校准周期信号ENF变为高电平，开始进行第二校准周期。在第二校准周期结束前，比较器输出极性会发生反转，此时触发DFF3(或DFF4)，本地第二校准周期使能信号EN2变为低电平，结束本地第二校准周期。
实施例三：
本实施例提供一种阵列级动态比较器的全局两步式失调校准电路，采用实施例二记载的校准逻辑电路。
本实施例的校准信号发生电路包括：6bit计数器和模数转换器(DAC)作为第一校准电压发生电路，10bit计数器和DAC作为第二校准电压发生电路。通过时钟信号触发计数器，实现每个时钟周期计数器输出加一的操作；计数器输出作为DAC的输入信号，通过DAC输出一个阶梯式的电压信号，作为校准电压信号。
所述第一校准电压发生电路，可校准电压范围需要覆盖可能出现的失调电压值。根据未校准的比较器Monte-Carlo仿真，在置信水平99.9％即3.3σ的情况下计算失调电压范围为±19.73mV。由此确定第一校准周期需要覆盖的范围至少为±20mV。第一校准电压与可校准的失调电压对应关系如图4(a)所示，第一校准电压在550～750mV范围内可实现±20mV的校准范围。优先考虑校准时间，因此选用6bit计数器和DAC作为第一校准电压发生电路。
所述第二校准电压发生电路，可校准的电压范围需要覆盖第一校准周期最大校准步长即7mV，因此可以确定第二校准电压范围是0～650mV，如图4(b)所示。优先考虑校准精度，因此选用10bit计数器和DAC作为第二校准电压发生电路。
本实施例的校准及存储电路如图3所示，包括：
电流补偿及存储电路、延时可调及存储电路。
所述电流补偿及存储电路包括辅助放电NMOS管NM3(NM4)、电容CCP(CCN)和选通开关。选通开关根据校准逻辑电路的控制信号SCP(SCN)、SCP(SCN)_GND将NM3(NM4)栅极、电容CCP(CCN)上极板接到低电平GND或者校准电压信号VOC1；辅助放电NMOS管NM3(NM4)根据栅极所加的校准电压信号VOC1改变通过的电流ID，抵消失调的影响；电容CCP(CCN)负责存储并保持校准电压。
所述延时可调电路包括：PMOS管PM7、PM8，NMOS管NM9、NM10，电容CF和选通开关。选通开关根据校准逻辑电路的控制信号SWF、SWF_GND将PM7栅极、电容CF上极板接到低电平GND或者校准电压信号VOC2；PM8、NM9组成反相器，NM10漏极与NM9源极相连，源极接GND；PM7作为延时MOS管，源极接VDD，漏极与PM8源极相连，PM7根据栅极所加的校准电压信号VOC2改变CLK_N与CLKD之间的上升沿延时；电容CF负责存储并保持校准电压。
本实施例的动态比较器及校准电路如图3、图5所示。
校准状态转换逻辑电路和校准开关转换逻辑电路；所述校准状态转换逻辑电路包括触发器DFF1～DFF4，或门OR1～OR2，反相器INV1，与门AND1。其中DFF1、DFF3数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_P；DFF2、DFF4数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_N；DFF1、DFF2置位信号输入端连接至校准复位信号PRE。DFF1、DFF2输出经或门OR1产生本地第一校准周期信号ZN1，经反相器INV1产生本地第二校准周期信号ZN2，ZN2作为DFF3、DFF4置位信号；DFF3、DFF4输出经或门OR2产生本地第二校准周期使能信号EN2；EN2与全局校准使能信号EN经与门AND1后产生输入短接开关信号OC。
所述校准开关转换逻辑电路包括触发器DFF5～DFF11，与门AND2～AND3。其中，本地第一校准周期信号ZN1与校准复位信号PRE经与门AND2产生复位信号连接至DFF5、DFF6的复位信号输入端。DFF5、DFF6数据输入端D连接至VDD。DFF5时钟输入端CLK连接至比较器输出COMP_N，DFF6时钟输入端CLK连接至比较器输出COMP_P。DFF5正输出端Q作为第一校准周期P侧开关信号SCP，并连接至DFF7的时钟输入端；DFF5负输出端连接至DFF8的时钟输入端。DFF6正输出端Q作为第一校准周期N侧开关信号SCN，并连接至DFF9的时钟输入端；DFF6负输出端连接至DFF10的时钟输入端。DFF7、DFF9数据输入端D连接至GND，置位信号连接至校准复位信号PRE；DFF8、DFF10数据输入端D分别连接至比较器输出COMP_N、COMP_P，置位信号连接至本地第二校准周期信号ZN2。DFF7的输出作为第一校准周期P侧开关信号SCP_GND，DFF8的输出作为第二校准周期N侧开关信号SFN，DFF9的输出作为第一校准周期N侧开关信号SCN_GND，DFF10的输出作为第二校准周期P侧开关信号SFP。本地第二校准周期信号ZN2、本地第二校准周期使能信号EN2、全局第二校准周期信号ENF经过与门AND3产生本地第二校准周期开关信号SF，并作为DFF11时钟信号。DFF11数据输入端连接至GND，置位信号连接至校准复位信号PRE，输出信号作为本地第二校准周期开关信号SF_GND。
所述失调校准工作过程如下：图6为校准时序图
以P侧存在正失调电压VOS为例进行说明，以下所述单掷开关均是高电平导通，低电平断开。其中，CLK_N是CLK的相反信号，CLKD是相对CLK的延时可调信号。
校准复位阶段：PRE信号为低电平，将阵列中比较器的校准逻辑电路复位，校准电容放电至GND，清空上一周期的校准电压。
第一校准周期：全局校准使能信号EN为高电平，EN_N是它的相反信号即为低电平。将差分输入端VIP、VIN与输入信号断开，并短接至共模电平VCM。比较器在时钟信号CLK高电平进行比较，第一次比较器输出COMP_P＝1，COMP_N＝0，可视为P输入端存在正的等效输入失调电压。经校准逻辑电路判断，将N侧的SCN信号置1，第一校准电压作用于辅助输入MOS管NM2，并存储在电容CCN上。随着第一校准电压逐渐增大，等效输入失调电压逐渐减小并在第一校准周期内失调电压变为负值，直到比较器输出极性变化，校准逻辑电路控制SCN置0，断开与第一校准电压的连接，由电容保持当前电压。
第二校准周期：在第一校准周期检测到极性变化时，校准逻辑电路根据比较结果将输出为高电平的一侧开关即SW2N置为低电平，连接至延时可调电路输出端CLKD；SF信号变为高电平，将延时可调电路连接至DAC2的输出端。待全局第二校准周期信号ENF变为高电平，计数器控制DAC2产生阶梯式增加的第二校准电压信号，施加在PM8栅极，从而逐渐增加CLKD信号上升沿相对CLK信号的延时。随着校准的进行，等效输入失调电压逐渐减小直至比较器输出信号极性变化，SF信号变为低电平，将第二校准电压保存在电容CF中。同时OC信号变为低电平，使差分输入端断开与共模电平VCM的连接。
校准结束阶段：全局校准使能信号EN、全局第二校准周期信号ENF变为低电平，校准结束。第一、二校准电压将分别保持在对应电容中，将差分输入端分别连接至输入信号，可以进行正常比较操作。由于电路中存在漏电流，电容中保存的校准电压会随时间减小，从而影响校准精度，因此需要定期进行校准，校准周期间隔受到电容大小和电路漏电的影响。
经过Monte-carlo仿真验证，校准后比较器失调电压由5.89mV(如图7)降低到0.28mV(如图8)。将本发明与文献1、2对比，校准后失调电压远低于文献1(Okazawa T,AkitaI,Ishida M.A digitally calibrated dynamic comparator using time-domain offsetdetection[J].Analog Integrated Circuits&Signal Processing,2014,81(03):561-570.)的1.29mV和文献2(Chi-Hang Chan,Yan Zhu,U-Fat Chio,et al.A reconfigurablelow-noise dynamic comparator with offset calibration in 90nm CMOS[C]//SolidState Circuits Conference.Jeju,Korea.2011:233-236.)_的0.53mV。同时因为全局共用校准电压发生电路，高精度DAC带来的面积开销非常小，版图设计后比较器和校准电路面积697μm2，远小于文献1的46800μm2和文献2的1089μm2。
实施例四：
本实施例提供一种阵列级动态比较器全局失调校准方法，采用实施例一或三提供的阵列级动态比较器全局失调校准电路实现，包括以下步骤：
步骤一：由所述校准电压发生电路产生阶梯式变化的校准电压信号，输出至所有比较器的校准逻辑电路、校准及存储电路；
步骤二：校准周期开始，比较器根据时钟信号输出第一组比较结果；校准逻辑电路根据比较结果，判断校准侧，输出控制信号将校准及存储电路连接至校准电压发生电路；
步骤三：校准电压阶梯式变化，直到比较器输出极性发生反转；校准逻辑电路检测到极性反转，输出控制信号将存储电路浮空，校准电压保持在存储电路中；并结束此比较器校准周期；
步骤四：校准电压继续阶梯式变化，直到输出电压达到满量程，此时校准电压发生电路停止变化，阵列中所有比较器应当结束校准，各比较器的校准电压被保持，比较器失调校准结束。
本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种阵列级动态比较器的全局失调校准电路，其特征在于，所述全局失调校准电路包括：校准电压发生电路、校准逻辑电路和校准及存储电路；
所述校准电压发生电路，用于产生校准电压供给所有阵列校准电路使用；
所述校准逻辑电路，根据比较器的输出产生校准信号控制所述全局失调校准电路实施复位、开始校准、结束校准的操作；
所述校准及存储电路，用于在校准过程中通过改变校准参数抵消失调的影响，并对所述校准电压进行采样，将其存储在相应的储能元件或者储能模块中，并在结束校准时保持该校准电压，供后续比较器正常工作时消除失调的影响；
所述校准参数包括：电压、电流和延时参数。
2.根据权利要求1所述的阵列级动态比较器的全局失调校准电路，其特征在于，所述校准电压发生电路，包括：Nbit计数器及Nbit数模转换器；
通过时钟信号触发所述计数器，实现每个时钟周期下所述计数器输出加一的操作；所述计数器输出作为所述数模转换器的输入信号，通过所述数模转换器输出阶梯式的电压信号，作为校准电压信号。
3.根据权利要求1所述的阵列级动态比较器的全局失调校准电路，其特征在于，所述校准逻辑电路包括：校准状态转换逻辑电路和校准开关转换逻辑电路；
所述校准状态转换逻辑电路包括触发器DFF1～DFF4，或门OR1～OR2，反相器INV1，与门AND1；其中触发器DFF1、DFF3的数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_P；触发器DFF2、DFF4的数据输入端D连接至GND，时钟输入端CLK连接至比较器输出COMP_N；触发器DFF1、DFF2的置位信号输入端连接至校准复位信号PRE；
触发器DFF1、DFF2输出经所述或门OR1产生本地第一校准周期信号ZN1，经所述反相器INV1产生本地第二校准周期信号ZN2，所述本地第二校准周期信号ZN2作为触发器DFF3、DFF4的置位信号；触发器DFF3、DFF4输出经所述或门OR2产生本地第二校准周期使能信号EN2；所述本地第二校准周期使能信号EN2与全局校准使能信号EN经所述与门AND1后产生输入短接开关信号OC；
所述校准开关转换逻辑电路包括触发器DFF5～DFF11，与门AND2～AND3；其中，所述本地第一校准周期信号ZN1与所述校准复位信号PRE经所述与门AND2产生复位信号连接至触发器DFF5、DFF6的复位信号输入端；触发器DFF5、DFF6的数据输入端D连接至电源VDD；触发器DFF5时钟输入端CLK连接至比较器输出COMP_N，触发器DFF6时钟输入端CLK连接至比较器输出COMP_P；触发器DFF5的正输出端Q作为第一校准周期的P侧开关信号SCP，并连接至触发器DFF7的时钟输入端；触发器DFF5负输出端连接至触发器DFF8的时钟输入端；触发器DFF6的正输出端Q作为第一校准周期的N侧开关信号SCN，并连接至触发器DFF9的时钟输入端；触发器DFF6负输出端连接至触发器DFF10的时钟输入端；触发器DFF7、DFF9的数据输入端D连接至GND，置位信号连接至所述校准复位信号PRE；触发器DFF8、DFF10的数据输入端D分别连接至比较器的输出COMP_N、COMP_P，置位信号连接至所述本地第二校准周期信号ZN2；触发器DFF7的输出作为第一校准周期P侧开关信号SCP_GND，触发器DFF8的输出作为第二校准周期N侧开关信号SFN，触发器DFF9的输出作为第一校准周期N侧开关信号SCN_GND，触发器DFF10的输出作为第二校准周期P侧开关信号SFP。所述本地第二校准周期信号ZN2、本地第二校准周期使能信号EN2、全局第二校准周期信号ENF经过与门AND3产生本地第二校准周期开关信号SF，并作为触发器DFF11时钟信号；触发器DFF11的数据输入端连接至GND，置位信号连接至所述校准复位信号PRE，输出信号作为本地第二校准周期开关信号SF_GND。
4.根据权利要求1所述的阵列级动态比较器的全局失调校准电路，其特征在于，所述校准及存储电路包括：校准模块、存储模块；
所述存储模块负责存储校准电压信号，保持电压信号并将电压信号连接至校准模块；所述校准模块根据存储模块的电压信号，改变所述校准参数以抵消失调的影响。
5.根据权利要求1所述的阵列级动态比较器的全局失调校准电路，其特征在于，所述校准及存储电路包括：电流补偿及存储电路、延时可调及存储电路；
所述电流补偿及存储电路包括：辅助放电NMOS管、第一存储电容和第一选通开关；所述第一选通开关根据校准逻辑电路的控制信号将所述辅助放电NMOS管的栅极、所述第一存储电容的上极板接到低电平GND或者第一校准电压信号VOC1；所述辅助放电NMOS管根据栅极所加的第一校准电压信号VOC1改变通过的电流ID，抵消失调的影响；所述第一存储电容负责存储并保持校准电压。
6.根据权利要求5所述的阵列级动态比较器的全局失调校准电路，其特征在于，所述延时可调电路及存储电路包括：PMOS管PM7、PM8，NMOS管NM9、NM10，第二存储电容CF和第二选通开关；
所述第二选通开关根据校准逻辑电路的控制信号将PMOS管PM7的栅极、第二存储电容CF的上极板接到低电平GND或者第二校准电压信号VOC2；PMOS管PM8、NM9组成反相器，NMOS管NM10的漏极与NMOS管NM9的源极相连，源极接GND；PMOS管PM7作为延时MOS管，源极接VDD，漏极与PMOS管PM8的源极相连，PMOS管PM7根据栅极所加的第二校准电压信号VOC2改变CLK_N与CLKD之间的上升沿延时；所述第二存储电容CF负责存储并保持校准电压。
7.根据权利要求1所述的阵列级动态比较器的全局失调校准电路，其特征在于，所述储能元件包括：电容。
8.一种阵列级动态比较器的全局失调校准方法，其特征在于，所述全局失调校准方法基于权利要求1-7任一项所述的阵列级动态比较器的全局失调校准电路实现，包括：
步骤一：由所述校准电压发生电路产生阶梯式变化的校准电压信号，输出至所有比较器的校准逻辑电路、校准及存储电路；
步骤二：校准周期开始，比较器根据时钟信号输出第一组比较结果；校准逻辑电路根据比较结果，判断校准侧，输出控制信号将校准及存储电路连接至校准电压发生电路；
步骤三：校准电压阶梯式变化，直到比较器输出极性发生反转；校准逻辑电路检测到极性反转，输出控制信号将存储电路浮空，校准电压保持在存储电路中；并结束此比较器校准周期；
步骤四：校准电压继续阶梯式变化，直到输出电压达到满量程，此时校准电压发生电路停止变化，阵列中所有比较器应当结束校准，各比较器的校准电压被保持，比较器失调校准结束。
9.一种存算一体芯片，其特征在于，所述存算一体芯片包含权利要求1-7任一项所述的阵列级动态比较器的全局失调校准电路。
10.一种图像传感器，其特征在于，所述图像传感器包括权利要求1-7任一项所述的阵列级动态比较器的全局失调校准电路。
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