CN216873190U - 一种用于差分逐次逼近寄存器型adc的参考电压缓冲器 - Google Patents
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Abstract
本实用新型公开了一种用于差分逐次逼近寄存器型ADC的参考电压缓冲器，包括可修调的第一电压缓冲器、产生正参考电压Vrp的第二电压缓冲器以及产生共模电压Vcm的第三电压缓冲器，其中，带隙基准电压通过第一电压缓冲器输出到第二电压缓冲器的输入端和第三电压缓冲器的输入端。本实用新型的第一电压缓冲器可通过修调电阻R1改变其输出电压，目的是修调第二电压缓冲器的输出电压；第三电压缓冲器通过高电压检测器HD加速下拉，能够以非常低的偏置电流实现Vcm的快速建立。本实用新型中第一电压缓冲器低功耗的要求和可精确修调的要求是一致的；同时，本实用新型中第二电压缓冲器需要精确的输出电压而第三电压缓冲器却不需要精确的输出电压。本实用新型能够良好契合差分SAR型ADC对片内参考电压缓冲器的要求。
Description
技术领域
本实用新型涉及集成电路设计技术领域，具体涉及一种为高精度全差分逐次逼近寄存器型ADC提供系列参考电压的缓冲器。
背景技术
模数转换器(Analog-to-Digital Converter，ADC)是现实世界与数字世界之间的桥梁，逐次逼近寄存器(Successive Approximation Register，SAR)型结构非常适合于实现中等速度和中高精度的ADC，具有结构紧凑、低功耗、能够从制造工艺进步中受益等优点。
图1至4以3位为例图示了差分SAR型ADC的量化过程，其中，图1为采样相位状态，图2为第一次比较得b2，图3为第二次比较得b1，图4为第三次比较得b0。这种电容阵列数字模拟转换器(Digital-to-Analog Converter，DAC)架构一般在学术上称之为基于共模电压的电容阵列DAC，具有开关功耗低、匹配性好、比较器失调小等优点。如何以最少的功耗设计缓冲器以提供这种差分结构所需要的三个参考电压(正参考电压Vrp、负参考电压Vrn、共模电压Vcm)是设计差分SAR型ADC时的一个关键问题，因此，参考电压缓冲器的功耗往往占据SAR型ADC整体功耗的大部分。在单电源系统中，一般选取参考地为负参考电压Vrn，那么，参考电压缓冲器需要提供正参考电压Vrp和共模电压Vcm这两个电压。
电压串联负反馈是实现参考电压缓冲器的基本途径。首先，环路增益必须足够高以克服误差放大器增益受工艺、电压、温度变化而变化导致的静态输出电压误差；其次，在最恶劣的场景下，缓冲器必须能够在规定的时间内完成输出电压的建立，一般情况下我们以动态误差小于最小分辨位(Least Significant Bit，LSB)电压的一半作为建立完成的标准。此外，SAR型ADC所需要的两个参考电压中，正参考电压Vrp须具有较高的绝对精度以使量化范围与设计目标一致，而共模电压Vcm对绝对精度没有要求，因为其作用仅在于定义电容阵列DAC的输出电压的共模电平。
发明内容
本实用新型目的是提供一种用于差分逐次逼近寄存器型ADC的参考电压缓冲器，具有瞬变特性好、低功耗和易于修调的特点。
本实用新型的技术方案是：一种用于差分逐次逼近寄存器型ADC的参考电压缓冲器，包括可修调的第一电压缓冲器、产生正参考电压Vrp的第二电压缓冲器以及产生共模电压Vcm的第三电压缓冲器，其中，带隙基准电压通过所述第一电压缓冲器输出到第二电压缓冲器的输入端和第三电压缓冲器的输入端；
所述第一电压缓冲器包括第一误差放大器A1、第一PMOS管P1、第一电阻R1以及第二电阻R2；
所述第二电压缓冲器包括第二误差放大器A2、第二PMOS管P2、第三电阻R3以及第四电阻R4；
所述第三电压缓冲器包括第三误差放大器A3、第一NMOS管N1、第二NMOS管N2、第一电流源I1以及高电压检测器HD。
上述技术方案中，所述第一电压缓冲器的偏置电流小于第三电压缓冲器的偏置电流小于第二电压缓冲器的偏置电流。
上述技术方案中，所述第一误差放大器A1的反相输入端电性连接到带隙基准电压，同相输入端分别电性连接到第一电阻R1的一端和第二电阻R2的一端，输出端电性连接到PMOS管P1的栅极；
所述PMOS管P1的源极电性连接到电源VDD，漏极分别电性连接到第二电阻R2的另一端、第二误差放大器A2的反相输入端、第三误差放大器A3的同相输入端和高电压检测器HD的参考输入端；
所述第一电阻R1的另一端接地；
所述第二误差放大器A2的同相输入端分别电性连接到第三电阻R3的一端和第四电阻R4的一端，输出端电性连接到PMOS管P2的栅极；
所述PMOS管P2的源极电性连接到电源VDD，漏极分别电性连接到第四电阻R4的另一端和输出电源端Vrp；
所述第三电阻R3的另一端接地；
所述第三误差放大器A3的反相输入端分别电性连接到高电压检测器HD的检测输入端和NMOS管N2的漏极并经偏置电流源IB 1接地，输出端电性连接到NMOS管N1的栅极；
所述高电压检测器HD的检测输出端电性连接到NMOS管N2的栅极，所述NMOS管N2的源极接地；
所述NMOS管N1的漏极电性连接到电源VDD，源极电性连接到输出电源端Vcm并经偏置电流源IB 1接地。
上述技术方案中，所述第一电阻R1为可通过控制字修调其阻值的可修调电阻。
上述技术方案中，所述高电压检测器HD包括PMOS管P3、PMOS管P4、NMOS管N3、NMOS管N4和偏置电流源I2，其中，
所述PMOS管P3的源极经偏置电流源I2电性连接到电源电压VDD，栅极电性连接到高电压检测器HD的参考输入端，漏极分别电性连接到NMOS管N3的漏极和高电压检测器HD的输出端；
所述PMOS管P4的源极经偏置电流源I2电性连接到电源电压VDD，栅极电性连接到高电压检测器HD的检测输入端，漏极分别电性连接到NMOS管N4的漏极、栅极和NMOS管N3的栅极；
所述NMOS管N3的源极接地；
所述NMOS管N4的源极接地。
上述技术方案中，所述第三NMOS管N3与第四NMOS管N4的尺寸相互匹配，且所述第三NMOS管N3与第四NMOS管N4的尺寸比为3:1。
上述技术方案中，所述高电压检测器HD被配置为在检测到检测输入端的电压高于参考输入端的电压超过预设定比例时输出高电平。
上述技术方案中，所述预设定比例为20％。
本实用新型的优点是：
1.本实用新型中的第一电阻R1和第二电阻R2的阻值非常大，容易通过数字修调第一电阻R1的阻值以获得绝对精度较高的输出电压Vrp；
2.本实用新型的第一和第二电压缓冲器均采用传统的两级放大结构和密勒频率补偿方法，具有瞬态特性好的优点；
3.本实用新型的高电压检测器HD可大大降低第三电压缓冲器中分配给第一电流源I1的偏置电流，因为高电压检测器HD在共模电压Vcm连接到较高电平时会临时打开NMOS管N2以加快下拉的速度。
附图说明
下面结合附图及实施例对本实用新型作进一步描述：
图1至4为背景技术中的差分SAR型ADC的量化过程原理图。
图5为本实用新型的参考电压缓冲器的电路结构图。
图6为本实用新型的高电压检测器HD的电路结构图。
图7为在55nm CMOS工艺(3.3V电源电压)下本实用新型的稳定性仿真结果。
图8为在55nm CMOS工艺(3.3V电源电压)下本实用新型的参考电压缓冲器分别从2.5V和0V缓冲至1.25V下的瞬态响应仿真结果。
图9为在55nm CMOS工艺(3.3V电源电压)下本实用新型的参考电压缓冲器分别从2.5V和0V缓冲至1.25V下的瞬态响应仿真结果局部放大图。
图10为本实用新型与传统参考电压缓冲器的输出电压瞬态仿真结果对比图。
具体实施方式
实施例：
参见图5所示，本实施例提供一种用于差分逐次逼近寄存器型ADC的参考电压缓冲器，包括可修调的第一电压缓冲器、产生正参考电压Vrp的第二电压缓冲器以及产生共模电压Vcm的第三电压缓冲器，其中，带隙基准电压通过所述第一电压缓冲器输出到第二电压缓冲器的输入端和第三电压缓冲器的输入端；
所述第一电压缓冲器包括第一误差放大器A1、第一PMOS管P1、第一电阻R1以及第二电阻R2；
所述第二电压缓冲器包括第二误差放大器A2、第二PMOS管P2、第三电阻R3以及第四电阻R4；
所述第三电压缓冲器包括第三误差放大器A3、第一NMOS管N1、第二NMOS管N2、第一电流源I1以及高电压检测器HD。
在一种实施方式中，所述第一电压缓冲器的偏置电流小于第三电压缓冲器的偏置电流小于第二电压缓冲器的偏置电流。
在一种实施方式中，所述第一误差放大器A1的反相输入端电性连接到带隙基准电压，同相输入端分别电性连接到第一电阻R1的一端和第二电阻R2的一端，输出端电性连接到PMOS管P1的栅极；
所述PMOS管P1的源极电性连接到电源VDD，漏极分别电性连接到第二电阻R2的另一端、第二误差放大器A2的反相输入端、第三误差放大器A3的同相输入端和高电压检测器HD的参考输入端；
所述第一电阻R1的另一端接地；
所述第二误差放大器A2的同相输入端分别电性连接到第三电阻R3的一端和第四电阻R4的一端，输出端电性连接到PMOS管P2的栅极；
所述PMOS管P2的源极电性连接到电源VDD，漏极分别电性连接到第四电阻R4的另一端和输出电源端Vrp；
所述第三电阻R3的另一端接地；
所述第三误差放大器A3的反相输入端分别电性连接到高电压检测器HD的检测输入端和NMOS管N2的漏极并经偏置电流源IB1接地，输出端电性连接到NMOS管N1的栅极；
所述高电压检测器HD的检测输出端电性连接到NMOS管N2的栅极，所述NMOS管N2的源极接地；
所述NMOS管N1的漏极电性连接到电源VDD，源极电性连接到输出电源端Vcm并经偏置电流源IB1接地。
在一种实施方式中，所述第一电阻R1为可通过控制字修调其阻值的可修调电阻。
请参见图6所示，在一种实施方式中，所述高电压检测器HD包括PMOS管P3、PMOS管P4、NMOS管N3、NMOS管N4和偏置电流源I2，其中，
所述PMOS管P3的源极经偏置电流源I2电性连接到电源电压VDD，栅极电性连接到高电压检测器HD的参考输入端，漏极分别电性连接到NMOS管N3的漏极和高电压检测器HD的输出端；
所述PMOS管P4的源极经偏置电流源I2电性连接到电源电压VDD，栅极电性连接到高电压检测器HD的检测输入端，漏极分别电性连接到NMOS管N4的漏极、栅极和NMOS管N3的栅极；
所述NMOS管N3的源极接地；
所述NMOS管N4的源极接地。
在一种实施方式中，所述第三NMOS管N3与第四NMOS管N4的尺寸相互匹配，且所述第三NMOS管N3与第四NMOS管N4的尺寸比为3:1。
在一种实施方式中，所述高电压检测器HD被配置为在检测到检测输入端的电压高于参考输入端的电压超过预设定比例时输出高电平。
在一种实施方式中，所述预设定比例为20％。
下面结合附图具体说明本实用新型的优点
参见图7所示，本实用新型的参考电压缓冲器环路增益带宽积为80kHz，0dB带宽为47MHz，相位裕度为80度，环路稳定性较好。
参见图8所示，是参考电压缓冲器的输出电压瞬态仿真结果图，考虑到ADC中比较器的建立时间，需要参考电压在250ns内缓冲至稳定的1.25V，可以看到，本实用新型的参考电压缓冲器在100ns以内就可以达到稳定输出。
参见图9所示，是输出电压仿真结果局部放大图，可以看到，下过冲电压和上过冲电压分别可以在58ns和52ns内恢复到终值±0.5LSB范围内(即1.2497V～1.2503V)。
参见图10所示，是本实用新型与传统参考电压缓冲器的输出电压瞬态仿真结果对比，可以看到，传统参考电压缓冲器需要160ns才能完成建立，而本实用新型通过高电压检测器HD检测输出电压来控制N2导通，大大加快了下拉速度，将建立时间缩短至52ns。
当然上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型主要技术方案的精神实质所做的修饰，都应涵盖在本实用新型的保护范围之内。
Claims (8)
1.一种用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：包括可修调的第一电压缓冲器、产生正参考电压Vrp的第二电压缓冲器以及产生共模电压Vcm的第三电压缓冲器，其中，带隙基准电压通过所述第一电压缓冲器输出到第二电压缓冲器的输入端和第三电压缓冲器的输入端；
所述第一电压缓冲器包括第一误差放大器A1、第一PMOS管P1、第一电阻R1以及第二电阻R2；
所述第二电压缓冲器包括第二误差放大器A2、第二PMOS管P2、第三电阻R3以及第四电阻R4；
所述第三电压缓冲器包括第三误差放大器A3、第一NMOS管N1、第二NMOS管N2、第一电流源I1以及高电压检测器HD。
2.根据权利要求1所述的用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：所述第一电压缓冲器的偏置电流小于第三电压缓冲器的偏置电流小于第二电压缓冲器的偏置电流。
3.根据权利要求1所述的用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：所述第一误差放大器A1的反相输入端电性连接到带隙基准电压，同相输入端分别电性连接到第一电阻R1的一端和第二电阻R2的一端，输出端电性连接到PMOS管P1的栅极；
所述PMOS管P1的源极电性连接到电源VDD，漏极分别电性连接到第二电阻R2的另一端、第二误差放大器A2的反相输入端、第三误差放大器A3的同相输入端和高电压检测器HD的参考输入端；
所述第一电阻R1的另一端接地；
所述第二误差放大器A2的同相输入端分别电性连接到第三电阻R3的一端和第四电阻R4的一端，输出端电性连接到PMOS管P2的栅极；
所述PMOS管P2的源极电性连接到电源VDD，漏极分别电性连接到第四电阻R4的另一端和输出电源端Vrp；
所述第三电阻R3的另一端接地；
所述第三误差放大器A3的反相输入端分别电性连接到高电压检测器HD的检测输入端和NMOS管N2的漏极并经偏置电流源IB1接地，输出端电性连接到NMOS管N1的栅极；
所述高电压检测器HD的检测输出端电性连接到NMOS管N2的栅极，所述NMOS管N2的源极接地；
所述NMOS管N1的漏极电性连接到电源VDD，源极电性连接到输出电源端Vcm并经偏置电流源IB1接地。
4.根据权利要求1所述的用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：所述第一电阻R1为可通过控制字修调其阻值的可修调电阻。
5.根据权利要求1所述的用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：所述高电压检测器HD包括PMOS管P3、PMOS管P4、第三NMOS管N3、第四NMOS管N4和偏置电流源I2，其中，
所述PMOS管P3的源极经偏置电流源I2电性连接到电源电压VDD，栅极电性连接到高电压检测器HD的参考输入端，漏极分别电性连接到第三NMOS管N3的漏极和高电压检测器HD的输出端；
所述PMOS管P4的源极经偏置电流源I2电性连接到电源电压VDD，栅极电性连接到高电压检测器HD的检测输入端，漏极分别电性连接到NMOS管N4的漏极、栅极和第三NMOS管N3的栅极；
所述第三NMOS管N3的源极接地；
所述第四NMOS管N4的源极接地。
6.根据权利要求5所述的用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：所述第三NMOS管N3与第四NMOS管N4的尺寸相互匹配，且所述第三NMOS管N3与第四NMOS管N4的尺寸比为3:1。
7.根据权利要求5所述的用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：所述高电压检测器HD被配置为在检测到检测输入端的电压高于参考输入端的电压超过预设定比例时输出高电平。
8.根据权利要求7所述的用于差分逐次逼近寄存器型ADC的参考电压缓冲器，其特征在于：所述预设定比例为20％。
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| CN114189247B (zh) * | 2021-12-07 | 2024-06-04 | 苏州大学 | 一种用于差分逐次逼近寄存器型adc的参考电压缓冲器 |
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