CN108958345B - 差分参考电压缓冲器 - Google Patents

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Abstract

本发明提供一种差分参考电压缓冲器，包括：缓冲级，至少包括第一晶体管和第二晶体管；控制电路，与所述缓冲级连接，并形成负反馈结构，用于产生差分参考电压；电流补偿电路，用于补偿控制电路的电阻负载电流；驱动级，用于产生输出差分参考电压。本发明可以根据外部输入基准电压和共模输入电压产生差分参考电压，其共模电压可单独设置，灵活性高，本发明通过电流补偿电路对控制电路中的电阻网络产生的电流进行补偿，使得缓冲级中跟随器件的电流不受控制电路影响，能够产生高精度输出的差分参考电压，本发明中的驱动级工作于开环状态，具有较快的响应速度，从而使得本发明同时具备高精度、响应快、共模电压可独立设置的优点，突破了应用的限制。

Description

差分参考电压缓冲器
技术领域
本发明涉及集成电路领域，尤其涉及一种差分参考电压缓冲器。
背景技术
在许多集成电路和电路单元中，如模数转换器(ADC)、数模转换器(DAC)、线性稳压器和开关稳压器，都需要精密而稳定的差分基准电压源。理想的基准电压源不受电源和温度的影响，在电路中能提供稳定的电压。在模数转换器ADC中，例如流水线型或逐次逼近型模数转换器结构，由于采样的电容通常很大，因此，需要一种差分参考电压缓冲器，对来自带隙基准电路的基准电压进行差分转换并缓冲输出，可以在需要的时候提供很大的输出电流，使得电路快速、准确、高效地完成信号的建立。
目前，传统的差分参考电压缓冲器电路结构通常包括差分电压源产生电路、缓冲级和驱动级三个部分，其工作原理是：首先，差分电压源产生电路将基准电压进行差分转换，输出差分参考电压Vrefp和Vrefn；然后缓冲级对差分参考电压Vrefp和Vrefn进行源极跟随输出；最后驱动级提供低阻抗大电流，输出差分参考电压VREFOUTP和VREFOUTN，分别等于差分参考电压Vrefp和Vrefn，在差分参考电压缓冲器电路中，缓冲级结合驱动级的结构由于其快速、低功耗的优势被普遍采用，但是目前现有的差分参考电压缓冲器也存在着明显的缺点：一方面，如果为了保证电压缓冲器的高精度和响应速度，就会造成其差分参考电压的共模电压不可单独设置，使缓冲器的应用受到了极大限制；另一方面，如果使差分参考电压的共模电压能够单独设置，又会导致其电阻反馈网络产生电流，流入缓冲级，造成缓冲级的源跟随器件的电流与驱动级中源跟随器件电流比例与其尺寸比例不相等,使得驱动极的输出VREFOUTP和VREFOUTN与缓冲级的输出Vrefp和Vrefn不相等，存在一个偏压,并且，由于电流与栅源电压的对应关系与温度相关，因此该偏移电压随着温度的变化而变化，导致基准的性能和稳定度下降。。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种差分参考电压缓冲器，以解决上述技术问题。
本发明提供的差分参考电压缓冲器，包括：
缓冲级，至少包括第一晶体管和第二晶体管；
控制电路，与所述缓冲级连接，并形成负反馈结构，用于产生差分参考电压，所述控制电路至少包括第一运算放大器、第一电阻、第二电阻和共模反馈电路，所述第一运算放大器包括两个输入端，其第一输入端通过第一电阻分别与第一晶体管的源极和共模反馈电路连接，其第二输入端通过第二电阻分别与第二晶体管的源极和共模反馈电路连接；
电流补偿电路，用于补偿控制电路的电阻负载电流；以及，
驱动级，用于产生输出差分参考电压。
进一步，所述电流补偿电路包括第二运算放大器、第三运算放大器、第三电阻和第四电阻；
所述第二运算放大器包括两个输入端，其第一输入端与第一晶体管的源极连接，其第二输入端通过所述第三电阻与信号地连接，；
所述第三运算放大器包括两个输入端，其第一输入端与第二晶体管的源极连接，其第二输入端通过所述第四电阻与输入电压Vref连接，。
进一步，所述电流补偿电路还包括第三晶体管和第四晶体管，所述第二放大器的第一输入端与第三晶体管的电流处理端连接，所述第二放大器的第二输入端与第四晶体管的电流处理端连接，第二运算放大器的输出端分别与第三晶体管的栅极和第四晶体管的栅极连接。
进一步，所述电流补偿电路还包括第五晶体管和第六晶体管，所述第三放大器的第一输入端与第五晶体管的电流处理端连接，所述第三放大器的第二输入端与第六晶体管的电流处理端连接，第三运算放大器的输出端分别与第五晶体管的栅极和第六晶体管的栅极连接。
进一步，所述控制电路还包括第五电阻和第六电阻，所述第一运算放大器的第一输入端通过第五电阻与信号地连接，所述第一运算放大器的第二输入端通过第六电阻与输入电压Vref连接。
进一步，所述共模反馈电路包括第四运算放大器、第七电阻和第八电阻；
第七电阻的一端和第八电阻的一端分别为共模反馈电路的检测电平的两个输入端，第七电阻的另一端和第八电阻的另一端分别与第四运算放大器的第一输入端连接，第四运算放大器的第二输入端为共模反馈电路的共模电平输入端，第四运算放大器的输出端为所述共模反馈电路的输出端。
进一步，所述第一运算放大器包括一个输出端，所述输出端与所述第一晶体管的栅极连接，第二晶体管的栅极与共模反馈电路的输出端连接，所述第一晶体管和所述第二晶体管形成源跟随器且共用一路偏置电流。
进一步，所述第一运算放大器包括两个输出端和一个共模反馈输入端，第一运算放大器的第一输出端与第一晶体管的栅极连接，第二运算放大器的第一输出端与第二晶体管的栅极连接，所述共模反馈输入端与共模反馈电路的输出端连接，所述第一晶体管和所述第二晶体管分别与控制电路连接，并形成源极负反馈形式。
进一步，所述第二运算放大器的第一输入端为负向输入端，所述第二放大器的第二输入端为正向输入端，所述第三晶体管和第四晶体管为PMOS管，所述第三晶体管的电流处理端和第四晶体管的电流处理端为各自的漏极。
进一步，所述第二运算放大器的第一输入端为正向输入端，所述第二放大器的第二输入端为负向输入端，所述第三晶体管和第四晶体管为NMOS管，所述第三晶体管的电流处理端和第四晶体管的电流处理端为各自的源极。
进一步，所述第三运算放大器的第一输入端为负向输入端，所述第三运算放大器的第二输入端为正向输入端，所述第五晶体管和第六晶体管为NMOS管，所述第五晶体管的电流处理端和第六晶体管的电流处理端为各自的漏极。
进一步，所述第三运算放大器的第一输入端为正向输入端，所述第三运算放大器的第二输入端为负向输入端，所述第五晶体管和第六晶体管为PMOS管，所述第五晶体管的电流处理端和第六晶体管的电流处理端为各自的源极。
进一步，所述第三电阻的阻值为所述第一电阻的阻值与第五电阻的阻值之和；所述第四电阻的阻值为所述第二电阻的阻值与第六电阻的阻值之和。
进一步，所述电流补偿电路还包括第九电阻，所述第九电阻的一端与第二放大器的第一输入端连接，第九电阻的另一端第三放大器的第二输入端连接，所述第九电阻的阻值为所述第七电阻和第八电阻的阻值之和。
进一步，所述缓冲级还包括通路器件，第一晶体管的源极与第二晶体管的源极之间通过所述通路器件连接；所述通路器件包括一个或多个由二极管连接形式的晶体管。
进一步，所述缓冲级还包括第十一晶体管，所述第一晶体管的源极与第二晶体管的漏极连接，第二晶体管的源极与第十一晶体管的漏极连接，第十一晶体管的源极接地。
进一步，所述驱动级包括第二通路器件、第七晶体管和第八晶体管；
所述第七晶体管和所述第八晶体管形成源跟随器；所述第七晶体管的栅极与第一晶体管的栅极连接，所述第八晶体管的栅极与第二晶体管的栅极连接，所述第七晶体管的源极通过第二通路器件与第八晶体管的源极连接。
进一步，所述驱动级包括第七晶体管、第八晶体管和第十二晶体管，所述第七晶体管的栅极与第一晶体管的栅极连接，所述第八晶体管的栅极与第二晶体管的栅极连接，所述第七晶体管的源极与第八晶体管的漏极连接，第八晶体管的源极与第十二晶体管的漏极连接，第十二晶体管的源极接地。
本发明的有益效果：本发明中的差分参考电压缓冲器，可以根据外部输入基准电压和共模输入电压产生差分参考电压，其共模电压可单独设置，灵活性高，本发明通过电流补偿电路对控制电路中的电阻网络产生的电流进行补偿，使得缓冲级中跟随器件的电流不受控制电路影响，从而使得缓冲级与驱动级中跟随器件电流之比与其尺寸之比相同，能够产生高精度输出的差分参考电压，并且，本发明中的驱动级工作于开环状态，具有较快的响应速度，使得本发明同时具备高精度、响应快、共模电压可独立设置的优点，突破了应用的限制。
附图说明
图1是本发明中差分参考电压缓冲器电路的一种实施例示意图。
图2是本发明中实施例的差分参考电压缓冲器电路的电流说明示意图。
图3是本发明中差分参考电压缓冲器电路的另一种实施例示意图。
图4是本发明中差分参考电压缓冲器电路的又一种实施例示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例中的差分参考电压缓冲器，主要包括控制电路301、缓冲级302、电流补偿电路303和驱动级304四个部分。其中：
缓冲级302，至少包括第一晶体管和第二晶体管；
控制电路301，与所述缓冲级连接，并形成负反馈结构，用于产生差分参考电压，所述控制电路至少包括第一运算放大器A1、第一电阻R1、第二电阻R2和共模反馈电路3012，所述第一运算放大器A1包括两个输入端，其第一输入端通过第一电阻R1分别与第一晶体管M1的源极和共模反馈电路3012连接，其第二输入端通过第二电阻R2分别与第二晶体管M2的源极和共模反馈电路3012连接；
电流补偿电路303，用于补偿控制电路301的电阻负载电流；以及，
驱动级304，用于产生输出差分参考电压。
如图1所示，在该实施例中，控制电路301接收基准电压Vref和共模电压VCM，输出差分参考电压Vrefp和Vrefn，其差模电压的值为Vref，共模电压的值为VCM。缓冲级302与控制电路301连接成负反馈形式，其输出节点与控制电路301的输出结点相同。电流补偿电路303用来补偿控制电路301中电阻负载电流，使缓冲级302中源跟随器件的电流不受控制电路影响。本实施例中的驱动级304是缓冲级302的复制，可以提供低阻抗和大驱动能力，输出差分参考电压VREFOUTP和VREFOUTN，分别等于Vrefp和Vrefn，其差模电压的值为Vref，共模电压的值为VCM。
本实施例中的控制电路301包含了单端输出的第一运算放大器A1、共模反馈电路3012、四个电阻：第一电阻R1、第二电阻R2、第五电阻R5和第六电阻R6，并且R1＝R2＝R5＝R6。共模反馈电路3012包含单端输出的运算放大器A4、第七电阻R7和第八电阻R8，并且R7＝R8。第一运算放大器A1的一个输入端通过第五电阻R5接到信号地，同时通过第一电阻R1接到线11(电压记为Vrefp)，另一个输入端通过第六电阻R6连接基准电压Vref，同时通过第二电阻R2接到线12(电压记为Vrefn)。由于第一运算放大器A1的增益较高，使其输入端形成“虚地”，因此电压Vrefp和Vrefn满足
Vrefp-Vrefn＝Vref (1)
共模反馈电路3012中运算放大器A4的一个输入端连接电压VCM，另一输入端连接第七电阻R7和第八电阻R8的一端，第七电阻R7和第八电阻R8的另一端分别连至线11和线12，对电压Vrefp和Vrefn进行共模读取。由于运算放大器A4的增益较高，其输入端形成“虚地”，因此电压Vrefp和Vrefn满足
Vrefp+Vrefn＝2VCM (2)
因此，控制电路301输出的差分参考电压Vrefp和Vrefn，其差模电压为Vref，共模电压VCM，共模电压可以单独设置，灵活性高。
缓冲级302包括源跟随器件第一晶体管M1和第二晶体管M2，通路器件Z1，其中第一晶体管M1为NMOS晶体管，第二晶体管M2为PMOS晶体管，通路器件Z1由二极管连接形式的NMOS晶体管实现。第一晶体管M1的栅极连接控制电路301中运算放大器A1的输出，漏极连接电源电压，源极接至线11，产生电压Vrefp。通路器件Z1的一端连接至线11，另一端连接至线12。第二晶体管M2的栅极连接控制电路301中运算放大器A4的输出，漏极连接地电压，源极连接至线12，产生电压Vrefn。
电流补偿电路303包括第二运算放大器A2和第三运算放大器A3，第三晶体管M3和第四晶体管M4，第五晶体管M5和第六晶体管M6、第三电阻R3、第四电阻R4和第九电阻R9，第三晶体管M3和第四晶体管M4为PMOS晶体管，第五晶体管M5和第六晶体管M6为NMOS晶体管。其中
R3＝R1+R5 (3)
R4＝R2+R6 (4)
R9＝R7+R8 (5)
第四晶体管M4和第六晶体管M6的尺寸分别与第三晶体管M3、第五晶体管M5的尺寸相同。第二运算放大器A2的负向输入端连接至线11，同时连接到第三晶体管M3的漏极，正向输入端通过第三电阻R3连接到信号地，同时连接到第四晶体管M4的漏极，第二运算放大器A2的输出端连接到第三晶体管M3和第四晶体管M4的栅极。第三运算放大器A3的负向输入端连接至线12，同时连接到第五晶体管M5的漏极，正向输入端通过第四电阻R4连接到基准电压Vref，同时连接到第六晶体管M6的漏极，第三运算放大器A3的输出端连接到第五晶体管M5和第六晶体管M6的栅极。第九电阻R9一端连接在第四晶体管M4的漏极，另一端连接在第六晶体管M6的漏极。
如图2所示，由于第二运算放大器A2的两个输入端“虚地”，因此第四晶体管M4的漏端电压Vn1＝Vrefp。同理，第六晶体管M6的漏端电压Vn2＝Vrefn。因此，流过第四晶体管M4的漏电流I4为
I4＝Vn1/R3+(Vn1-Vn2)/R9＝Vrefp/R3+(Vrefp-Vrefn)/R9 (6)
由于第三晶体管M3和第四晶体管M4的栅极电压、源极电压以及漏极电压各自相等，且尺寸相同，因此流过第三晶体管M3和第四晶体管M4的漏电流相等，即
I3＝I4 (7)
控制电路301对缓冲级302电流的影响如线11上的电流Iep，以及线12上的电流Ien所示，这两部分电流流出/流入源跟随器件M1和M2的源极，对源跟随器件M1和M2的漏电流产生影响。
电流Iep包括两部分，一部分为流入第一电阻R1和第五电阻R5的电流，另外一部分为流入共模反馈网络3012中第七电阻R7和第八电阻R8的电流。因此，电流Iep为
Iep＝Vrefp/(R1+R5)+(Vrefp-Vrefn)/(R7+R8) (8)
结合式(3)、(5)、(6)～(8)，可以得到
I3＝Iep (9)
控制电路301在缓冲级302中引入到晶体管M1源端的电流，会等效流出到电流补偿电路303，从而不影响源跟随器件M1的电流，那么第一晶体管M1的漏电流I1与流入通路器件Z1的电流Iz1相等，即
I1＝Iz1 (10)
电流补偿电路303中，流过晶体管M6的漏电流I6为
I6＝(Vref-Vn2)/R4+(Vn1-Vn2)/R9＝(Vref-Vrefn)/R4+(Vrefp-Vrefn)/R9 (11)
由于第五晶体管M5和第六晶体管M6的栅极电压、源极电压以及漏极电压各自相等，且尺寸相同，因此流过第五晶体管M5和第六晶体管M6的漏极电流相等，即
I5＝I6 (12)
线12上流出控制电路301的电流Ien包括两部分，一部分为流过第二电阻R2和第六电阻R6的电流，另外一部分为流出共模反馈网络中第七电阻R7和第八R8的电流。因此，电流Ien为
Ien＝(Vref-Vrefn)/(R2+R6)+(Vrefp-Vrefn)/(R7+R8) (13)
结合式(3)、(5)、(11)～(13)，可以得到
I5＝Ien (14)
控制电路301在缓冲级302中引入到晶体管M2源端的电流，会等效流出到电流补偿电路，从而不影响源跟随器件M2的电流，那么第二晶体管M2的漏电流等I2于流入通路器件Z1的电流Iz1，即
I2＝Iz1 (15)
因此，虽然控制电路中的电阻网络和共模反馈网络3012在缓冲级301中引入了电流，但是电流补偿电路303对该电流进行了补偿，从而不影响源跟随器件M1和M2的电流，使得缓冲级302中流入第一晶体管M1、第二晶体管M2和通路器件ZL的电流均相同。
本实施例中的驱动级304包括，第七晶体管M7、第八晶体管M8和通路器件Z2，第七晶体管M7和第八晶体管M8为源跟随器件，其中第七晶体管M7为NMOS晶体管，第八晶体管M8为PMOS晶体管，通路器件Z2由二极管连接的NMOS晶体管实现。第七晶体管M7、第八晶体管M8、通路器件Z2与第一晶体管M1、第二晶体管M2、通路器件Z1的尺寸比例相同。第七晶体管M7的栅极与缓冲级302中第一晶体管M1的栅极连接，漏极连接电源电压，源极连接通路器件Z2的一端，输出电压VREFOUTP。通路器件Z2的另一端连接第八晶体管M8的源极，输出电压VREFOUTN。第八晶体管M8的栅极与缓冲级302中第二晶体管M2的栅极连接，漏极连接地电压。
VREFOUTP＝Vrefp+VGS1-VGS7 (16)
VREFOUTN＝Vrefn-|VGS2|+|VGS8| (17)
由前所述，电流补偿电路303的电流补偿作用，缓冲级302中源跟随器件M1、M2和通路器件Z1的电流都不受控制电路301影响，I1＝Iz1＝I2。而驱动级304是缓冲级302的复制，尺寸比例相同，因此，VGS1＝VGS7，VGS22＝VGS8。
因此，稳定状态下，
VREFOUTP＝Vrefp，VREFOUTN＝Vrefn (18)
因此，本实施例中的差分参考电压缓冲器可以实现高精度、高性能、响应快的性能，输出差分参考电压VREFOUTP、VREFOUTN，其差模电压为Vref，共模电压VCM，共模电压可以单独设置，灵活性高。
本发明的另一实施例如图3所示，也同样包括控制电路401、缓冲级402、电流补偿电路403和驱动级404四个部分。其中电流补偿电路403与图1所示的电流补偿电路303结构相同。控制电路401、缓冲级402和驱动级404结构与图1所示的实施例有所不同，但功能是一致的。具体地，控制电路401中第一运算放大器A1是一个双端输出的运算放大器，其输出分别连接到缓冲级402中第一晶体管M1和第二晶体管M2的栅极，共模反馈电路4012的输出连接到第一运算放大器A1的共模反馈输入端Vcmfb。缓冲级402包括第一晶体管M1、第二晶体管M2和第十一晶体管M11。第一晶体管M1和第二晶体管M2与控制电路401连接成源极负反馈形式，根据输入的信号Vref和VCM，产生差分的电压Vrefp和Vrefn，第十一晶体管M11作为电流源，为缓冲级402提供偏置电流。驱动级404具有与缓冲级402相同的结构，其第七晶体管M7、第八晶体管M8、第十二晶体管M12与缓冲级402中第一晶体管M1、第二晶体管M2、第十一晶体管M11的尺寸之比是相同的。与前面所述工作原理相同，由于电流补偿电路403的存在，缓冲级402中源跟随器件M1和M2的电流不受控制电路401中电阻网络(R1、R5、R2、R6、R7、R8)的影响，从而使流入第一晶体管M1、第二晶体管M2和第十一晶体管M11的电流均相同,而驱动级404中第七晶体管M7、第八晶体管M8、第十二晶体管M12与缓冲级402中第一晶体管M1、第二晶体管M2、第十一晶体管M11的尺寸之比是相同的，因此，VGS1＝VGS7，VGS22＝VGS8。因此，稳定状态下，VREFOUTP＝Vrefp，VREFOUTN＝Vrefn。即输出参考电压节点VREFOUTP、VREFOUTN的差模电压为Vref，共模电压为VCM。
本发明的又一实施例如图4所示，依然同样包括控制电路501、缓冲级502、电流补偿电路503和驱动级504四个部分。该实例与本发明提供的图1中的实施例相比，唯一不同的是电流补偿电路的实现方式。如图4所示，电流补偿电路503中第三晶体管M3和第四晶体管M4为NMOS管，第二运算放大器A2的输出端连接到第三晶体管M3和第四晶体管M4的栅极，第二运算放大器A2的正向输入端连接到缓冲级502的线11上，同时连接到第三晶体管M3的源极，负向输入端通过第三电阻R3连接到信号地，同时连接到第四晶体管M4的源极。目的是让环路工作在负反馈方式，具体地：电流补偿电路503中第二运算放大器A2与第三晶体管M3组成一个正反馈环路，第二运算放大器A2与第四晶体管M4组成一个负反馈环路，由于第三晶体管M3源极处看到的阻抗ZS3小于第四晶体管M4源极处看到的阻抗Zs4，因此正反馈环路增益小于负反馈环路增益，从而使得整个环路表现为负反馈形式，电路能够正常工作。电流补偿电路503的工作原理和作用与图1中的实施例中的电流补偿电路303相同，不再予以赘述。同理，电流补偿电路503中第三运算放大器A3与第五晶体管M5、第六晶体管M6的实现方式同样可以变化(未在图中展示)。当第五晶体管M5、第六晶体管M6为PMOS管时，第三运算放大器A3的输出端连接到第五晶体管M5和第六晶体管M6的栅极，负向输入端通过第四电阻R4连接到输入信号Vref，同时连接到第六晶体管M6的源极，正向输入端连接到缓冲级502的线12上，同时连接到第五晶体管M5的源极。工作原理与前所述相同，不再予以赘述。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种差分参考电压缓冲器，其特征在于，包括：
缓冲级，至少包括第一晶体管和第二晶体管；
控制电路，与所述缓冲级连接，并形成负反馈结构，用于产生差分参考电压，所述控制电路至少包括第一运算放大器、第一电阻、第二电阻和共模反馈电路，所述第一运算放大器包括两个输入端，其第一输入端通过第一电阻分别与第一晶体管的源极和共模反馈电路连接，其第二输入端通过第二电阻分别与第二晶体管的源极和共模反馈电路连接；
电流补偿电路，用于补偿控制电路的电阻负载电流；所述电流补偿电路包括第二运算放大器、第三运算放大器、第三电阻和第四电阻；所述第二运算放大器包括两个输入端，其第一输入端与第一晶体管的源极连接，其第二输入端通过所述第三电阻与信号地连接；所述第三运算放大器包括两个输入端，其第一输入端与第二晶体管的源极连接，其第二输入端通过所述第四电阻与输入电压Vref连接；所述电流补偿电路还包括第三晶体管和第四晶体管，所述第二运算放大器的第一输入端与第三晶体管的电流处理端连接，所述第二运算放大器的第二输入端与第四晶体管的电流处理端连接，第二运算放大器的输出端分别与第三晶体管的栅极和第四晶体管的栅极连接；所述电流补偿电路还包括第五晶体管和第六晶体管，所述第三运算放大器的第一输入端与第五晶体管的电流处理端连接，所述第三运算放大器的第二输入端与第六晶体管的电流处理端连接，第三运算放大器的输出端分别与第五晶体管的栅极和第六晶体管的栅极连接，
以及，
驱动级，用于产生输出差分参考电压。
2.根据权利要求1所述的差分参考电压缓冲器，其特征在于，所述控制电路还包括第五电阻和第六电阻，所述第一运算放大器的第一输入端通过第五电阻与信号地连接，所述第一运算放大器的第二输入端通过第六电阻与输入电压Vref连接。
3.根据权利要求1所述的差分参考电压缓冲器，其特征在于，所述共模反馈电路包括第四运算放大器、第七电阻和第八电阻；
第七电阻的一端和第八电阻的一端分别为共模反馈电路的检测电平的两个输入端，第七电阻的另一端和第八电阻的另一端分别与第四运算放大器的第一输入端连接，第四运算放大器的第二输入端为共模反馈电路的共模电平输入端，第四运算放大器的输出端为所述共模反馈电路的输出端。
4.根据权利要求3所述的差分参考电压缓冲器，其特征在于，所述第一运算放大器包括一个输出端，所述输出端与所述第一晶体管的栅极连接，第二晶体管的栅极与共模反馈电路的输出端连接，所述第一晶体管和所述第二晶体管形成源跟随器且共用一路偏置电流。
5.根据权利要求3所述的差分参考电压缓冲器，其特征在于，所述第一运算放大器包括两个输出端和一个共模反馈输入端，第一运算放大器的第一输出端与第一晶体管的栅极连接，第一运算放大器的第二输出端与第二晶体管的栅极连接，所述共模反馈输入端与共模反馈电路的输出端连接，所述第一晶体管和所述第二晶体管分别与控制电路连接，并形成源极负反馈形式。
6.根据权利要求1所述的差分参考电压缓冲器，其特征在于，所述第二运算放大器的第一输入端为负向输入端，所述第二运算放大器的第二输入端为正向输入端，所述第三晶体管和第四晶体管为PMOS管，所述第三晶体管的电流处理端和第四晶体管的电流处理端为各自的漏极。
7.根据权利要求1所述的差分参考电压缓冲器，其特征在于，所述第二运算放大器的第一输入端为正向输入端，所述第二运算放大器的第二输入端为负向输入端，所述第三晶体管和第四晶体管为NMOS管，所述第三晶体管的电流处理端和第四晶体管的电流处理端为各自的源极。
8.根据权利要求1所述的差分参考电压缓冲器，其特征在于，所述第三运算放大器的第一输入端为负向输入端，所述第三运算放大器的第二输入端为正向输入端，所述第五晶体管和第六晶体管为NMOS管，所述第五晶体管的电流处理端和第六晶体管的电流处理端为各自的漏极。
9.根据权利要求1所述的差分参考电压缓冲器，其特征在于，所述第三运算放大器的第一输入端为正向输入端，所述第三运算放大器的第二输入端为负向输入端，所述第五晶体管和第六晶体管为PMOS管，所述第五晶体管的电流处理端和第六晶体管的电流处理端为各自的源极。
10.根据权利要求2所述的差分参考电压缓冲器，其特征在于，所述第三电阻的阻值为所述第一电阻的阻值与第五电阻的阻值之和；所述第四电阻的阻值为所述第二电阻的阻值与第六电阻的阻值之和。
11.根据权利要求3所述的差分参考电压缓冲器，其特征在于，所述电流补偿电路还包括第九电阻，所述第九电阻的一端与第二运算放大器的第二输入端连接，第九电阻的另一端与 第三运算放大器的第二输入端连接，所述第九电阻的阻值为所述第七电阻和第八电阻的阻值之和。
12.根据权利要求4所述的差分参考电压缓冲器，其特征在于，所述缓冲级还包括通路器件，第一晶体管的源极与第二晶体管的源极之间通过所述通路器件连接；所述通路器件包括一个或多个由二极管连接形式的晶体管。
13.根据权利要求5所述的差分参考电压缓冲器，其特征在于，所述缓冲级还包括第十一晶体管，所述第一晶体管的源极与第二晶体管的漏极连接，第二晶体管的源极与第十一晶体管的漏极连接，第十一晶体管的源极接地。
14.根据权利要求12所述的差分参考电压缓冲器，其特征在于，所述驱动级包括第二通路器件、第七晶体管和第八晶体管；
所述第七晶体管和所述第八晶体管形成源跟随器；所述第七晶体管的栅极与第一晶体管的栅极连接，所述第八晶体管的栅极与第二晶体管的栅极连接，所述第七晶体管的源极通过第二通路器件与第八晶体管的源极连接。
15.根据权利要求13所述的差分参考电压缓冲器，其特征在于，所述驱动级包括第七晶体管、第八晶体管和第十二晶体管，所述第七晶体管的栅极与第一晶体管的栅极连接，所述第八晶体管的栅极与第二晶体管的栅极连接，所述第七晶体管的源极与第八晶体管的漏极连接，第八晶体管的源极与第十二晶体管的漏极连接，第十二晶体管的源极接地。
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