CN115756053A

CN115756053A - 带隙基准电路

Info

Publication number: CN115756053A
Application number: CN202211449639.9A
Authority: CN
Inventors: 陈思良; 刘璐; 杜宇彬; 胡云; 朱璨; 付东兵; 王健安; 陈光炳
Original assignee: Chongqing Jixin Technology Co ltd
Current assignee: Chongqing Jixin Technology Co ltd
Priority date: 2022-11-18
Filing date: 2022-11-18
Publication date: 2023-03-07

Abstract

本发明提供一种带隙基准电路，所述带隙基准电路包括反馈型启动与偏置模块、负温度系数电流产生模块、正温度系数电流产生模块及基准电压输出模块，正温度系数电流产生模块产生的正温度系数电流包括温度的一次项和高次项，产生负温度系数电流的负温度系数电流产生模块包括温度的一次项和高次项，正温度系数电流中温度的一次项与负温度系数电流产生模块中温度的一次项相互抵消，正温度系数电流中温度的高次项与负温度系数电流产生模块中温度的高次项相互抵消，对基准电压输出模块输出的带隙基准电压进行一阶温度补偿和高阶温度补偿，有效降低了带隙基准电压的温度漂移；通过基极电流补偿模块引入补偿电流，对电路中的至少部分三极管进行电流自补偿。

Description

带隙基准电路

技术领域

本发明涉及微电子技术领域，特别是涉及一种带隙基准电路。

背景技术

带隙基准电路是现代模拟集成电路、数模混合集成电路的重要模块，其性能特性直接影响整个电路的性能，这就要求提高带隙基准电路的性能特性。

然而，传统的一阶带隙基准电路需要用到三极管，其基本思路是利用具有负温度系数电压与具有正温度系数的电流在电阻上产生的电压进行加权相加，获得零温度特性的基准电压。其中，由于三极管的基极-发射极电压V_BE具有非线性，因此，传统的一阶带隙基准电路输出电压具有高温度系数的缺点，使得传统的一阶带隙基准电路在高精度系统中的应用受到了很大的限制。

因此，目前亟需一种带隙基准电路的高阶温度补偿技术方案。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种带隙基准电路技术方案，通过使用高阶温度补偿，实现基准输出电压在更宽温度范围内的低温漂。

为实现上述目的及其他相关目的，本发明提供的技术方案如下。

一种带隙基准电路，包括：

反馈型启动与偏置模块，产生第一偏置电压、第二偏置电压及第三偏置电压；

负温度系数电流产生模块，接所述反馈型启动与偏置模块，在所述第三偏置电压及第四偏置电压的作用下产生负温度系数电流；

正温度系数电流产生模块，接所述反馈型启动与偏置模块、所述负温度系数电流产生模块，产生所述第四偏置电压，在所述第一偏置电压、所述第二偏置电压、所述第三偏置电压及所述第四偏置电压的作用下，结合所述负温度系数电流产生正温度系数电流；

基准电压输出模块，接所述反馈型启动与偏置模块、所述负温度系数电流产生模块及所述正温度系数电流产生模块，在所述第三偏置电压及所述第四偏置电压的作用下，结合所述正温度系数电流与所述负温度系数电流产生模块产生带隙基准电压；

其中，所述正温度系数电流包括温度的一次项和高次项，所述负温度系数电流产生模块包括温度的一次项和高次项，所述正温度系数电流中温度的一次项与所述负温度系数电流产生模块中温度的一次项相互抵消，所述正温度系数电流中温度的高次项与所述负温度系数电流产生模块中温度的高次项相互抵消，对所述带隙基准电压进行一阶温度补偿和高阶温度补偿。

可选地，所述反馈型启动与偏置模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管及第一电阻，所述第一PMOS管的栅极接所述第四偏置电压，所述第一PMOS管的源极接工作电压，所述第一PMOS管的漏极接所述第二PMOS管的源极，所述第二PMOS管的栅极接所述第三偏置电压，所述第二PMOS管的漏极接所述第一NMOS管的漏极，所述第一NMOS管的栅极接所述第一NMOS管的漏极并输出所述第一偏置电压，所述第一NMOS管的源极接地，所述第三PMOS管的源极接所述工作电压，所述第三PMOS管的栅极接地，所述第三PMOS管的漏极接所述第二NMOS管的漏极，所述第二NMOS管的栅极接使能信号，所述第二NMOS管的源极接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述第一NMOS管的栅极，所述第三NMOS管的源极接地，所述第三NMOS管的漏极输出所述第二偏置电压，所述第三NMOS管的栅极接所述第一偏置电压，所述第四PMOS管的源极接所述工作电压，所述第四PMOS管的栅极接所述第四PMOS管的漏极并输出所述第三偏置电压，所述第四PMOS管的漏极接所述第二PMOS管的栅极，所述第四PMOS管的漏极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第二NMOS管的源极，所述第四NMOS管的源极接地，所述第五NMOS管的漏极接所述第四NMOS管的漏极，所述第五NMOS管的栅极接所述第一NMOS管的栅极，所述第五NMOS管的源极接地，所述第五PMOS管的源极接所述工作电压，所述第五PMOS管的漏极接所述第六PMOS管的源极，所述第五PMOS管的栅极接所述第一PMOS管的栅极，所述第六PMOS管的栅极接所述第四PMOS管的栅极，所述第六PMOS管的漏极经串接的所述第一电阻后接地。

可选地，所述负温度系数电流产生模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第六NMOS管、第七NMOS管、第一PNP三极管及第二电阻，所述第七PMOS管的源极接所述工作电压，所述第七PMOS管的栅极接所述第八PMOS管的漏极，所述第七PMOS管的漏极接所述第八PMOS管的源极，所述第八PMOS管的栅极接所述第四PMOS管的漏极，所述第八PMOS管的漏极还接所述第六NMOS管的漏极，所述第六NMOS管的源极经串接的所述第二电阻后接地，所述第九PMOS管的源极接所述工作电压，所述第九PMOS管的栅极接所述第五PMOS管的栅极，所述第九PMOS管的漏极接所述第十PMOS管的源极，所述第十PMOS管的栅极接所述第四PMOS管的漏极，所述第十PMOS管的漏极接所述第七NMOS管的漏极，所述第七NMOS管的栅极接所述第六NMOS管的栅极，所述第七NMOS管的栅极还接所述第七NMOS管的漏极，所述第七NMOS管的源极接所述第一PNP三极管的发射极，所述第一PNP三极管的基极接所述第一PNP三极管的集电极，所述第一PNP三极管的集电极接地，其中，所述第六NMOS管的源极输出所述负温度系数电流。

可选地，所述正温度系数电流产生模块包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二PNP三极管、第三PNP三极管、第四PNP三极管、第五PNP三极管、第三电阻、运算放大器及正温度系数修调单元，所述第十一PMOS管的源极接所述工作电压，所述第十一PMOS管的栅极接所述第一PMOS管的栅极，所述第十一PMOS管的漏极接所述第十二PMOS管的源极，所述第十二PMOS管的栅极接所述第二PMOS管的栅极，所述第十二PMOS管的漏极接所述正温度系数修调单元的第一输入端，所述第十三PMOS管的源极接所述工作电压，所述第十三PMOS管的栅极接所述第七PMOS管的栅极，所述第十三PMOS管的漏极接所述第十四PMOS管的源极，所述第十四PMOS管的栅极接所述第十二PMOS管的栅极，所述第十四PMOS管的漏极接所述正温度系数修调单元的第二输入端，所述第十四PMOS管的漏极还接所述第二PNP三极管的发射极，所述第二PNP三极管的基极接所述第二PNP三极管的集电极，所述第二PNP三极管的集电极接地，所述第十五PMOS管的源极接所述工作电压，所述第十五PMOS管的栅极接所述第七PMOS管的栅极，所述第十五PMOS管的漏极接所述第十六PMOS管的源极，所述第十六PMOS管的栅极接所述第十二PMOS管的栅极，所述第十六PMOS管的漏极接所述正温度系数修调单元的第三输入端，所述第十六PMOS管的漏极还接所述第三PNP三极管的发射极，所述第三PNP三极管的基极接所述第三PNP三极管的集电极，所述第三PNP三极管的集电极接地，所述第十七PMOS管的源极接所述工作电压，所述第十七PMOS管的栅极接所述第一PMOS管的栅极，所述第十七PMOS管的漏极接所述第十八PMOS管的源极，所述第十八PMOS管的栅极接所述第十二PMOS管的栅极，所述第十八PMOS管的漏极接所述运算放大器的同相输入端，所述第十八PMOS管的漏极还经串接的所述第三电阻后接所述第四PNP三极管的发射极，所述第四PNP三极管的基极接所述第二PNP三极管的发射极，所述第四PNP三极管的集电极接地，所述第十九PMOS管的源极接所述工作电压，所述第十九PMOS管的栅极接所述第一PMOS管的栅极，所述第十九PMOS管的漏极接所述第二十PMOS管的源极，所述第二十PMOS管的栅极接所述第十二PMOS管的栅极，所述第二十PMOS管的漏极接所述运算放大器的反相输入端，所述运算放大器的输出端接所述第一PMOS管的栅极，所述第二十PMOS管的漏极还接所述第五PNP三极管的发射极，所述第五PNP三极管的基极接所述第三PNP三极管的发射极，所述第五PNP三极管的集电极接地，其中，所述第十八PMOS管的漏极输出所述正温度系数电流。

可选地，所述正温度系数修调单元的第二输入端及所述正温度系数修调单元的第三输入端分别提供大小可调节的电流，以修调所述正温度系数电流的温度系数。

可选地，所述第二PNP三极管的发射结面积与所述第三PNP三极管的发射结面积之比为m:1，所述第四PNP三极管的发射结面积与所述第五PNP三极管的发射结面积之比为n:1，其中，m、n分别为大于等于1的整数。

可选地，所述基准电压输出模块包括第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第四电阻及数字修调单元，所述第二十一PMOS管的源极接所述工作电压，所述第二十一PMOS管的栅极接所述第一PMOS管的栅极，所述第二十一PMOS管的漏极接所述第二十二PMOS管的源极，所述第二十二PMOS管的栅极接所述第二PMOS管的栅极，所述第二十二PMOS管的漏极经串接的所述第四电阻后接所述第一PNP三极管的发射极，所述第二十三PMOS管的源极接所述工作电压，所述第二十三PMOS管的栅极接所述第一PMOS管的栅极，所述第二十三PMOS管的漏极接所述第二十四PMOS管的源极，所述第二十四PMOS管的栅极接所述第二PMOS管的栅极，所述第二十四PMOS管的漏极接所述数字修调单元的输入端，所述数字修调单元的输出端接所述第二十二PMOS管的漏极，其中，所述第二十二PMOS管的漏极输出所述带隙基准电压。

可选地，所述数字修调单元的控制端接多位数字码，通过多位所述数字码调节控制所述数字修调单元输出端的输出电流大小。

可选地，所述带隙基准电路还包括：

基极电流补偿模块，接所述反馈型启动与偏置模块、所述负温度系数电流产生模块及所述正温度系数电流产生模块，在所述第三偏置电压及所述第四偏置电压的作用下，产生大小等于三极管基极电流的补偿电流，通过所述补偿电流对所述负温度系数电流产生模块、所述正温度系数电流产生模块及所述基极电流补偿模块中的至少部分三极管进行电流自补偿，以消除所述三极管的电流增益对所述带隙基准电压的影响。

可选地，所述基极电流补偿模块包括第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三十一PMOS管、第八NMOS管、第九NMOS管及第六PNP三极管，所述第二十五PMOS管的源极接所述工作电压，所述第二十五PMOS管的漏极接所述第四PNP三极管的发射极，所述第二十六PMOS管的源极接所述工作电压，所述第二十六PMOS管的栅极接所述第二十五PMOS管的栅极，所述第二十六PMOS管的漏极接所述第五PNP三极管的发射极，所述第二十七PMOS管的源极接所述工作电压，所述第二十七PMOS管的栅极接所述第二十七PMOS管的漏极，所述第二十七PMOS管的漏极接所述第二十六PMOS管的栅极，所述第二十七PMOS管的漏极还接所述第八NMOS管的漏极，所述第八NMOS管的源极接地，所述第二十八PMOS管的源极接所述工作电压，所述第二十八PMOS管的栅极接所述第二十七PMOS管的栅极，所述第二十八PMOS管的漏极接所述第六PNP三极管的发射极，所述第二十九PMOS管的源极接所述工作电压，所述第二十九PMOS管的栅极接所述第二十七PMOS管的栅极，所述第二十九PMOS管的漏极接所述第一PNP三极管的发射极，所述第三十PMOS管的源极接所述工作电压，所述第三十PMOS管的栅极接所述第一PMOS管的栅极，所述第三十PMOS管的漏极接所述第三十一PMOS管的源极，所述第三十一PMOS管的栅极接所述第二PMOS管的栅极，所述第三十一PMOS管的漏极接所述第六PNP三极管的发射极，所述第六PNP三极管的基极接所述第九NMOS管的漏极，所述第六PNP三极管的集电极接地，所述第九NMOS管的栅极接所述第九NMOS管的漏极，所述第九NMOS管的栅极还接所述第八NMOS管的栅极，所述第九NMOS管的源极接地，其中，所述第六PNP三极管的基极输出所述补偿电流。

如上所述，本发明提供的带隙基准电路，至少具有以下有益效果：

结合“反馈型启动与偏置模块+负温度系数电流产生模块+正温度系数电流产生模块+基准电压输出模块”设计带隙基准电路，正温度系数电流产生模块产生的正温度系数电流包括温度的一次项和高次项，产生负温度系数电流的负温度系数电流产生模块包括温度的一次项和高次项，正温度系数电流中温度的一次项与负温度系数电流产生模块中温度的一次项相互抵消，正温度系数电流中温度的高次项与负温度系数电流产生模块中温度的高次项相互抵消，对基准电压输出模块输出的带隙基准电压进行一阶温度补偿和高阶温度补偿，有效降低了带隙基准电压的温度漂移。

附图说明

图1显示为传统的一阶带隙基准电路。

图2显示为本发明中带隙基准电路的结构框图。

图3显示为本发明一可选实施例中带隙基准电路的电路图。

图4显示为图3中运算放大器A的电路图。

图5显示为图3中正温度系数电流产生模块中正温度系数修调单元的电路图。

图6显示为图3中基准电压输出模块中数字修调单元的电路图。

图7显示为本发明一可选实施例中带隙基准电路输出的带隙基准电压的瞬态仿真图。

图8显示为本发明一可选实施例中带隙基准电路输出的带隙基准电压与温度关系的仿真图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

如前述在背景技术中所述的，发明人研究发现，针对如图1所示的传统的一阶带隙基准电路，其基本思路是利用具有负温度系数电压与具有正温度系数的电流在电阻上产生的电压进行加权相加，获得零温度特性的基准电压。其中，第一电阻R1和第二电阻R2采用相同的材料，第一PMOS管P1与第三PMOS管P3具有相同的沟道宽长，第二PMOS管P2与第四PMOS管P4具有相同的沟道宽长，第五PMOS管P5与第七PMOS管P7具有相同的沟道宽长，第六PMOS管P6与第八PMOS管P8具有相同的沟道宽长，第一PMOS管P1和第二PMOS管P2的沟道宽长比分别是第五PMOS管P5和第六PMOS管P6的α₁倍，第九PMOS管P9和第十PMOS管P10的沟道宽长比分别是第五PMOS管P5和第六PMOS管P6的α₂倍，第一PNP三极管Q1和第二PNP三极管Q2的发射极面积之比为m:1，第三PNP三极管Q3和第四PNP三极管Q4的发射极面积之比为n:1，忽略三极管的电流增益β的影响，则第一PNP三极管Q1和第二PNP三极管Q2的基极-发射极电压之差可以表示为：

第三PNP三极管Q3和第四PNP三极管Q4的基极-发射极电压之差可以表示为：

由于运算放大器A的钳位，则节点a的和b的电压相等，则流过第一电阻R1的电流可以表示为：

则带隙基准电压可以表示为：

然而，由于第五PNP三极管Q5的基极-发射极电压V_BE,Q5具有非线性，因此，传统的一阶带隙基准电路输出电压具有高温度系数的缺点，使得传统的一阶带隙基准电路输出的带隙基准电压V_REF的温度漂移较大，其在高精度系统中的应用受到了很大的限制。同时，由于第一PNP三极管Q1、第二PNP三极管Q2、第三PNP三极管Q3、第四PNP三极管Q4及第五PNP三极管Q5的发射极面积不同，对应的电流增益β会有所差异，而在标准CMOS工艺中，由于晶体管的电流增益β较小，第三PNP三极管Q3和第四PNP三极管Q4的基极电流会给第一PNP三极管Q1和第二PNP三极管Q2的发射极电流带来误差，进而为最终输出的带隙基准电压V_REF的带来误差。

基于此，本发明提供一种带隙基准电路技术方案，通过使用高阶温度补偿，实现基准输出电压在更宽温度范围内的低温漂。

如图2所示，本发明提供一种带隙基准电路，其包括：

反馈型启动与偏置模块，产生第一偏置电压Vb1、第二偏置电压Vb2及第三偏置电压Vb3；

负温度系数电流产生模块，接反馈型启动与偏置模块，在第三偏置电压Vb3及第四偏置电压Vb4的作用下产生负温度系数电流I_c；

正温度系数电流产生模块，接反馈型启动与偏置模块、负温度系数电流产生模块，产生第四偏置电压Vb4，在第一偏置电压Vb1、第二偏置电压Vb2、第三偏置电压Vb3及第四偏置电压Vb4的作用下，结合负温度系数电流Ic产生正温度系数电流I_p；

基准电压输出模块，接反馈型启动与偏置模块、负温度系数电流产生模块及正温度系数电流产生模块，在第三偏置电压Vb3及第四偏置电压Vb4的作用下，结合正温度系数电流I_p与负温度系数电流产生模块产生带隙基准电压V_REF；

其中，正温度系数电流I_p包括温度的一次项和高次项，负温度系数电流产生模块包括温度的一次项和高次项，正温度系数电流I_p中温度的一次项与负温度系数电流产生模块中温度的一次项相互抵消，正温度系数电流I_p中温度的高次项与负温度系数电流产生模块中温度的高次项相互抵消，对带隙基准电压V_REF进行一阶温度补偿和高阶温度补偿。

详细地，在本发明的一可选实例中，如图3所示，反馈型启动与偏置模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5及第一电阻R1，第一PMOS管P1的栅极接第四偏置电压Vb4，第一PMOS管P1的源极接工作电压VDD，第一PMOS管P1的漏极接第二PMOS管P2的源极，第二PMOS管P2的栅极接第三偏置电压Vb3，第二PMOS管P2的漏极接第一NMOS管N1的漏极，第一NMOS管N1的栅极接第一NMOS管N1的漏极并输出第一偏置电压Vb1，第一NMOS管N1的源极接地GND，第三PMOS管P3的源极接工作电压VDD，第三PMOS管P3的栅极接地，第三PMOS管P3的漏极接第二NMOS管N2的漏极，第二NMOS管N2的栅极接使能信号EN，第二NMOS管N2的源极接第三NMOS管N3的漏极，第三NMOS管N3的栅极接第一NMOS管N1的栅极，第三NMOS管N3的源极接地GND，第三NMOS管N3的漏极输出第二偏置电压Vb2，第三NMOS管N3的栅极接第一偏置电压Vb1，第四PMOS管P4的源极接工作电压VDD，第四PMOS管P4的栅极接第四PMOS管P4的漏极并输出第三偏置电压Vb3，第四PMOS管P4的漏极接第二PMOS管P2的栅极，第四PMOS管P4的漏极接第四NMOS管N4的漏极，第四NMOS管N4的栅极接第二NMOS管N2的源极，第四NMOS管N4的源极接地GND，第五NMOS管N5的漏极接第四NMOS管N4的漏极，第五NMOS管N5的栅极接第一NMOS管N1的栅极，第五NMOS管N5的源极接地GND，第五PMOS管P5的源极接工作电压VDD，第五PMOS管P5的漏极接第六PMOS管P6的源极，第五PMOS管P5的栅极接第一PMOS管P1的栅极，第六PMOS管P6的栅极接第四PMOS管P4的栅极，第六PMOS管P6的漏极经串接的第一电阻R1后接地GND。

详细地，在本发明的一可选实例中，如图3所示，负温度系数电流产生模块包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第六NMOS管N6、第七NMOS管N7、第一PNP三极管Q1及第二电阻R2，第七PMOS管PP7的源极接工作电压VDD，第七PMOS管P7的栅极接第八PMOS管P8的漏极，第七PMOS管P7的漏极接第八PMOS管P8的源极，第八PMOS管P8的栅极接第四PMOS管P4的漏极，第八PMOS管P8的漏极还接第六NMOS管N6的漏极，第六NMOS管N6的源极经串接的第二电阻R2后接地GND，第九PMOS管P9的源极接工作电压VDD，第九PMOS管P9的栅极接第五PMOS管P5的栅极，第九PMOS管P9的漏极接第十PMOS管P10的源极，第十PMOS管P10的栅极接第四PMOS管P4的漏极，第十PMOS管P10的漏极接第七NMOS管N7的漏极，第七NMOS管N7的栅极接第六NMOS管N6的栅极，第七NMOS管N7的栅极还接第七NMOS管N7的漏极，第七NMOS管N7的源极接第一PNP三极管Q1的发射极，第一PNP三极管Q1的基极接第一PNP三极管Q1的集电极，第一PNP三极管Q1的集电极接地GND，其中，第六NMOS管N6的源极输出负温度系数电流I₈(即图2中的负温度系数电流I_c)。

详细地，在本发明的一可选实例中，如图3所示，正温度系数电流产生模块包括第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第二PNP三极管Q2、第三PNP三极管Q3、第四PNP三极管Q4、第五PNP三极管Q5、第三电阻R3、运算放大器A及正温度系数修调单元，第十一PMOS管P11的源极接工作电压VDD，第十一PMOS管P11的栅极接第一PMOS管P1的栅极，第十一PMOS管P11的漏极接第十二PMOS管P12的源极，第十二PMOS管P12的栅极接第二PMOS管P2的栅极，第十二PMOS管P12的漏极接正温度系数修调单元的第一输入端c，第十三PMOS管P13的源极接工作电压VDD，第十三PMOS管P13的栅极接第七PMOS管P7的栅极，第十三PMOS管P13的漏极接第十四PMOS管P14的源极，第十四PMOS管P14的栅极接第十二PMOS管P12的栅极，第十四PMOS管P14的漏极接正温度系数修调单元的第二输入端，第十四PMOS管P14的漏极还接第二PNP三极管Q2的发射极，第二PNP三极管Q2的基极接第二PNP三极管Q2的集电极，第二PNP三极管Q2的集电极接地GND，第十五PMOS管P15的源极接工作电压VDD，第十五PMOS管P15的栅极接第七PMOS管P7的栅极，第十五PMOS管P15的漏极接第十六PMOS管P16的源极，第十六PMOS管P16的栅极接第十二PMOS管P12的栅极，第十六PMOS管P16的漏极接正温度系数修调单元的第三输入端，第十六PMOS管P16的漏极还接第三PNP三极管Q3的发射极，第三PNP三极管Q3的基极接第三PNP三极管Q3的集电极，第三PNP三极管Q3的集电极接地GND，第十七PMOS管P17的源极接工作电压VDD，第十七PMOS管P17的栅极接第一PMOS管P1的栅极，第十七PMOS管P17的漏极接第十八PMOS管P18的源极，第十八PMOS管P18的栅极接第十二PMOS管P12的栅极，第十八PMOS管P18的漏极接运算放大器A的同相输入端，第十八PMOS管P18的漏极还经串接的第三电阻R3后接第四PNP三极管Q4的发射极，第四PNP三极管Q4的基极接第二PNP三极管Q2的发射极，第四PNP三极管Q4的集电极接地GND，第十九PMOS管P19的源极接工作电压VDD，第十九PMOS管P19的栅极接第一PMOS管P1的栅极，第十九PMOS管P19的漏极接第二十PMOS管P20的源极，第二十PMOS管P20的栅极接第十二PMOS管P12的栅极，第二十PMOS管P20的漏极接运算放大器A的反相输入端，运算放大器A的输出端接第一PMOS管P1的栅极，第二十PMOS管P20的漏极还接第五PNP三极管Q5的发射极，第五PNP三极管Q5的基极接第三PNP三极管Q3的发射极，第五PNP三极管Q5的集电极接地GND，其中，第十八PMOS管P18的漏极输出正温度系数电流I₁(即图2中的正温度系数电流I_p)。

其中，正温度系数修调单元的第二输入端及正温度系数修调单元的第三输入端分别提供大小可调节的电流I₆、I₇，以修调正温度系数电流I₁的温度系数；第二PNP三极管Q2的发射结面积与第三PNP三极管Q3的发射结面积之比为m:1，第四PNP三极管Q4的发射结面积与第五PNP三极管Q5的发射结面积之比为n:1，其中，m、n分别为大于等于1的整数。

详细地，在本发明的一可选实例中，如图3所示，基准电压输出模块包括第二十一PMOS管P21、第二十二PMOS管P22、第二十三PMOS管P23、第二十四PMOS管P24、第四电阻R4及数字修调单元，第二十一PMOS管P21的源极接工作电压VDD，第二十一PMOS管P21的栅极接第一PMOS管P1的栅极，第二十一PMOS管P21的漏极接第二十二PMOS管P22的源极，第二十二PMOS管P22的栅极接第二PMOS管P2的栅极，第二十二PMOS管P22的漏极经串接的第四电阻R4后接第一PNP三极管Q1的发射极，第二十三PMOS管P23的源极接工作电压VDD，第二十三PMOS管P23的栅极接第一PMOS管P1的栅极，第二十三PMOS管P23的漏极接第二十四PMOS管P24的源极，第二十四PMOS管P24的栅极接第二PMOS管P2的栅极，第二十四PMOS管P24的漏极接数字修调单元的输入端d，数字修调单元的输出端接第二十二PMOS管P22的漏极，其中，第二十二PMOS管P22的漏极输出带隙基准电压V_REF。

其中，第二十二PMOS管P22的漏极输出电流I₉，数字修调单元的输出端输出电流I₁₀；数字修调单元的控制端接多位数字码，通过多位数字码调节控制数字修调单元输出端的输出电流I₁₀的大小。

详细地，如图2-图3所示，带隙基准电路还包括：

基极电流补偿模块，接反馈型启动与偏置模块、负温度系数电流产生模块及正温度系数电流产生模块，在第三偏置电压Vb3及第四偏置电压Vb4的作用下，产生大小等于三极管基极电流的补偿电流，通过补偿电流对负温度系数电流产生模块、正温度系数电流产生模块及基极电流补偿模块中的至少部分三极管进行电流自补偿，以消除三极管的电流增益对带隙基准电压的影响。

详细地，在本发明的一可选实例中，如图3所示，基极电流补偿模块包括第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28、第二十九PMOS管P29、第三十PMOS管P30、第三十一PMOS管P31、第八NMOS管N8、第九NMOS管N9及第六PNP三极管Q6，第二十五PMOS管P25的源极接工作电压VDD，第二十五PMOS管P25的漏极接第四PNP三极管Q4的发射极，第二十六PMOS管P26的源极接工作电压VDD，第二十六PMOS管P26的栅极接第二十五PMOS管P25的栅极，第二十六PMOS管P26的漏极接第五PNP三极管Q5的发射极，第二十七PMOS管P27的源极接工作电压VDD，第二十七PMOS管P27的栅极接第二十七PMOS管P27的漏极，第二十七PMOS管P27的漏极接第二十六PMOS管P26的栅极，第二十七PMOS管P27的漏极还接第八NMOS管N8的漏极，第八NMOS管N8的源极接地GND，第二十八PMOS管P28的源极接工作电压VDD，第二十八PMOS管P28的栅极接第二十七PMOS管P27的栅极，第二十八PMOS管P28的漏极接第六PNP三极管Q6的发射极，第二十九PMOS管P29的源极接工作电压VDD，第二十九PMOS管P29的栅极接第二十七PMOS管P27的栅极，第二十九PMOS管P29的漏极接第一PNP三极管Q1的发射极，第三十PMOS管P30的源极接工作电压VDD，第三十PMOS管P30的栅极接第一PMOS管P1的栅极，第三十PMOS管P30的漏极接第三十一PMOS管P31的源极，第三十一PMOS管P31的栅极第二PMOS管P2的栅极，第三十一PMOS管P31的漏极接第六PNP三极管Q6的发射极，第六PNP三极管Q6的基极接第九NMOS管N9的漏极，第六PNP三极管Q6的集电极接地GND，第九NMOS管N9的栅极接第九NMOS管N9的漏极，第九NMOS管N9的栅极还接第八NMOS管N8的栅极，第九NMOS管N9的源极接地GND，其中，第六PNP三极管Q6的基极输出补偿电流(图中未示出)。

更详细地，如图2-图3所示，本方面采用反馈型启动与偏置模块和正温度系数电流产生模块产生闭环反馈，在上电时，使带隙基准电路摆脱简并偏置点，并迅速稳定输出。产生的第一偏置电压Vb1作为运算放大器A的偏置电压；启动完成后，第二偏置电压Vb2为低电平；产生的第三偏置电压Vb3和运放输出产生的第四偏置电压Vb4分别作为正温度系数电流产生模块、基极电流补偿模块、负温度系数电流产生模块和基准电压输出模块的偏置电压。

更详细地，如图2-图3所示，为了克服三极管的电流增益β的造成的误差，本发明采用了基极电流补偿模块，其原理是通过引入一个大小分别等于其基极电流的补偿电流，使得流过晶体管的集电极电流稳定且完全相等。本发明通过第六PNP三极管Q6产生一个基极电流，利用电流镜良好的电流复制能力复制基极电流，得到补偿电流，这些补偿电流分别对第四PNP三极管Q4、第五PNP三极管Q5、第六PNP三极管Q6及第一PNP三极管Q1进行电流自补偿，消除由于晶体管的电流增益β对输出的带隙基准电压V_REF的影响。

其中，第十三PMOS管P13和第十四PMOS管P14的沟道宽长比分别是第七PMOS管P7和第八PMOS管P8的α₁倍，第十五PMOS管P15和第十六PMOS管P16的沟道宽长比分别是第七PMOS管P7和第八PMOS管P8的α₂倍，第二十一PMOS管P21和第二十二PMOS管P22的沟道宽长比分别是第十七PMOS管P17和第十八PMOS管P18的α₃倍，则由对应电流镜的镜像复制作用，流过第十三PMOS管P13的电流I₃、第十五PMOS管P15的电流I₄的大小分别为流过第七PMOS管P7的电流I₈的α₁和α₂倍，流过第二十一PMOS管P21的电流I₉为流过第十七PMOS管P17的电流I₁的α₃倍，即I₃＝α₁I₈，I₄＝α₂I₈，I₉＝α₃I₁。

更详细地，如图3所示，电流I₈可以表示为

表现为负温度系数，因此，流过第十三PMOS管P13的电流I₃和第十五PMOS管P15的电流I₄表现为负温度系数。

当三极管正偏时，其基极-发射极电压可以表示为

由于基极电流的补偿作用，第四PNP三极管Q4和第五PNP三极管Q5的集电极电流大小为I₁，第二PNP三极管Q2和第三PNP三极管Q3的集电极电流大小分别为I₃-I₆-I_B4、I₄-I₇-I_B5，由于第二PNP三极管Q2的发射结面积与第三PNP三极管Q3的发射结面积之比为m:1，第四PNP三极管Q4的发射结面积与第五PNP三极管Q5的发射结面积之比为n:1，

因此，第四PNP三极管Q4和第五PNP三极管Q5的基极-发射极电压之差可以表示为：

第二PNP三极管Q2和第三PNP三极管Q3的基极-发射极电压之差可以表示为：

假设I₆＝k₁I₁，I₇＝k₂I₁(0<k₁<1，0<k₂<1)，而I_B4＝I_B5＝I₁/β，令

则

(假设α₁<α₂)

由于I₁为正温度系数电流，I₈为负温度系数电流，η为随温度变化而变化。

I₁可以表示为

表现为正温度系数。

由于

所以，正温度系数电流I₁可以表示为：

由于I₉＝α₃I₁，因此，输出的带隙基准电压可以表示为：

其中，

η与温度T有关，V_NL为温度T的高次项。

由于

V_BE的温度系数与温度有关且含有温度的高次项，同时，V_BE的温度系数还含有温度的一次项，因此，通过参数的选择调整，可使得正温度系数电流I₁中关于温度的一次项

或者

与V_BE,Q1中关于温度的一次项相互抵消，可使得正温度系数电流I₁中关于温度的高次项

或者V_NL与V_BE,Q1中关于温度的高次项相互抵消，对带隙基准电压V_REF进行一阶温度补偿和高阶温度补偿，这降低了带隙基准电压V_REF的温度漂移。

更详细地，在本发明的一可选实施例中，正温度系数电流产生模块中运算放大器A的电路结构如图4所示，其包括NMOS管N01～N07及PMOS管P01～P04。如图4所示，运算放大器A采用共源共栅结构，提高了运算放大器A的输出阻抗。其中，运算放大器A的偏置电压为反馈型启动与偏置模块产生的第一偏置电压Vb1、第二偏置电压Vb2以及外部提供的使能信号EN；NMOS管N01的栅极为运算放大器A的同相输入端Vip，NMOS管N02的栅极为运算放大器A的反相输入端Vin，PMOS管P04的漏极为运算放大器A的输出端Vout。

更详细地，在本发明的一可选实施例中，正温度系数电流产生模块中正温度系数修调单元的电路结构如图5所示，其包括NMOS管N10～N58、反相器、逻辑与门及逻辑或门，反相器、逻辑与门及逻辑或门组成逻辑运算电路，NMOS管N10～N58组成多个并行设置的电流镜切换选择单元，电流镜的输入端即为正温度系数修调单元的第一输入端c，图3中第十一PMOS管P11和第十二PMOS管P12的沟道宽长比分别是第十七PMOS管P17和第十八PMOS管P18的α₄倍，α₄小于1，则电流镜的输入端输入电流I₁的镜像缩小电流，每个电流镜切换选择单元有两个输出端，各个电流镜切换选择单元的第一输出端并联后作为正温度系数修调单元的第二输入端，输入电流I₆＝N×IB0，各个电流镜切换选择单元的第二输出端并联后作为正温度系数修调单元的第三输入端，输入电流I₇＝N×IB1，每个电流镜切换选择单元对应一个逻辑运算电路单元，逻辑运算电路单元的输入端接数字码B₃B₂B₁B₀，逻辑运算电路单元的输出端输出两个相反的控制信号，通过两个相反的控制信号控制每个电流镜切换选择单元是第一输出端还是第二输出端进行输出，且各个逻辑运算电路单元的运算逻辑不一样，因此，通过改变数字码B₃B₂B₁B₀，可以改变电流I₆和I₇的大小，进而改变η的大小，从而修调正温度系数。

其中，流过第十一PMOS管P11的电流大小等于流过正温度系数修调单元的电流I₆与I₇之和；NMOS管N10～N58的宽长比可任意设置，如MOS管N10的宽长比是MOS管N11的16倍，MOS管N11～N26完全相同，MOS管N27～N58完全相同。

需要说明的是，正温度系数修调单元的电路结构不仅限于如图5所示的，还可以具有其他数目、其他结构的电流镜切换选择单元，对应NMOS管的宽长比可以相应调整，在此不作限定。

更详细地，在本发明的一可选实施例中，基准电压输出模块中数字修调单元的电路结构如图6所示，其包括PMOS管N33～P48，流过第二十三PMOS管P23的电流等于图6中的电流I₁₀和电流I₁₁之和；图3中，第二十三PMOS管P23和第二十四PMOS管P24的沟道宽长比分别是第十七PMOS管P17和第十八PMOS管P18的α5倍；同时，PMOS管P33～P40的宽长比为1:1:2:4:8:16:32:64，则电流I₁₀可以表示为：

其中，D₆D₅D₄D₃D₂D₁为数字码。

可以通过修调数字码D₆D₅D₄D₃D₂D₁，可以改变电流I₁₀的大小，电流I₁₀与电流_I9叠加后施加到第四电阻R4上，改变电流I₁₀的大小，即可改变带隙基准电压V_REF的大小，实现对带隙基准电压V_REF的数字修调。

为了进一步验证本发明带隙基准电路的上述优点，在本发明的一可选实施例中，构建电路并进行仿真，得到其带隙基准电压的瞬态仿真图如图7所示，得到其带隙基准电压与温度关系的仿真图如图8所示。如图7所示，当电源上电后，带隙基准电压快速稳定，稳定电压为1.22V；如图8所示，在温度为-50℃～100℃范围内，带隙基准电压的变化约为0.2mV，温度系数约为0.9ppm/℃。

综上所述，在本发明提供的带隙基准电路中，结合“反馈型启动与偏置模块+负温度系数电流产生模块+正温度系数电流产生模块+基准电压输出模块+基极电流补偿模块”的结构设计，正温度系数电流产生模块产生的正温度系数电流包括温度的一次项和高次项，产生负温度系数电流的负温度系数电流产生模块包括温度的一次项和高次项，正温度系数电流中温度的一次项与负温度系数电流产生模块中温度的一次项相互抵消，正温度系数电流中温度的高次项与负温度系数电流产生模块中温度的高次项相互抵消，对基准电压输出模块输出的带隙基准电压进行一阶温度补偿和高阶温度补偿，有效降低了带隙基准电压的温度漂移；通过反馈型启动与偏置模块提供的多个偏置电压实现整个电路的快速启动，使得带隙基准电路在上电时摆脱简并偏置点，并迅速稳定输出；通过基极电流补偿模块，引入一个大小等于三极管基极电流的补偿电流，镜像复制补偿电流分别对负温度系数电流产生模块、正温度系数电流产生模块及基极电流补偿模块中的至少部分三极管进行电流自补偿，有效消除了由于晶体管的电流增益对输出的带隙基准电压的影响；通过基准电压输出门口中的数字修调单元，实现了带隙基准电压的修调，可有效补偿修正由于制造工艺的误差所引起的实际输出与理论设计输出之间的偏差，提高了输出的带隙基准电压的精度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种带隙基准电路，其特征在于，包括：

2.根据权利要求1所述的带隙基准电路，其特征在于，所述反馈型启动与偏置模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管及第一电阻，所述第一PMOS管的栅极接所述第四偏置电压，所述第一PMOS管的源极接工作电压，所述第一PMOS管的漏极接所述第二PMOS管的源极，所述第二PMOS管的栅极接所述第三偏置电压，所述第二PMOS管的漏极接所述第一NMOS管的漏极，所述第一NMOS管的栅极接所述第一NMOS管的漏极并输出所述第一偏置电压，所述第一NMOS管的源极接地，所述第三PMOS管的源极接所述工作电压，所述第三PMOS管的栅极接地，所述第三PMOS管的漏极接所述第二NMOS管的漏极，所述第二NMOS管的栅极接使能信号，所述第二NMOS管的源极接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述第一NMOS管的栅极，所述第三NMOS管的源极接地，所述第三NMOS管的漏极输出所述第二偏置电压，所述第三NMOS管的栅极接所述第一偏置电压，所述第四PMOS管的源极接所述工作电压，所述第四PMOS管的栅极接所述第四PMOS管的漏极并输出所述第三偏置电压，所述第四PMOS管的漏极接所述第二PMOS管的栅极，所述第四PMOS管的漏极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第二NMOS管的源极，所述第四NMOS管的源极接地，所述第五NMOS管的漏极接所述第四NMOS管的漏极，所述第五NMOS管的栅极接所述第一NMOS管的栅极，所述第五NMOS管的源极接地，所述第五PMOS管的源极接所述工作电压，所述第五PMOS管的漏极接所述第六PMOS管的源极，所述第五PMOS管的栅极接所述第一PMOS管的栅极，所述第六PMOS管的栅极接所述第四PMOS管的栅极，所述第六PMOS管的漏极经串接的所述第一电阻后接地。

3.根据权利要求2所述的带隙基准电路，其特征在于，所述负温度系数电流产生模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第六NMOS管、第七NMOS管、第一PNP三极管及第二电阻，所述第七PMOS管的源极接所述工作电压，所述第七PMOS管的栅极接所述第八PMOS管的漏极，所述第七PMOS管的漏极接所述第八PMOS管的源极，所述第八PMOS管的栅极接所述第四PMOS管的漏极，所述第八PMOS管的漏极还接所述第六NMOS管的漏极，所述第六NMOS管的源极经串接的所述第二电阻后接地，所述第九PMOS管的源极接所述工作电压，所述第九PMOS管的栅极接所述第五PMOS管的栅极，所述第九PMOS管的漏极接所述第十PMOS管的源极，所述第十PMOS管的栅极接所述第四PMOS管的漏极，所述第十PMOS管的漏极接所述第七NMOS管的漏极，所述第七NMOS管的栅极接所述第六NMOS管的栅极，所述第七NMOS管的栅极还接所述第七NMOS管的漏极，所述第七NMOS管的源极接所述第一PNP三极管的发射极，所述第一PNP三极管的基极接所述第一PNP三极管的集电极，所述第一PNP三极管的集电极接地，其中，所述第六NMOS管的源极输出所述负温度系数电流。

4.根据权利要求3所述的带隙基准电路，其特征在于，所述正温度系数电流产生模块包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二PNP三极管、第三PNP三极管、第四PNP三极管、第五PNP三极管、第三电阻、运算放大器及正温度系数修调单元，所述第十一PMOS管的源极接所述工作电压，所述第十一PMOS管的栅极接所述第一PMOS管的栅极，所述第十一PMOS管的漏极接所述第十二PMOS管的源极，所述第十二PMOS管的栅极接所述第二PMOS管的栅极，所述第十二PMOS管的漏极接所述正温度系数修调单元的第一输入端，所述第十三PMOS管的源极接所述工作电压，所述第十三PMOS管的栅极接所述第七PMOS管的栅极，所述第十三PMOS管的漏极接所述第十四PMOS管的源极，所述第十四PMOS管的栅极接所述第十二PMOS管的栅极，所述第十四PMOS管的漏极接所述正温度系数修调单元的第二输入端，所述第十四PMOS管的漏极还接所述第二PNP三极管的发射极，所述第二PNP三极管的基极接所述第二PNP三极管的集电极，所述第二PNP三极管的集电极接地，所述第十五PMOS管的源极接所述工作电压，所述第十五PMOS管的栅极接所述第七PMOS管的栅极，所述第十五PMOS管的漏极接所述第十六PMOS管的源极，所述第十六PMOS管的栅极接所述第十二PMOS管的栅极，所述第十六PMOS管的漏极接所述正温度系数修调单元的第三输入端，所述第十六PMOS管的漏极还接所述第三PNP三极管的发射极，所述第三PNP三极管的基极接所述第三PNP三极管的集电极，所述第三PNP三极管的集电极接地，所述第十七PMOS管的源极接所述工作电压，所述第十七PMOS管的栅极接所述第一PMOS管的栅极，所述第十七PMOS管的漏极接所述第十八PMOS管的源极，所述第十八PMOS管的栅极接所述第十二PMOS管的栅极，所述第十八PMOS管的漏极接所述运算放大器的同相输入端，所述第十八PMOS管的漏极还经串接的所述第三电阻后接所述第四PNP三极管的发射极，所述第四PNP三极管的基极接所述第二PNP三极管的发射极，所述第四PNP三极管的集电极接地，所述第十九PMOS管的源极接所述工作电压，所述第十九PMOS管的栅极接所述第一PMOS管的栅极，所述第十九PMOS管的漏极接所述第二十PMOS管的源极，所述第二十PMOS管的栅极接所述第十二PMOS管的栅极，所述第二十PMOS管的漏极接所述运算放大器的反相输入端，所述运算放大器的输出端接所述第一PMOS管的栅极，所述第二十PMOS管的漏极还接所述第五PNP三极管的发射极，所述第五PNP三极管的基极接所述第三PNP三极管的发射极，所述第五PNP三极管的集电极接地，其中，所述第十八PMOS管的漏极输出所述正温度系数电流。

5.根据权利要求4所述的带隙基准电路，其特征在于，所述正温度系数修调单元的第二输入端及所述正温度系数修调单元的第三输入端分别提供大小可调节的电流，以修调所述正温度系数电流的温度系数。

6.根据权利要求4所述的带隙基准电路，其特征在于，所述第二PNP三极管的发射结面积与所述第三PNP三极管的发射结面积之比为m:1，所述第四PNP三极管的发射结面积与所述第五PNP三极管的发射结面积之比为n:1，其中，m、n分别为大于等于1的整数。

7.根据权利要求4所述的带隙基准电路，其特征在于，所述基准电压输出模块包括第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第四电阻及数字修调单元，所述第二十一PMOS管的源极接所述工作电压，所述第二十一PMOS管的栅极接所述第一PMOS管的栅极，所述第二十一PMOS管的漏极接所述第二十二PMOS管的源极，所述第二十二PMOS管的栅极接所述第二PMOS管的栅极，所述第二十二PMOS管的漏极经串接的所述第四电阻后接所述第一PNP三极管的发射极，所述第二十三PMOS管的源极接所述工作电压，所述第二十三PMOS管的栅极接所述第一PMOS管的栅极，所述第二十三PMOS管的漏极接所述第二十四PMOS管的源极，所述第二十四PMOS管的栅极接所述第二PMOS管的栅极，所述第二十四PMOS管的漏极接所述数字修调单元的输入端，所述数字修调单元的输出端接所述第二十二PMOS管的漏极，其中，所述第二十二PMOS管的漏极输出所述带隙基准电压。

8.根据权利要求7所述的带隙基准电路，其特征在于，所述数字修调单元的控制端接多位数字码，通过多位所述数字码调节控制所述数字修调单元输出端的输出电流大小。

9.根据权利要求8所述的带隙基准电路，其特征在于，所述带隙基准电路还包括：

10.根据权利要求9所述的带隙基准电路，其特征在于，所述基极电流补偿模块包括第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三十一PMOS管、第八NMOS管、第九NMOS管及第六PNP三极管，所述第二十五PMOS管的源极接所述工作电压，所述第二十五PMOS管的漏极接所述第四PNP三极管的发射极，所述第二十六PMOS管的源极接所述工作电压，所述第二十六PMOS管的栅极接所述第二十五PMOS管的栅极，所述第二十六PMOS管的漏极接所述第五PNP三极管的发射极，所述第二十七PMOS管的源极接所述工作电压，所述第二十七PMOS管的栅极接所述第二十七PMOS管的漏极，所述第二十七PMOS管的漏极接所述第二十六PMOS管的栅极，所述第二十七PMOS管的漏极还接所述第八NMOS管的漏极，所述第八NMOS管的源极接地，所述第二十八PMOS管的源极接所述工作电压，所述第二十八PMOS管的栅极接所述第二十七PMOS管的栅极，所述第二十八PMOS管的漏极接所述第六PNP三极管的发射极，所述第二十九PMOS管的源极接所述工作电压，所述第二十九PMOS管的栅极接所述第二十七PMOS管的栅极，所述第二十九PMOS管的漏极接所述第一PNP三极管的发射极，所述第三十PMOS管的源极接所述工作电压，所述第三十PMOS管的栅极接所述第一PMOS管的栅极，所述第三十PMOS管的漏极接所述第三十一PMOS管的源极，所述第三十一PMOS管的栅极接所述第二PMOS管的栅极，所述第三十一PMOS管的漏极接所述第六PNP三极管的发射极，所述第六PNP三极管的基极接所述第九NMOS管的漏极，所述第六PNP三极管的集电极接地，所述第九NMOS管的栅极接所述第九NMOS管的漏极，所述第九NMOS管的栅极还接所述第八NMOS管的栅极，所述第九NMOS管的源极接地，其中，所述第六PNP三极管的基极输出所述补偿电流。