CN111813170B - 带差参考电路 - Google Patents

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Abstract

一种适用于宽范围的供应电压的带差参考电路。不论供应电压的大小变化，带差参考电路所产生的带差电压的变化量会很低。带差参考电路包括：一镜射电路、一输入电路与一运算放大器。镜射电路产生一第一电流流、一第二电流与一第三电流分别流向一第一节点、一第二节点与该带差参考电路的一电压输出端。一输入电路连接至该第一节点用以接收该第一电流，以及连接至该第二节点用以接收该第二电流。运算放大器，具有一正输入端连接至该第一节点，一负输入端连接至该第二节点，一输出端连接至该镜射电路。

Description

带差参考电路
技术领域
本发明是有关于一种电路，且特别是有关于一种带差参考电路(BandgapReference Circuit)。
背景技术
请参照图1，其所绘示为公知带差参考电路示意图。带差参考电路100包括镜射电路(Mirroring Circuit)12、运算放大器(Operation Amplifier)15、输入电路(InputCircuit)20。
镜射电路12中包括三个P型金氧半晶体管(以下简称PMOS晶体管)M1～M3，在此范例中，PMOS晶体管M1～M3具有相同的长宽比(aspect ratio，W/L)。其中，PMOS晶体管M1～M3的栅极(Gate)相互连接，PMOS晶体管M1～M3的源极(Source)连接至供应电压Vdd，PMOS晶体管M1～M3的漏极(Drain)可分别输出Ix、Iy与Iz的电流。
运算放大器15的输出端O连接至PMOS晶体管M1～M3的栅极(Gate)，运算放大器15的负输入端连接至PMOS晶体管M2的漏极，而运算放大器15的正输入端连接至PMOS晶体管M1的漏极。
输入电路20包括二个双极结型晶体管(以下简称BJT晶体管)Q1、Q2与电阻R1，其中BJT晶体管Q1的布局面积为BJT晶体管Q2布局面积的m倍。BJT晶体管Q1与Q2的基极(Base)与集电极(Collector)连接至接地端使得BJT晶体管Q1与Q2形成二极管连接(DiodeConnect)。BJT晶体管Q2的发射极(Emitter)连接至运算放大器15的正输入端，BJT晶体管Q1的发射极与运算放大器15的负输入端之间连接电阻R1。
再者，BJT晶体管Q3的布局面积与Q2的布局面积相同。另外，BJT晶体管Q3的基极与集电极连接至接地端，BJT晶体管Q3的发射极与PMOS晶体管M3漏极之间连接一电阻R2，M3漏极可输出一带差电压(bandgap voltage，VBG)。
由图1所绘示的带差参考电路可知。由于PMOS晶体管M1～M3具有相同的长宽比(W/L)。因此，PMOS晶体管M1～M3的漏极产生相同的输出电流Ix、Iy与Iz，也就是，Ix＝Iy＝Iz---(1)。
再者，在运算放大器15具有无限大的增益下，运算放大器15的负输入端电压(Vy)与正输入端电压(Vx)会相等。因此，R1×Iy+VEB1＝VEB2---(2)。
其中，VEB1为BJT晶体管Q1的发射极与基极之间的电位差，且VEB2为BJT晶体管Q2的发射极与基极之间的电位差。
由于BJT晶体管Q1与Q2形成二极管连接(Diode Connect)且BJT晶体管Q1面积为BJT晶体管Q2面积的m倍，所以，
Figure BDA0002405989700000021
and
Figure BDA0002405989700000022
因此，进而推导出VBE1＝VT×ln(Iy/mIs)---(3)与VBE2＝VT×ln(Ix/Is)---(4)。
其中，Is为BJT晶体管Q2的饱和电流(Saturation Current)，VT为热电压(ThermalVoltage)。
根据以上的(1)、(2)、(3)、(4)式，最终可以获得Iy＝(1/R1)VT×lnm---(5)，以及，VBG＝(R2/R1)×VT×lnm+VEB3---(6)。
其中，VEB3为BJT晶体管Q3的发射极与基极之间的电位差。
在实际的运作上，当带差参考电路使用的供应电压Vdd变化幅度很大时，带差参考电路产生的带差电压VBG也会变化。举例来说，供应电压Vdd为1.75V以及5.75V时，带差参考电路产生的带差电压VBG大约会有3％～4％的变化率。
发明内容
本发明有关于一种带差参考电路，包括：一镜射电路，产生一第一电流、一第二电流与一第三电流，其中该第一电流流向一第一节点，该第二电流流向一第二节点，且该第三电流流向该带差参考电路的一电压输出端；一输入电路，连接至该第一节点用以接收该第一电流，以及连接至该第二节点用以接收该第二电流；以及一运算放大器，具有一正输入端连接至该第一节点，一负输入端连接至该第二节点，一输出端连接至该镜射电路；其中，该运算放大器，包括：一第一P型金氧半晶体管，其中该第一P型金氧半晶体管的一源极接收一供应电压，该第一P型金氧半晶体管的一栅极接收一第一偏压电压；一第二P型金氧半晶体管，其中该第二P型金氧半晶体管的一源极连接至该第一P型金氧半晶体管的一漏极，该第二P型金氧半晶体管的一栅极接收一第二偏压电压；一第一N型金氧半晶体管，其中该第一N型金氧半晶体管的一漏极连接至该第二P型金氧半晶体管的一漏极，该第一N型金氧半晶体管的一栅极接收一第三偏压电压；一第二N型金氧半晶体管，其中该第二N型金氧半晶体管的一漏极连接至该第一N型金氧半晶体管的该源极，该第二N型金氧半晶体管的一栅极连接至该第二P型金氧半晶体管的该漏极，该第二N型金氧半晶体管的一源极连接至一接地端；一第三P型金氧半晶体管，其中该第三P型金氧半晶体管的一源极接收该供应电压，该第三P型金氧半晶体管的一栅极接收该第一偏压电压；一第四P型金氧半晶体管，其中该第四P型金氧半晶体管的一源极连接至该第三P型金氧半晶体管的一漏极，该第四P型金氧半晶体管的一栅极接收该第二偏压电压，该第四P型金氧半晶体管的一漏极为该运算放大器的一输出端并连接至该镜射电路；一第三N型金氧半晶体管，其中该第三N型金氧半晶体管的一漏极连接至该第四P型金氧半晶体管的该漏极，该第三N型金氧半晶体管的一栅极接收该第三偏压电压；一第四N型金氧半晶体管，其中该第四N型金氧半晶体管的一漏极连接至该第三N型金氧半晶体管的该源极，该第四N型金氧半晶体管的一栅极连接至该第二N型金氧半晶体管的该栅极，该第四N型金氧半晶体管的一源极连接至该接地端；一第五N型金氧半晶体管，其中该第五N型金氧半晶体管的一漏极连接至该第一P型金氧半晶体管的该漏极，该第五N型金氧半晶体管的一栅极为该运算放大器的一正输入端并且连接至该第一节点；一第六N型金氧半晶体管，其中该第六N型金氧半晶体管的一漏极连接至该第三P型金氧半晶体管的该漏极，该第六N型金氧半晶体管的一栅极为该运算放大器的一负输入端并且连接至该第二节点；以及一参考电流源，其中该参考电流源的一第一端连接至该第五N型金氧半晶体管的一源极以及该第六N型金氧半晶体管的一源极，该参考电流源的一第二端连接至该接地端。
本发明有关于一种带差参考电路，包括：一镜射电路，产生一第一电流、一第二电流与一第三电流，其中该第一电流流向一第一节点，该第二电流流向一第二节点，且该第三电流流向该带差参考电路的一电压输出端；一输入电路，连接至该第一节点用以接收该第一电流，以及连接至该第二节点用以接收该第二电流；以及一运算放大器，具有一正输入端连接至该第一节点，一负输入端连接至该第二节点，一输出端连接至该镜射电路；其中，该运算放大器，包括：一第一P型金氧半晶体管，其中该第一P型金氧半晶体管的一源极接收一供应电压；一第二P型金氧半晶体管，其中该第二P型金氧半晶体管的一源极连接至该第一P型金氧半晶体管的一漏极，该第二P型金氧半晶体管的一栅极接收一第一偏压电压；一第一N型金氧半晶体管，其中该第一N型金氧半晶体管的一漏极连接至该第二P型金氧半晶体管的一漏极以及该第一P型金氧半晶体管的一栅极，该第一N型金氧半晶体管的一栅极接收一第二偏压电压；一第二N型金氧半晶体管，其中该第二N型金氧半晶体管的一漏极连接至该第一N型金氧半晶体管的一源极，该第二N型金氧半晶体管的一栅极接收一第三偏压电压，该第二N型金氧半晶体管的一源极连接至一接地端；一第三P型金氧半晶体管，其中该第三P型金氧半晶体管的一源极接收该供应电压，该第三P型金氧半晶体管的一栅极连接至该第一P型金氧半晶体管的该栅极；一第四P型金氧半晶体管，其中该第四P型金氧半晶体管的一源极连接至该第三P型金氧半晶体管的一漏极，该第四P型金氧半晶体管的一栅极接收该第一偏压电压，该第四P型金氧半晶体管的一漏极为该运算放大器的一输出端并连接至该镜射电路；一第三N型金氧半晶体管，其中该第三N型金氧半晶体管的一漏极连接至该第四P型金氧半晶体管的该漏极，该第三N型金氧半晶体管的一栅极接收该第二偏压电压；一第四N型金氧半晶体管，其中该第四N型金氧半晶体管的一漏极连接至该第三N型金氧半晶体管的一源极，该第四N型金氧半晶体管的一栅极接收该第三偏压，该第四N型金氧半晶体管的一源极连接至该接地端；一第五N型金氧半晶体管，其中该第五N型金氧半晶体管的一漏极连接至该第一P型金氧半晶体管的该漏极，该第五N型金氧半晶体管的一栅极为该运算放大器的一正输入端并且连接至该第一节点；一第六N型金氧半晶体管，其中该第六N型金氧半晶体管的一漏极连接至该第三P型金氧半晶体管的该漏极，该第六N型金氧半晶体管的一栅极为该运算放大器的一负输入端并且连接至该第二节点；以及一参考电流源，其中该参考电流源的一第一端连接至该第五N型金氧半晶体管的一源极以及该第六N型金氧半晶体管的一源极，该参考电流源的一第二端连接至该接地端。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
图1为公知带差参考电路示意图。
图2为本发明带差参考电路的第一实施例。
图3为本发明带差参考电路的第二实施例。
图4为本发明带差参考电路的第三实施例。
图5为本发明带差参考电路的第四实施例。
具体实施方式
请参照图2，其所绘示为本发明带差参考电路的第一实施例。带差参考电路200包括镜射电路212、运算放大器215、输入电路220。
镜射电路212中包括六个PMOS晶体管Ma～Mf，在此范例中，PMOS晶体管Ma～Mf具有相同的长宽比。当然，PMOS晶体管Ma～Mf的长宽比可以根据实际的需求而适当地改变。
PMOS晶体管Ma～Mc的栅极相互连接。PMOS晶体管Ma～Mc的源极(Source)连接至供应电压Vdd。PMOS晶体管Ma～Mc的漏极(Drain)分别连接至PMOS晶体管Md～Mf的源极。PMOS晶体管Md～Mf的栅极连接至一偏压电压Vbias1。PMOS晶体管Md～Mf的漏极分别连接至节点a、节点b以及带差参考电路200的电压输出端。另外，镜射电路212中，PMOS晶体管Md～Mf的漏极可分别产生电流Ix、Iy与Iz。
运算放大器215的负输入端Inn连接至节点b，而运算放大器215的正输入端Inp连接至节点a，运算放大器215的输出端O连接至PMOS晶体管Ma～Mc的栅极。
输入电路220包括二个BJT晶体管Q1、Q2与电阻R1。其中BJT晶体管Q1的布局面积为BJT晶体管Q2布局面积的m倍。
BJT晶体管Q1与Q2的基极与集电极连接至接地端使得BJT晶体管Q1与Q2形成二极管连接。BJT晶体管Q2的发射极连接至节点a，BJT晶体管Q1的发射极与节点b之间连接电阻R1。
再者，BJT晶体管Q3的布局面积与Q2的布局面积相同。另外，BJT晶体管Q3的基极与集电极连接至接地端，BJT晶体管Q3的发射极与PMOS晶体管Mf漏极之间连接一电阻R2，PMOS晶体管Mf漏极可输出一带差电压(VBG)。当然，BJT晶体管Q1～Q3的面积可以根据实际的需求而适当地改变。
根据本发明的第一实施例，运算放大器215包括四个PMOS晶体管Mg～Mj、六个N型金氧半晶体管(以下简称NMOS晶体管)Mk～Mp与一参考电流源Iref。
PMOS晶体管Mg的源极连接至供应电压Vdd，栅极连接至一偏压电压Vbias2。PMOS晶体管Mi的源极连接至PMOS晶体管Mg的漏极，栅极连接至一偏压电压Vbias3。NMOS晶体管Mm的源极连接至接地端，栅极连接至PMOS晶体管Mi的漏极。NMOS晶体管Mk的源极连接至NMOS晶体管Mm的漏极，栅极接收一偏压电压Vbias4，漏极连接至PMOS晶体管Mi的漏极，体极(body)连接至接地端。
PMOS晶体管Mh的源极连接至供应电压Vdd，栅极连接至偏压电压Vbias2。PMOS晶体管Mj的源极连接至PMOS晶体管Mh的漏极，栅极连接至偏压电压Vbias3，漏极作为运算放大器215的输出端O。NMOS晶体管Mn的源极连接至接地端，栅极连接至NMOS晶体管Mm的栅极。NMOS晶体管Ml的源极连接至NMOS晶体管Mn的漏极，栅极接收偏压电压Vbias4，漏极连接至PMOS晶体管Mj的漏极，体极(body)连接至接地端。
NMOS晶体管Mo的漏极连接PMOS晶体管Mg的漏极，栅极作运算放大器215的正输入端Inp，源极连接至参考电流源Iref的第一端。NMOS晶体管Mp的漏极连接PMOS晶体管Mh的漏极，栅极作运算放大器215的负输入端Inn，源极连接至参考电流源Iref的第一端。再者，参考电流源Iref的第二端连接至接地端。
相同地，当带差参考电路200正常运作时，运算放大器215的负输入端Inn与正输入端Inp的电压会相等。并且，镜射电路212会产生相同大小的输出电流Ix、Iy与Iz。因此，带差参考电路产生的带差电压VBG为VBG＝(R2/R1)×VT×lnm+VEB3。其详细推导过程不再赘述。
以下介绍带差参考电路200在不同电压下的运作。
在实际的运作上，当供应电压Vdd为5.75V时，在运算放大器215中，NMOS晶体管Ml的漏极电压Vo约为4.84V，且NMOS晶体管Mk的漏极电压Vp约为0.7V。
NMOS晶体管Ml的漏极电压Vo约为4.84V，NMOS晶体管Ml会产生漏电流(leakagecurrent)由NMOS晶体管Ml的漏极经由体极流至接地端，其漏电流大小约为374nA。另外，由于NMOS晶体管Mk的漏极电压Vp约为0.7V，NMOS晶体管Mk会产生漏电流由NMOS晶体管Mk的漏极经由体极流至接地端，其漏电流大小约为5pA。
由于NMOS晶体管Mk与NMOS晶体管Ml漏电流的差异很大(大约75000倍)，使得带差参考电路200产生的带差电压VBG约为1.2795V。
另外，当供应电压Vdd为1.75V时，在运算放大器215中，NMOS晶体管Ml的漏极电压Vo约为0.85V，且NMOS晶体管Mk的漏极电压Vp约为0.7V。因此，NMOS晶体管Mk与NMOS晶体管Ml漏电流的差异会变小，带差参考电路200产生的带差电压VBG约为1.2545V。
换言之，第一实施例的带差参考电路200的供应电压Vdd分别为5.75V以及1.75V时，其带差电压VBG的变化量大约为25mV，带差电压VBG的变化率可下降至2％。
请参照图3，其所绘示为本发明带差参考电路的第二实施例。带差参考电路300包括镜射电路212、运算放大器315、输入电路220。
相较于第一实施例带差参考电路200，第二实施例带差参考电路300的差别在于运算放大器315中NMOS晶体管Mk与Ml的连接关系。以下仅介绍NMOS晶体管Mk与Ml的连接关系，其他部分则不再赘述。
在运算放大器315中，NMOS晶体管Mk的源极连接至NMOS晶体管Mm的漏极，栅极接收偏压电压Vbias4，漏极连接至PMOS晶体管Mi的漏极，体极(body)与源极相互连接。另外，NMOS晶体管Ml的源极连接至NMOS晶体管Mn的漏极，栅极接收偏压电压Vbias4，漏极连接至PMOS晶体管Mj的漏极，体极(body)与源极相互连接。
根据本发明的第二实施例，NMOS晶体管Mk的体极(body)与源极相互连接，并且NMOS晶体管Ml的体极(body)与源极相互连接。所以NMOS晶体管Mk与Ml的漏电流不会流至接地端，而会流至源极并且分别流至下一级的NMOS晶体管Mm与Mn。因此，NMOS晶体管Mk与Ml的漏电流对带差电压VBG的影响将大幅下降。
在实际的运作上，当供应电压Vdd为5.75V时，在运算放大器315中，NMOS晶体管Ml的漏极电压Vo约为4.84V，且NMOS晶体管Mk的漏极电压Vp约为0.7V，带差参考电路产生的带差电压VBG约为1.2593V。
另外，当供应电压Vdd为1.75V时，在运算放大器315中，NMOS晶体管Ml的漏极电压Vo约为0.85V，且NMOS晶体管Mk的漏极电压Vp约为0.7V。带差参考电路产生的带差电压VBG约为1.2545V。
换言之，第二实施例的带差参考电路300的供应电压Vdd分别为5.75V以及1.75V时，其带差电压VBG的变化量大约为4.8mV，带差电压VBG的变化率可大幅下降至0.383％。
请参照图4，其所绘示为本发明带差参考电路的第三实施例。带差参考电路400包括镜射电路212、运算放大器415、输入电路220。
相较于第一实施例带差参考电路200，第三实施例带差参考电路400的差别在于运算放大器415中的连接关系。以下仅介绍运算放大器的连接关系，其他部分则不再赘述。
根据本发明的第三实施例，运算放大器415包括四个PMOS晶体管Mg～Mj、六个NMOS晶体管Mk～Mp与一参考电流源Iref。
PMOS晶体管Mg的源极连接至供应电压Vdd。PMOS晶体管Mi的源极连接至PMOS晶体管Mg的漏极，栅极连接至一偏压电压Vbias3。NMOS晶体管Mm的源极连接至接地端，栅极连接至一偏压电压Vbias2。NMOS晶体管Mk的源极连接至NMOS晶体管Mm的漏极，栅极接收一偏压电压Vbias4，漏极连接至PMOS晶体管Mi的漏极以及PMOS晶体管Mg的栅极，体极(body)连接至接地端。
PMOS晶体管Mh的源极连接至供应电压Vdd，PMOS晶体管Mh的栅极连接至PMOS晶体管Mg的栅极。PMOS晶体管Mj的源极连接至PMOS晶体管Mh的漏极，栅极连接至偏压电压Vbias3，漏极作为运算放大器415的输出端O。NMOS晶体管Mn的源极连接至接地端，栅极连接至偏压电压Vbias2。NMOS晶体管Ml的源极连接至NMOS晶体管Mn的漏极，栅极接收偏压电压Vbias4，漏极连接至PMOS晶体管Mj的漏极，体极(body)连接至接地端。
NMOS晶体管Mo的漏极连接PMOS晶体管Mg的漏极，栅极作运算放大器415的正输入端Inp，源极连接至参考电流源Iref的第一端。NMOS晶体管Mp的漏极连接PMOS晶体管Mh的漏极，栅极作运算放大器415的负输入端Inn，源极连接至参考电流源Iref的第一端。再者，参考电流源Iref的第二端连接至接地端。
根据本发明的第三实施例，当供应电压Vdd为5.75V时，在运算放大器415中，NMOS晶体管Ml的漏极电压Vo约为4.84V，且NMOS晶体管Mk的漏极电压Vp约为4.74V。再者，由于NMOS晶体管Ml的漏极电压Vo接近于NMOS晶体管Mk的漏极电压Vp。因此，NMOS晶体管Ml与NMOS晶体管Mk的漏电流接近。带差参考电路产生的带差电压VBG约为1.2385V。
另外，当供应电压Vdd为1.75V时，带差参考电路的运算放大器415中，NMOS晶体管Ml的漏极电压Vo约为0.85V，且NMOS晶体管Mk的漏极电压Vp约为0.75V。再者，由于NMOS晶体管Ml的漏极电压Vo接近于NMOS晶体管Mk的漏极电压Vp。因此，MOS晶体管Ml与NMOS晶体管Mk的漏电流接近。带差参考电路产生的带差电压VBG约为1.2378V。
换言之，第三实施例的带差参考电路400的供应电压Vdd分别为5.75V以及1.75V时，其带差电压VBG的变化量大约为0.7mV，带差电压VBG的变化率可大幅下降至0.057％。
当然，第三实实施例带差参考电路也可以进一步地修改成第四实施例带差参考电路。
请参照图5，其所绘示为本发明带差参考电路的第四实施例。带差参考电路500包括镜射电路212、运算放大器515、输入电路220。
相较于第三实施例带差参考电路，第四实施例带差参考电路的差别在于运算放大器515中NMOS晶体管Mk与Ml的连接关系。以下仅介绍NMOS晶体管Mk与Ml的连接关系，其他部分则不再赘述。
在运算放大器515中，NMOS晶体管Mk的源极连接至NMOS晶体管Mm的漏极，栅极接收偏压电压Vbias4，漏极连接至PMOS晶体管Mi的漏极，体极(body)与源极相互连接。另外，NMOS晶体管Ml的源极连接至NMOS晶体管Mn的漏极，栅极接收偏压电压Vbias4，漏极连接至PMOS晶体管Mj的漏极，体极(body)与源极相互连接。
相同地，第四实施例的带差参考电路的供应电压Vdd分别为5.75V以及1.75V时，其带差电压VBG的变化量也会很低，带差电压VBG的变化率也可大幅下降。
由以上的说明可知，本发明提出一种适用于宽范围的供应电压(wide rangesupply voltage)的带差参考电路。不论供应电压Vdd的大小变化，带差参考电路产生的带差电压VBG的变化量会很低。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。
【符号说明】
12,212:镜射电路
15,215,315,415,515:运算放大器
20,220:输入电路
100,200,300,400,500:带差参考电路

Claims (10)

1.一种带差参考电路，包括：
一镜射电路，产生一第一电流、一第二电流与一第三电流，其中该第一电流流向一第一节点，该第二电流流向一第二节点，且该第三电流流向该带差参考电路的一电压输出端；
一输入电路，连接至该第一节点用以接收该第一电流，以及连接至该第二节点用以接收该第二电流；以及
一运算放大器，具有一正输入端连接至该第一节点，一负输入端连接至该第二节点，一输出端连接至该镜射电路；
其中，该运算放大器，包括：
一第一P型金氧半晶体管，其中该第一P型金氧半晶体管的一源极接收一供应电压，该第一P型金氧半晶体管的一栅极接收一第一偏压电压；
一第二P型金氧半晶体管，其中该第二P型金氧半晶体管的一源极连接至该第一P型金氧半晶体管的一漏极，该第二P型金氧半晶体管的一栅极接收一第二偏压电压；
一第一N型金氧半晶体管，其中该第一N型金氧半晶体管的一漏极连接至该第二P型金氧半晶体管的一漏极，该第一N型金氧半晶体管的一栅极接收一第三偏压电压，且该第一N型金氧半晶体管的一源极连接至该第一N型金氧半晶体管的一体极；
一第二N型金氧半晶体管，其中该第二N型金氧半晶体管的一漏极连接至该第一N型金氧半晶体管的该源极，该第二N型金氧半晶体管的一栅极连接至该第二P型金氧半晶体管的该漏极，该第二N型金氧半晶体管的一源极连接至一接地端；
一第三P型金氧半晶体管，其中该第三P型金氧半晶体管的一源极接收该供应电压，该第三P型金氧半晶体管的一栅极接收该第一偏压电压；
一第四P型金氧半晶体管，其中该第四P型金氧半晶体管的一源极连接至该第三P型金氧半晶体管的一漏极，该第四P型金氧半晶体管的一栅极接收该第二偏压电压，该第四P型金氧半晶体管的一漏极为该运算放大器的该输出端；
一第三N型金氧半晶体管，其中该第三N型金氧半晶体管的一漏极连接至该第四P型金氧半晶体管的该漏极，该第三N型金氧半晶体管的一栅极接收该第三偏压电压，且该第三N型金氧半晶体管的一源极连接至该第三N型金氧半晶体管的一体极；
一第四N型金氧半晶体管，其中该第四N型金氧半晶体管的一漏极连接至该第三N型金氧半晶体管的该源极，该第四N型金氧半晶体管的一栅极连接至该第二N型金氧半晶体管的该栅极，该第四N型金氧半晶体管的一源极连接至该接地端；
一第五N型金氧半晶体管，其中该第五N型金氧半晶体管的一漏极连接至该第一P型金氧半晶体管的该漏极，该第五N型金氧半晶体管的一栅极为该运算放大器的该正输入端；
一第六N型金氧半晶体管，其中该第六N型金氧半晶体管的一漏极连接至该第三P型金氧半晶体管的该漏极，该第六N型金氧半晶体管的一栅极为该运算放大器的该负输入端；以及
一参考电流源，其中该参考电流源的一第一端连接至该第五N型金氧半晶体管的一源极以及该第六N型金氧半晶体管的一源极，该参考电流源的一第二端连接至该接地端。
2.如权利要求1所述的带差参考电路，其中该镜射电路包括：
一第五P型金氧半晶体管，其中该第五P型金氧半晶体管的一源极接收该供应电压，该第五P型金氧半晶体管的一栅极连接至该运算放大器的该输出端；
一第六P型金氧半晶体管，其中该第六P型金氧半晶体管的一源极接收该供应电压，该第六P型金氧半晶体管的一栅极连接至该运算放大器的该输出端；
一第七P型金氧半晶体管，其中该第七P型金氧半晶体管的一源极接收该供应电压，该第七P型金氧半晶体管的一栅极连接至该运算放大器的该输出端；
一第八P型金氧半晶体管，其中该第八P型金氧半晶体管的一源极连接至该第五P型金氧半晶体管的一漏极，该第八P型金氧半晶体管的一栅极接收一第四偏压电压，该第八P型金氧半晶体管的一漏极连接至该第一节点；
一第九P型金氧半晶体管，其中该第九P型金氧半晶体管的一源极连接至该第六P型金氧半晶体管的一漏极，该第九P型金氧半晶体管的一栅极接收该第四偏压电压，该第九P型金氧半晶体管的一漏极连接至该第二节点；以及
一第十P型金氧半晶体管，其中该第十P型金氧半晶体管的一源极连接至该第七P型金氧半晶体管的一漏极，该第十P型金氧半晶体管的一栅极接收该第四偏压电压，该第十P型金氧半晶体管的一漏极连接至该带差参考电路的该电压输出端。
3.如权利要求2所述的带差参考电路，其中该输入电路包括：
一第一电阻；
一第一双极结型晶体管，其中该第一双极结型晶体管的一发射极与该第二节点之间连接该第一电阻，该第一双极结型晶体管的一基极与一集电极连接至该接地端；以及；
一第二双极结型晶体管，其中该第二双极结型晶体管的一发射极连接至该第一节点，该第二双极结型晶体管的一基极与一集电极连接至该接地端。
4.如权利要求3所述的带差参考电路，还包括：
一第二电阻，该第二电阻的一第一端连接至该带差参考电路的该电压输出端；以及
一第三双极结型晶体管，其中该第三双极结型晶体管的一发射极连接至该第二电阻的一第二端，该第三双极结型晶体管的一基极与一集电极连接至该接地端。
5.一种带差参考电路，包括：
一镜射电路，产生一第一电流、一第二电流与一第三电流，其中该第一电流流向一第一节点，该第二电流流向一第二节点，且该第三电流流向该带差参考电路的一电压输出端；
一输入电路，连接至该第一节点用以接收该第一电流，以及连接至该第二节点用以接收该第二电流；以及
一运算放大器，具有一正输入端连接至该第一节点，一负输入端连接至该第二节点，一输出端连接至该镜射电路；
其中，该运算放大器，包括：
一第一P型金氧半晶体管，其中该第一P型金氧半晶体管的一源极接收一供应电压，该第一P型金氧半晶体管的一栅极接收一第一偏压电压；
一第二P型金氧半晶体管，其中该第二P型金氧半晶体管的一源极连接至该第一P型金氧半晶体管的一漏极，该第二P型金氧半晶体管的一栅极接收一第二偏压电压；
一第一N型金氧半晶体管，其中该第一N型金氧半晶体管的一漏极连接至该第二P型金氧半晶体管的一漏极，该第一N型金氧半晶体管的一栅极接收一第三偏压电压，且该第一N型金氧半晶体管的一体极连接至一接地端；
一第二N型金氧半晶体管，其中该第二N型金氧半晶体管的一漏极连接至该第一N型金氧半晶体管的一源极，该第二N型金氧半晶体管的一栅极连接至该第二P型金氧半晶体管的该漏极，该第二N型金氧半晶体管的一源极连接至该接地端；
一第三P型金氧半晶体管，其中该第三P型金氧半晶体管的一源极接收该供应电压，该第三P型金氧半晶体管的一栅极接收该第一偏压电压；
一第四P型金氧半晶体管，其中该第四P型金氧半晶体管的一源极连接至该第三P型金氧半晶体管的一漏极，该第四P型金氧半晶体管的一栅极接收该第二偏压电压，该第四P型金氧半晶体管的一漏极为该运算放大器的该输出端；
一第三N型金氧半晶体管，其中该第三N型金氧半晶体管的一漏极连接至该第四P型金氧半晶体管的该漏极，该第三N型金氧半晶体管的一栅极接收该第三偏压电压，且该第三N型金氧半晶体管的一体极连接至该接地端；
一第四N型金氧半晶体管，其中该第四N型金氧半晶体管的一漏极连接至该第三N型金氧半晶体管的一源极，该第四N型金氧半晶体管的一栅极连接至该第二N型金氧半晶体管的该栅极，该第四N型金氧半晶体管的一源极连接至该接地端；
一第五N型金氧半晶体管，其中该第五N型金氧半晶体管的一漏极连接至该第一P型金氧半晶体管的该漏极，该第五N型金氧半晶体管的一栅极为该运算放大器的该正输入端；
一第六N型金氧半晶体管，其中该第六N型金氧半晶体管的一漏极连接至该第三P型金氧半晶体管的该漏极，该第六N型金氧半晶体管的一栅极为该运算放大器的该负输入端；以及
一参考电流源，其中该参考电流源的一第一端连接至该第五N型金氧半晶体管的一源极以及该第六N型金氧半晶体管的一源极，该参考电流源的一第二端连接至该接地端。
6.一种带差参考电路，包括：
一镜射电路，产生一第一电流、一第二电流与一第三电流，其中该第一电流流向一第一节点，该第二电流流向一第二节点，且该第三电流流向该带差参考电路的一电压输出端；
一输入电路，连接至该第一节点用以接收该第一电流，以及连接至该第二节点用以接收该第二电流；以及
一运算放大器，具有一正输入端连接至该第一节点，一负输入端连接至该第二节点，一输出端连接至该镜射电路；
其中，该运算放大器，包括：
一第一P型金氧半晶体管，其中该第一P型金氧半晶体管的一源极接收一供应电压；
一第二P型金氧半晶体管，其中该第二P型金氧半晶体管的一源极连接至该第一P型金氧半晶体管的一漏极，该第二P型金氧半晶体管的一栅极接收一第一偏压电压；
一第一N型金氧半晶体管，其中该第一N型金氧半晶体管的一漏极连接至该第二P型金氧半晶体管的一漏极以及该第一P型金氧半晶体管的一栅极，该第一N型金氧半晶体管的一栅极接收一第二偏压电压，且该第一N型金氧半晶体管的一源极连接至该第一N型金氧半晶体管的一体极；
一第二N型金氧半晶体管，其中该第二N型金氧半晶体管的一漏极连接至该第一N型金氧半晶体管的该源极，该第二N型金氧半晶体管的一栅极接收一第三偏压电压，该第二N型金氧半晶体管的一源极连接至一接地端；
一第三P型金氧半晶体管，其中该第三P型金氧半晶体管的一源极接收该供应电压，该第三P型金氧半晶体管的一栅极连接至该第一P型金氧半晶体管的该栅极；
一第四P型金氧半晶体管，其中该第四P型金氧半晶体管的一源极连接至该第三P型金氧半晶体管的一漏极，该第四P型金氧半晶体管的一栅极接收该第一偏压电压，该第四P型金氧半晶体管的一漏极为该运算放大器的该输出端；
一第三N型金氧半晶体管，其中该第三N型金氧半晶体管的一漏极连接至该第四P型金氧半晶体管的该漏极，该第三N型金氧半晶体管的一栅极接收该第二偏压电压，且该第三N型金氧半晶体管的一源极连接至该第三N型金氧半晶体管的一体极；
一第四N型金氧半晶体管，其中该第四N型金氧半晶体管的一漏极连接至该第三N型金氧半晶体管的该源极，该第四N型金氧半晶体管的一栅极接收该第三偏压，该第四N型金氧半晶体管的一源极连接至该接地端；
一第五N型金氧半晶体管，其中该第五N型金氧半晶体管的一漏极连接至该第一P型金氧半晶体管的该漏极，该第五N型金氧半晶体管的一栅极为该运算放大器的该正输入端；
一第六N型金氧半晶体管，其中该第六N型金氧半晶体管的一漏极连接至该第三P型金氧半晶体管的该漏极，该第六N型金氧半晶体管的一栅极为该运算放大器的该负输入端；以及
一参考电流源，其中该参考电流源的一第一端连接至该第五N型金氧半晶体管的一源极以及该第六N型金氧半晶体管的一源极，该参考电流源的一第二端连接至该接地端。
7.如权利要求6所述的带差参考电路，其中该镜射电路包括：
一第五P型金氧半晶体管，其中该第五P型金氧半晶体管的一源极接收该供应电压，该第五P型金氧半晶体管的一栅极连接至该运算放大器的该输出端；
一第六P型金氧半晶体管，其中该第六P型金氧半晶体管的一源极接收该供应电压，该第六P型金氧半晶体管的一栅极连接至该运算放大器的该输出端；
一第七P型金氧半晶体管，其中该第七P型金氧半晶体管的一源极接收该供应电压，该第七P型金氧半晶体管的一栅极连接至该运算放大器的该输出端；
一第八P型金氧半晶体管，其中该第八P型金氧半晶体管的一源极连接至该第五P型金氧半晶体管的一漏极，该第八P型金氧半晶体管的一栅极接收一第四偏压电压，该第八P型金氧半晶体管的一漏极连接至该第一节点；
一第九P型金氧半晶体管，其中该第九P型金氧半晶体管的一源极连接至该第六P型金氧半晶体管的一漏极，该第九P型金氧半晶体管的一栅极接收该第四偏压电压，该第九P型金氧半晶体管的一漏极连接至该第二节点；以及
一第十P型金氧半晶体管，其中该第十P型金氧半晶体管的一源极连接至该第七P型金氧半晶体管的一漏极，该第十P型金氧半晶体管的一栅极接收该第四偏压电压，该第十P型金氧半晶体管的一漏极连接至该带差参考电路的该电压输出端。
8.如权利要求7所述的带差参考电路，其中该输入电路包括：
一第一电阻；
一第一双极结型晶体管，其中该第一双极结型晶体管的一发射极与该第二节点之间连接该第一电阻，该第一双极结型晶体管的一基极与一集电极连接至该接地端；以及；
一第二双极结型晶体管，其中该第二双极结型晶体管的一发射极连接至该第一节点，该第二双极结型晶体管的一基极与一集电极连接至该接地端。
9.如权利要求8所述的带差参考电路，还包括：
一第二电阻，该第二电阻的一第一端连接至该带差参考电路的该电压输出端；以及
一第三双极结型晶体管，其中该第三双极结型晶体管的一发射极连接至该第二电阻的一第二端，该第三双极结型晶体管的一基极与一集电极连接至该接地端。
10.一种带差参考电路，包括：
一镜射电路，产生一第一电流、一第二电流与一第三电流，其中该第一电流流向一第一节点，该第二电流流向一第二节点，且该第三电流流向该带差参考电路的一电压输出端；
一输入电路，连接至该第一节点用以接收该第一电流，以及连接至该第二节点用以接收该第二电流；以及
一运算放大器，具有一正输入端连接至该第一节点，一负输入端连接至该第二节点，一输出端连接至该镜射电路；
其中，该运算放大器，包括：
一第一P型金氧半晶体管，其中该第一P型金氧半晶体管的一源极接收一供应电压；
一第二P型金氧半晶体管，其中该第二P型金氧半晶体管的一源极连接至该第一P型金氧半晶体管的一漏极，该第二P型金氧半晶体管的一栅极接收一第一偏压电压；
一第一N型金氧半晶体管，其中该第一N型金氧半晶体管的一漏极连接至该第二P型金氧半晶体管的一漏极以及该第一P型金氧半晶体管的一栅极，该第一N型金氧半晶体管的一栅极接收一第二偏压电压，且该第一N型金氧半晶体管的一体极连接至一接地端；
一第二N型金氧半晶体管，其中该第二N型金氧半晶体管的一漏极连接至该第一N型金氧半晶体管的一该源极，该第二N型金氧半晶体管的一栅极接收一第三偏压电压，该第二N型金氧半晶体管的一源极连接至该接地端；
一第三P型金氧半晶体管，其中该第三P型金氧半晶体管的一源极接收该供应电压，该第三P型金氧半晶体管的一栅极连接至该第一P型金氧半晶体管的该栅极；
一第四P型金氧半晶体管，其中该第四P型金氧半晶体管的一源极连接至该第三P型金氧半晶体管的一漏极，该第四P型金氧半晶体管的一栅极接收该第一偏压电压，该第四P型金氧半晶体管的一漏极为该运算放大器的该输出端；
一第三N型金氧半晶体管，其中该第三N型金氧半晶体管的一漏极连接至该第四P型金氧半晶体管的该漏极，该第三N型金氧半晶体管的一栅极接收该第二偏压电压，且该第三N型金氧半晶体管的一体极连接至该接地端；
一第四N型金氧半晶体管，其中该第四N型金氧半晶体管的一漏极连接至该第三N型金氧半晶体管的一源极，该第四N型金氧半晶体管的一栅极接收该第三偏压，该第四N型金氧半晶体管的一源极连接至该接地端；
一第五N型金氧半晶体管，其中该第五N型金氧半晶体管的一漏极连接至该第一P型金氧半晶体管的该漏极，该第五N型金氧半晶体管的一栅极为该运算放大器的该正输入端；
一第六N型金氧半晶体管，其中该第六N型金氧半晶体管的一漏极连接至该第三P型金氧半晶体管的该漏极，该第六N型金氧半晶体管的一栅极为该运算放大器的该负输入端；以及
一参考电流源，其中该参考电流源的一第一端连接至该第五N型金氧半晶体管的一源极以及该第六N型金氧半晶体管的一源极，该参考电流源的一第二端连接至该接地端。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
TWI776377B (zh) * 2021-01-28 2022-09-01 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法
CN115240597B (zh) * 2022-09-20 2023-01-10 惠科股份有限公司 像素电路、显示面板及显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10161760A (ja) * 1996-11-29 1998-06-19 Toko Inc 定電圧発生回路
US6677808B1 (en) * 2002-08-16 2004-01-13 National Semiconductor Corporation CMOS adjustable bandgap reference with low power and low voltage performance
US20050012493A1 (en) * 2003-07-16 2005-01-20 Analog Microelectronics, Inc. Folded cascode bandgap reference voltage circuit
CN204496327U (zh) * 2015-03-10 2015-07-22 遵义师范学院 一种低失调带隙基准电路
US10061340B1 (en) * 2018-01-24 2018-08-28 Invecas, Inc. Bandgap reference voltage generator
US20190025868A1 (en) * 2017-07-20 2019-01-24 Intrinsix Corp. Self-starting bandgap reference devices and methods thereof
US10222819B2 (en) * 2016-07-12 2019-03-05 Stmicroelectronics International N.V. Fractional bandgap reference voltage generator

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1214246B (it) * 1987-05-27 1990-01-10 Sgs Microelettronica Spa Dispositivo di memoria non volatile ad elevato numero di cicli di modifica.
JP2685966B2 (ja) * 1990-06-22 1997-12-08 株式会社東芝 不揮発性半導体記憶装置
KR100224673B1 (ko) * 1996-12-13 1999-10-15 윤종용 불휘발성 강유전체 메모리장치 및 그의 구동방법
CN1234173C (zh) * 2002-05-23 2005-12-28 科统科技股份有限公司 两晶体管的静态随机存取存储单元的操作方法
WO2005057628A2 (en) * 2003-12-08 2005-06-23 University Of South Florida A method and apparatus for reducing leakage in integrated circuits
US7209392B2 (en) 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
US7430137B2 (en) * 2004-09-09 2008-09-30 Actel Corporation Non-volatile memory cells in a field programmable gate array
KR20060045199A (ko) * 2004-11-12 2006-05-17 삼성전자주식회사 전압원 선택회로
JP2006311507A (ja) * 2005-03-28 2006-11-09 Matsushita Electric Ind Co Ltd 電源スイッチ回路
US7288964B2 (en) 2005-08-12 2007-10-30 Ememory Technology Inc. Voltage selective circuit of power source
KR100735010B1 (ko) * 2005-09-08 2007-07-03 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로
US7236048B1 (en) * 2005-11-22 2007-06-26 National Semiconductor Corporation Self-regulating process-error trimmable PTAT current source
JP4958434B2 (ja) * 2005-12-22 2012-06-20 オンセミコンダクター・トレーディング・リミテッド 電圧選択回路
US7768059B2 (en) 2006-06-26 2010-08-03 Ememory Technology Inc. Nonvolatile single-poly memory device
US7746154B2 (en) * 2006-09-27 2010-06-29 Atmel Corporation Multi-voltage multiplexer system
WO2008050375A1 (fr) * 2006-09-29 2008-05-02 Fujitsu Limited Circuit de polarisation
JP4863844B2 (ja) * 2006-11-08 2012-01-25 セイコーインスツル株式会社 電圧切替回路
US7495500B2 (en) * 2006-12-31 2009-02-24 Sandisk 3D Llc Method for using a multiple polarity reversible charge pump circuit
US7834679B2 (en) * 2007-02-06 2010-11-16 Panasonic Corporation Semiconductor switch
CN101114525B (zh) * 2007-09-10 2010-07-21 友达光电股份有限公司 移位寄存器阵列
KR101286241B1 (ko) 2007-11-26 2013-07-15 삼성전자주식회사 최대 전압 선택회로
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US8022746B1 (en) * 2008-02-07 2011-09-20 National Semiconductor Corporation Bootstrap circuit for H-bridge structure utilizing N-channel high-side fets
KR101488166B1 (ko) * 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
TWI359342B (en) * 2008-04-25 2012-03-01 Univ Nat Taiwan Reference voltage circuit and voltage stabilizing/
CN101752881B (zh) * 2008-12-16 2012-05-02 台达电子工业股份有限公司 具有低功耗的不间断电源供应器
CN101872642A (zh) * 2009-04-23 2010-10-27 无锡华润上华半导体有限公司 随机存储器的存储读取方法
US8077508B1 (en) 2009-08-19 2011-12-13 Grandis, Inc. Dynamic multistate memory write driver
JP2011138579A (ja) * 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
DE102010007771B4 (de) * 2010-02-12 2011-09-22 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren zum Erzeugen einer krümmungskompensierten Bandabstandsreferenzspannung
JP5607963B2 (ja) * 2010-03-19 2014-10-15 スパンション エルエルシー 基準電圧回路および半導体集積回路
CN102201733A (zh) * 2010-03-25 2011-09-28 昆山锐芯微电子有限公司 电荷泵电路
US8279693B2 (en) * 2010-04-09 2012-10-02 Qualcomm Incorporated Programmable tracking circuit for tracking semiconductor memory read current
US8217705B2 (en) * 2010-05-06 2012-07-10 Micron Technology, Inc. Voltage switching in a memory device
CN101840243A (zh) 2010-05-28 2010-09-22 上海宏力半导体制造有限公司 Cmos带隙基准电压产生电路
US8258853B2 (en) 2010-06-14 2012-09-04 Ememory Technology Inc. Power switch circuit for tracing a higher supply voltage without a voltage drop
JP5544611B2 (ja) * 2010-07-28 2014-07-09 学校法人立命館 耐タンパ性メモリ集積回路およびそれを利用した暗号回路
CN102130492B (zh) * 2010-07-31 2015-05-27 华为技术有限公司 电源选择装置和方法
US8644055B2 (en) 2010-12-09 2014-02-04 Infineon Technologies Ag Nonvolatile memory with enhanced efficiency to address asymetric NVM cells
CN102714493B (zh) * 2011-01-20 2015-05-06 松下电器产业株式会社 非易失性闩锁电路及非易失性触发电路
EP2495872B1 (en) * 2011-03-01 2017-05-03 OCT Circuit Technologies International Limited Two-stage class AB operational amplifier
US8619459B1 (en) * 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8665638B2 (en) * 2011-07-11 2014-03-04 Qualcomm Incorporated MRAM sensing with magnetically annealed reference cell
US8531229B2 (en) * 2012-01-31 2013-09-10 Macronix International Co., Ltd. Level shifting circuit
JP6125850B2 (ja) * 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP2013192110A (ja) * 2012-03-14 2013-09-26 Mitsumi Electric Co Ltd バイアス電圧生成回路及び差動回路
KR20140008745A (ko) * 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
US9214465B2 (en) * 2012-07-24 2015-12-15 Flashsilicon Incorporation Structures and operational methods of non-volatile dynamic random access memory devices
KR102038041B1 (ko) * 2012-08-31 2019-11-26 에스케이하이닉스 주식회사 전원 선택 회로
WO2014038115A1 (ja) * 2012-09-06 2014-03-13 パナソニック株式会社 半導体集積回路
US8867186B2 (en) * 2012-09-27 2014-10-21 Intersil Americas LLC Low power analog switch circuits that provide over-voltage, under-voltage and power-off protection, and related methods and systems
KR20140107948A (ko) * 2013-02-28 2014-09-05 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 프로세서와 시스템
US9170282B2 (en) * 2013-05-16 2015-10-27 Arm Limited Controlling voltage generation and voltage comparison
JP2015026998A (ja) * 2013-07-26 2015-02-05 株式会社東芝 マルチコンテキストコンフィグレーションメモリ
KR20150019480A (ko) * 2013-08-14 2015-02-25 에스케이하이닉스 주식회사 전자 장치
WO2015041304A1 (ja) * 2013-09-20 2015-03-26 国立大学法人東北大学 記憶回路
CN103532375B (zh) * 2013-09-22 2015-09-30 南京芯耐特半导体有限公司 升压式电荷泵
KR102131746B1 (ko) * 2013-09-27 2020-07-08 인텔 코포레이션 Stt-mram 사이즈와 쓰기 오류율을 최적화하기 위한 장치 및 방법
CN104765405B (zh) * 2014-01-02 2017-09-05 意法半导体研发(深圳)有限公司 温度和工艺补偿的电流基准电路
US20150221356A1 (en) * 2014-02-04 2015-08-06 Infineon Technologies Ag Nonvolatile memory with enhanced efficiency to address asymetric nvm cells
US9634559B2 (en) * 2014-02-07 2017-04-25 The Hong Kong University Of Science And Technology Charge pumping apparatus for low voltage and high efficiency operation
KR102212750B1 (ko) * 2014-07-23 2021-02-05 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법
US9489999B2 (en) * 2014-11-26 2016-11-08 Qualcomm Incorporated Magnetic tunnel junction resistance comparison based physical unclonable function
JP6929776B2 (ja) * 2014-12-24 2021-09-01 イントリンシツク・イー・デー・ベー・ベー 物理的複製不可能関数からの暗号鍵生成
US9734881B2 (en) * 2015-02-02 2017-08-15 Globalfoundries Singapore Pte. Ltd. High sensing margin magnetic resistive memory device in which a memory cell read and write select transistors to provide different read and write paths
EP3091418B1 (en) * 2015-05-08 2023-04-19 STMicroelectronics S.r.l. Circuit arrangement for the generation of a bandgap reference voltage
US9646669B2 (en) * 2015-08-17 2017-05-09 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming memory elements using two phase boost
US9589658B1 (en) * 2015-08-18 2017-03-07 Globalfoundries Inc. Disturb free bitcell and array
US10181357B2 (en) * 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
JP6543133B2 (ja) * 2015-08-19 2019-07-10 株式会社東芝 電力供給装置及びその制御方法
US9548096B1 (en) * 2015-08-26 2017-01-17 Qualcomm Incorporated Reverse complement magnetic tunnel junction (MTJ) bit cells employing shared source lines, and related methods
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US9496314B1 (en) * 2015-09-14 2016-11-15 Qualcomm Incorporated Shared source line magnetic tunnel junction (MTJ) bit cells employing uniform MTJ connection patterns for reduced area
US9577009B1 (en) * 2015-11-13 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with PMOS access transistor
US9582021B1 (en) * 2015-11-20 2017-02-28 Texas Instruments Deutschland Gmbh Bandgap reference circuit with curvature compensation
TWI591964B (zh) * 2016-01-11 2017-07-11 瑞昱半導體股份有限公司 電壓選擇電路
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9966141B2 (en) * 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage
US9520173B1 (en) * 2016-02-29 2016-12-13 Freescale Semiconductor, Inc. Magnetic random access memory (MRAM) and method of operation
US10020268B2 (en) * 2016-04-13 2018-07-10 Ememory Technology Inc. Random number generator device and control method thereof
US10109789B2 (en) * 2016-05-18 2018-10-23 Tokyo Electron Limited Methods for additive formation of a STT MRAM stack
KR20170133072A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 집적 회로
US10019236B2 (en) * 2016-08-11 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM-based true random number generator
US10222817B1 (en) * 2017-09-29 2019-03-05 Cavium, Llc Method and circuit for low voltage current-mode bandgap
US10122538B2 (en) 2016-10-12 2018-11-06 Ememory Technology Inc. Antifuse physically unclonable function unit and associated control method
KR102519458B1 (ko) * 2016-11-01 2023-04-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
JP6782614B2 (ja) * 2016-11-21 2020-11-11 ラピスセミコンダクタ株式会社 出力回路及び液晶表示装置のデータドライバ
US10103733B1 (en) * 2016-11-21 2018-10-16 National Technology & Engineering Solutions Of Sandia, Llc Integrated circuit physically unclonable function
US10325647B2 (en) * 2016-12-21 2019-06-18 Imec Vzw Non-volatile SRAM cell using resistive memory elements
CN206461708U (zh) * 2016-12-30 2017-09-01 格科微电子（上海）有限公司 Adc动态逻辑翻转电路、字线电压选择电路及存储单元电路
JP6836917B2 (ja) * 2017-01-24 2021-03-03 シナプティクス・ジャパン合同会社 電圧生成回路
US9842638B1 (en) * 2017-01-25 2017-12-12 Qualcomm Incorporated Dynamically controlling voltage for access operations to magneto-resistive random access memory (MRAM) bit cells to account for process variations
TWI634408B (zh) * 2017-01-26 2018-09-01 群聯電子股份有限公司 參考電壓產生電路、記憶體儲存裝置及參考電壓產生方法
KR102245385B1 (ko) * 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
JP6349008B1 (ja) * 2017-04-13 2018-06-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 乱数発生装置及びその制御方法
US10090309B1 (en) 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
TWI672576B (zh) * 2017-05-02 2019-09-21 立積電子股份有限公司 帶差參考電路、電壓產生器及其電壓控制方法
KR102311490B1 (ko) * 2017-05-26 2021-10-13 에스케이하이닉스 주식회사 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템
US10281502B2 (en) * 2017-05-31 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Maximum voltage selection circuit
US10103626B1 (en) * 2017-07-12 2018-10-16 Qualcomm Incorporated Digital power multiplexor
KR102347178B1 (ko) * 2017-07-19 2022-01-04 삼성전자주식회사 기준 전압 회로를 포함하는 단말 장치
US10915464B2 (en) 2017-09-12 2021-02-09 Ememory Technology Inc. Security system using random number bit string
US10523194B2 (en) * 2017-09-27 2019-12-31 Apple Inc. Low leakage power switch
US10446213B1 (en) * 2018-05-16 2019-10-15 Everspin Technologies, Inc. Bitline control in differential magnetic memory
US11133039B2 (en) * 2018-10-12 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Power switch control in a memory device
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
US20210012814A1 (en) * 2019-07-09 2021-01-14 Arm Limited Regulated Negative Charge Pump Circuitry and Methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10161760A (ja) * 1996-11-29 1998-06-19 Toko Inc 定電圧発生回路
US6677808B1 (en) * 2002-08-16 2004-01-13 National Semiconductor Corporation CMOS adjustable bandgap reference with low power and low voltage performance
US20050012493A1 (en) * 2003-07-16 2005-01-20 Analog Microelectronics, Inc. Folded cascode bandgap reference voltage circuit
CN204496327U (zh) * 2015-03-10 2015-07-22 遵义师范学院 一种低失调带隙基准电路
US10222819B2 (en) * 2016-07-12 2019-03-05 Stmicroelectronics International N.V. Fractional bandgap reference voltage generator
US20190025868A1 (en) * 2017-07-20 2019-01-24 Intrinsix Corp. Self-starting bandgap reference devices and methods thereof
US10061340B1 (en) * 2018-01-24 2018-08-28 Invecas, Inc. Bandgap reference voltage generator

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